drivers/ide/pci/hpt366.c

   1 /*
   2  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   3  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
   4  * Portions Copyright (C) 2003          Red Hat Inc
   5  * Portions Copyright (C) 2007          Bartlomiej Zolnierkiewicz
   6  * Portions Copyright (C) 2005-2007     MontaVista Software, Inc.
   7  *
   8  * Thanks to HighPoint Technologies for their assistance, and hardware.
   9  * Special Thanks to Jon Burchmore in SanDiego for the deep pockets, his
  10  * donation of an ABit BP6 mainboard, processor, and memory acellerated
  11  * development and support.
  12  *
  13  *
  14  * HighPoint has its own drivers (open source except for the RAID part)
  15  * available from http://www.highpoint-tech.com/BIOS%20+%20Driver/.
  16  * This may be useful to anyone wanting to work on this driver, however  do not
  17  * trust  them too much since the code tends to become less and less meaningful
  18  * as the time passes... :-/
  19  *
  20  * Note that final HPT370 support was done by force extraction of GPL.
  21  *
  22  * - add function for getting/setting power status of drive
  23  * - the HPT370's state machine can get confused. reset it before each dma
  24  *   xfer to prevent that from happening.
  25  * - reset state engine whenever we get an error.
  26  * - check for busmaster state at end of dma.
  27  * - use new highpoint timings.
  28  * - detect bus speed using highpoint register.
  29  * - use pll if we don't have a clock table. added a 66MHz table that's
  30  *   just 2x the 33MHz table.
  31  * - removed turnaround. NOTE: we never want to switch between pll and
  32  *   pci clocks as the chip can glitch in those cases. the highpoint
  33  *   approved workaround slows everything down too much to be useful. in
  34  *   addition, we would have to serialize access to each chip.
  35  *      Adrian Sun <a.sun@sun.com>
  36  *
  37  * add drive timings for 66MHz PCI bus,
  38  * fix ATA Cable signal detection, fix incorrect /proc info
  39  * add /proc display for per-drive PIO/DMA/UDMA mode and
  40  * per-channel ATA-33/66 Cable detect.
  41  *      Duncan Laurie <void@sun.com>
  42  *
  43  * fixup /proc output for multiple controllers
  44  *      Tim Hockin <thockin@sun.com>
  45  *
  46  * On hpt366:
  47  * Reset the hpt366 on error, reset on dma
  48  * Fix disabling Fast Interrupt hpt366.
  49  *      Mike Waychison <crlf@sun.com>
  50  *
  51  * Added support for 372N clocking and clock switching. The 372N needs
  52  * different clocks on read/write. This requires overloading rw_disk and
  53  * other deeply crazy things. Thanks to <http://www.hoerstreich.de> for
  54  * keeping me sane.
  55  *              Alan Cox <alan@redhat.com>
  56  *
  57  * - fix the clock turnaround code: it was writing to the wrong ports when
  58  *   called for the secondary channel, caching the current clock mode per-
  59  *   channel caused the cached register value to get out of sync with the
  60  *   actual one, the channels weren't serialized, the turnaround shouldn't
  61  *   be done on 66 MHz PCI bus
  62  * - disable UltraATA/100 for HPT370 by default as the 33 MHz clock being used
  63  *   does not allow for this speed anyway
  64  * - avoid touching disabled channels (e.g. HPT371/N are single channel chips,
  65  *   their primary channel is kind of virtual, it isn't tied to any pins)
  66  * - fix/remove bad/unused timing tables and use one set of tables for the whole
  67  *   HPT37x chip family; save space by introducing the separate transfer mode
  68  *   table in which the mode lookup is done
  69  * - use f_CNT value saved by  the HighPoint BIOS as reading it directly gives
  70  *   the wrong PCI frequency since DPLL has already been calibrated by BIOS;
  71  *   read it only from the function 0 of HPT374 chips
  72  * - fix the hotswap code:  it caused RESET- to glitch when tristating the bus,
  73  *   and for HPT36x the obsolete HDIO_TRISTATE_HWIF handler was called instead
  74  * - pass to init_chipset() handlers a copy of the IDE PCI device structure as
  75  *   they tamper with its fields
  76  * - pass  to the init_setup handlers a copy of the ide_pci_device_t structure
  77  *   since they may tamper with its fields
  78  * - prefix the driver startup messages with the real chip name
  79  * - claim the extra 240 bytes of I/O space for all chips
  80  * - optimize the UltraDMA filtering and the drive list lookup code
  81  * - use pci_get_slot() to get to the function 1 of HPT36x/374
  82  * - cache offset of the channel's misc. control registers (MCRs) being used
  83  *   throughout the driver
  84  * - only touch the relevant MCR when detecting the cable type on HPT374's
  85  *   function 1
  86  * - rename all the register related variables consistently
  87  * - move all the interrupt twiddling code from the speedproc handlers into
  88  *   init_hwif_hpt366(), also grouping all the DMA related code together there
  89  * - merge HPT36x/HPT37x speedproc handlers, fix PIO timing register mask and
  90  *   separate the UltraDMA and MWDMA masks there to avoid changing PIO timings
  91  *   when setting an UltraDMA mode
  92  * - fix hpt3xx_tune_drive() to set the PIO mode requested, not always select
  93  *   the best possible one
  94  * - clean up DMA timeout handling for HPT370
  95  * - switch to using the enumeration type to differ between the numerous chip
  96  *   variants, matching PCI device/revision ID with the chip type early, at the
  97  *   init_setup stage
  98  * - extend the hpt_info structure to hold the DPLL and PCI clock frequencies,
  99  *   stop duplicating it for each channel by storing the pointer in the pci_dev
 100  *   structure: first, at the init_setup stage, point it to a static "template"
 101  *   with only the chip type and its specific base DPLL frequency, the highest
 102  *   UltraDMA mode, and the chip settings table pointer filled,  then, at the
 103  *   init_chipset stage, allocate per-chip instance  and fill it with the rest
 104  *   of the necessary information
 105  * - get rid of the constant thresholds in the HPT37x PCI clock detection code,
 106  *   switch  to calculating  PCI clock frequency based on the chip's base DPLL
 107  *   frequency
 108  * - switch to using the  DPLL clock and enable UltraATA/133 mode by default on
 109  *   anything  newer than HPT370/A (except HPT374 that is not capable of this
 110  *   mode according to the manual)
 111  * - fold PCI clock detection and DPLL setup code into init_chipset_hpt366(),
 112  *   also fixing the interchanged 25/40 MHz PCI clock cases for HPT36x chips;
 113  *   unify HPT36x/37x timing setup code and the speedproc handlers by joining
 114  *   the register setting lists into the table indexed by the clock selected
 115  * - set the correct hwif->ultra_mask for each individual chip
 116  * - add Ultra and MW DMA mode filtering for the HPT37[24] based SATA cards
 117  *      Sergei Shtylyov, <sshtylyov@ru.mvista.com> or <source@mvista.com>
 118  */
 119
 120 #include <linux/types.h>
 121 #include <linux/module.h>
 122 #include <linux/kernel.h>
 123 #include <linux/delay.h>
 124 #include <linux/blkdev.h>
 125 #include <linux/interrupt.h>
 126 #include <linux/pci.h>
 127 #include <linux/init.h>
 128 #include <linux/ide.h>
 129
 130 #include <asm/uaccess.h>
 131 #include <asm/io.h>
 132
 133 #define DRV_NAME "hpt366"
 134
 135 /* various tuning parameters */
 136 #define HPT_RESET_STATE_ENGINE
 137 #undef  HPT_DELAY_INTERRUPT
 138 #define HPT_SERIALIZE_IO        0
 139
 140 static const char *quirk_drives[] = {
 141         "QUANTUM FIREBALLlct08 08",
 142         "QUANTUM FIREBALLP KA6.4",
 143         "QUANTUM FIREBALLP LM20.4",
 144         "QUANTUM FIREBALLP LM20.5",
 145         NULL
 146 };
 147
 148 static const char *bad_ata100_5[] = {
 149         "IBM-DTLA-307075",
 150         "IBM-DTLA-307060",
 151         "IBM-DTLA-307045",
 152         "IBM-DTLA-307030",
 153         "IBM-DTLA-307020",
 154         "IBM-DTLA-307015",
 155         "IBM-DTLA-305040",
 156         "IBM-DTLA-305030",
 157         "IBM-DTLA-305020",
 158         "IC35L010AVER07-0",
 159         "IC35L020AVER07-0",
 160         "IC35L030AVER07-0",
 161         "IC35L040AVER07-0",
 162         "IC35L060AVER07-0",
 163         "WDC AC310200R",
 164         NULL
 165 };
 166
 167 static const char *bad_ata66_4[] = {
 168         "IBM-DTLA-307075",
 169         "IBM-DTLA-307060",
 170         "IBM-DTLA-307045",
 171         "IBM-DTLA-307030",
 172         "IBM-DTLA-307020",
 173         "IBM-DTLA-307015",
 174         "IBM-DTLA-305040",
 175         "IBM-DTLA-305030",
 176         "IBM-DTLA-305020",
 177         "IC35L010AVER07-0",
 178         "IC35L020AVER07-0",
 179         "IC35L030AVER07-0",
 180         "IC35L040AVER07-0",
 181         "IC35L060AVER07-0",
 182         "WDC AC310200R",
 183         "MAXTOR STM3320620A",
 184         NULL
 185 };
 186
 187 static const char *bad_ata66_3[] = {
 188         "WDC AC310200R",
 189         NULL
 190 };
 191
 192 static const char *bad_ata33[] = {
 193         "Maxtor 92720U8", "Maxtor 92040U6", "Maxtor 91360U4", "Maxtor 91020U3", "Maxtor 90845U3", "Maxtor 90650U2",
 194         "Maxtor 91360D8", "Maxtor 91190D7", "Maxtor 91020D6", "Maxtor 90845D5", "Maxtor 90680D4", "Maxtor 90510D3", "Maxtor 90340D2",
 195         "Maxtor 91152D8", "Maxtor 91008D7", "Maxtor 90845D6", "Maxtor 90840D6", "Maxtor 90720D5", "Maxtor 90648D5", "Maxtor 90576D4",
 196         "Maxtor 90510D4",
 197         "Maxtor 90432D3", "Maxtor 90288D2", "Maxtor 90256D2",
 198         "Maxtor 91000D8", "Maxtor 90910D8", "Maxtor 90875D7", "Maxtor 90840D7", "Maxtor 90750D6", "Maxtor 90625D5", "Maxtor 90500D4",
 199         "Maxtor 91728D8", "Maxtor 91512D7", "Maxtor 91303D6", "Maxtor 91080D5", "Maxtor 90845D4", "Maxtor 90680D4", "Maxtor 90648D3", "Maxtor 90432D2",
 200         NULL
 201 };
 202
 203 static u8 xfer_speeds[] = {
 204         XFER_UDMA_6,
 205         XFER_UDMA_5,
 206         XFER_UDMA_4,
 207         XFER_UDMA_3,
 208         XFER_UDMA_2,
 209         XFER_UDMA_1,
 210         XFER_UDMA_0,
 211
 212         XFER_MW_DMA_2,
 213         XFER_MW_DMA_1,
 214         XFER_MW_DMA_0,
 215
 216         XFER_PIO_4,
 217         XFER_PIO_3,
 218         XFER_PIO_2,
 219         XFER_PIO_1,
 220         XFER_PIO_0
 221 };
 222
 223 /* Key for bus clock timings
 224  * 36x   37x
 225  * bits  bits
 226  * 0:3   0:3    data_high_time. Inactive time of DIOW_/DIOR_ for PIO and MW DMA.
 227  *              cycles = value + 1
 228  * 4:7   4:8    data_low_time. Active time of DIOW_/DIOR_ for PIO and MW DMA.
 229  *              cycles = value + 1
 230  * 8:11  9:12   cmd_high_time. Inactive time of DIOW_/DIOR_ during task file
 231  *              register access.
 232  * 12:15 13:17  cmd_low_time. Active time of DIOW_/DIOR_ during task file
 233  *              register access.
 234  * 16:18 18:20  udma_cycle_time. Clock cycles for UDMA xfer.
 235  * -     21     CLK frequency: 0=ATA clock, 1=dual ATA clock.
 236  * 19:21 22:24  pre_high_time. Time to initialize the 1st cycle for PIO and
 237  *              MW DMA xfer.
 238  * 22:24 25:27  cmd_pre_high_time. Time to initialize the 1st PIO cycle for
 239  *              task file register access.
 240  * 28    28     UDMA enable.
 241  * 29    29     DMA  enable.
 242  * 30    30     PIO MST enable. If set, the chip is in bus master mode during
 243  *              PIO xfer.
 244  * 31    31     FIFO enable.
 245  */
 246
 247 static u32 forty_base_hpt36x[] = {
 248         /* XFER_UDMA_6 */       0x900fd943,
 249         /* XFER_UDMA_5 */       0x900fd943,
 250         /* XFER_UDMA_4 */       0x900fd943,
 251         /* XFER_UDMA_3 */       0x900ad943,
 252         /* XFER_UDMA_2 */       0x900bd943,
 253         /* XFER_UDMA_1 */       0x9008d943,
 254         /* XFER_UDMA_0 */       0x9008d943,
 255
 256         /* XFER_MW_DMA_2 */     0xa008d943,
 257         /* XFER_MW_DMA_1 */     0xa010d955,
 258         /* XFER_MW_DMA_0 */     0xa010d9fc,
 259
 260         /* XFER_PIO_4 */        0xc008d963,
 261         /* XFER_PIO_3 */        0xc010d974,
 262         /* XFER_PIO_2 */        0xc010d997,
 263         /* XFER_PIO_1 */        0xc010d9c7,
 264         /* XFER_PIO_0 */        0xc018d9d9
 265 };
 266
 267 static u32 thirty_three_base_hpt36x[] = {
 268         /* XFER_UDMA_6 */       0x90c9a731,
 269         /* XFER_UDMA_5 */       0x90c9a731,
 270         /* XFER_UDMA_4 */       0x90c9a731,
 271         /* XFER_UDMA_3 */       0x90cfa731,
 272         /* XFER_UDMA_2 */       0x90caa731,
 273         /* XFER_UDMA_1 */       0x90cba731,
 274         /* XFER_UDMA_0 */       0x90c8a731,
 275
 276         /* XFER_MW_DMA_2 */     0xa0c8a731,
 277         /* XFER_MW_DMA_1 */     0xa0c8a732,     /* 0xa0c8a733 */
 278         /* XFER_MW_DMA_0 */     0xa0c8a797,
 279
 280         /* XFER_PIO_4 */        0xc0c8a731,
 281         /* XFER_PIO_3 */        0xc0c8a742,
 282         /* XFER_PIO_2 */        0xc0d0a753,
 283         /* XFER_PIO_1 */        0xc0d0a7a3,     /* 0xc0d0a793 */
 284         /* XFER_PIO_0 */        0xc0d0a7aa      /* 0xc0d0a7a7 */
 285 };
 286
 287 static u32 twenty_five_base_hpt36x[] = {
 288         /* XFER_UDMA_6 */       0x90c98521,
 289         /* XFER_UDMA_5 */       0x90c98521,
 290         /* XFER_UDMA_4 */       0x90c98521,
 291         /* XFER_UDMA_3 */       0x90cf8521,
 292         /* XFER_UDMA_2 */       0x90cf8521,
 293         /* XFER_UDMA_1 */       0x90cb8521,
 294         /* XFER_UDMA_0 */       0x90cb8521,
 295
 296         /* XFER_MW_DMA_2 */     0xa0ca8521,
 297         /* XFER_MW_DMA_1 */     0xa0ca8532,
 298         /* XFER_MW_DMA_0 */     0xa0ca8575,
 299
 300         /* XFER_PIO_4 */        0xc0ca8521,
 301         /* XFER_PIO_3 */        0xc0ca8532,
 302         /* XFER_PIO_2 */        0xc0ca8542,
 303         /* XFER_PIO_1 */        0xc0d08572,
 304         /* XFER_PIO_0 */        0xc0d08585
 305 };
 306
 307 #if 0
 308 /* These are the timing tables from the HighPoint open source drivers... */
 309 static u32 thirty_three_base_hpt37x[] = {
 310         /* XFER_UDMA_6 */       0x12446231,     /* 0x12646231 ?? */
 311         /* XFER_UDMA_5 */       0x12446231,
 312         /* XFER_UDMA_4 */       0x12446231,
 313         /* XFER_UDMA_3 */       0x126c6231,
 314         /* XFER_UDMA_2 */       0x12486231,
 315         /* XFER_UDMA_1 */       0x124c6233,
 316         /* XFER_UDMA_0 */       0x12506297,
 317
 318         /* XFER_MW_DMA_2 */     0x22406c31,
 319         /* XFER_MW_DMA_1 */     0x22406c33,
 320         /* XFER_MW_DMA_0 */     0x22406c97,
 321
 322         /* XFER_PIO_4 */        0x06414e31,
 323         /* XFER_PIO_3 */        0x06414e42,
 324         /* XFER_PIO_2 */        0x06414e53,
 325         /* XFER_PIO_1 */        0x06814e93,
 326         /* XFER_PIO_0 */        0x06814ea7
 327 };
 328
 329 static u32 fifty_base_hpt37x[] = {
 330         /* XFER_UDMA_6 */       0x12848242,
 331         /* XFER_UDMA_5 */       0x12848242,
 332         /* XFER_UDMA_4 */       0x12ac8242,
 333         /* XFER_UDMA_3 */       0x128c8242,
 334         /* XFER_UDMA_2 */       0x120c8242,
 335         /* XFER_UDMA_1 */       0x12148254,
 336         /* XFER_UDMA_0 */       0x121882ea,
 337
 338         /* XFER_MW_DMA_2 */     0x22808242,
 339         /* XFER_MW_DMA_1 */     0x22808254,
 340         /* XFER_MW_DMA_0 */     0x228082ea,
 341
 342         /* XFER_PIO_4 */        0x0a81f442,
 343         /* XFER_PIO_3 */        0x0a81f443,
 344         /* XFER_PIO_2 */        0x0a81f454,
 345         /* XFER_PIO_1 */        0x0ac1f465,
 346         /* XFER_PIO_0 */        0x0ac1f48a
 347 };
 348
 349 static u32 sixty_six_base_hpt37x[] = {
 350         /* XFER_UDMA_6 */       0x1c869c62,
 351         /* XFER_UDMA_5 */       0x1cae9c62,     /* 0x1c8a9c62 */
 352         /* XFER_UDMA_4 */       0x1c8a9c62,
 353         /* XFER_UDMA_3 */       0x1c8e9c62,
 354         /* XFER_UDMA_2 */       0x1c929c62,
 355         /* XFER_UDMA_1 */       0x1c9a9c62,
 356         /* XFER_UDMA_0 */       0x1c829c62,
 357
 358         /* XFER_MW_DMA_2 */     0x2c829c62,
 359         /* XFER_MW_DMA_1 */     0x2c829c66,
 360         /* XFER_MW_DMA_0 */     0x2c829d2e,
 361
 362         /* XFER_PIO_4 */        0x0c829c62,
 363         /* XFER_PIO_3 */        0x0c829c84,
 364         /* XFER_PIO_2 */        0x0c829ca6,
 365         /* XFER_PIO_1 */        0x0d029d26,
 366         /* XFER_PIO_0 */        0x0d029d5e
 367 };
 368 #else
 369 /*
 370  * The following are the new timing tables with PIO mode data/taskfile transfer
 371  * overclocking fixed...
 372  */
 373
 374 /* This table is taken from the HPT370 data manual rev. 1.02 */
 375 static u32 thirty_three_base_hpt37x[] = {
 376         /* XFER_UDMA_6 */       0x16455031,     /* 0x16655031 ?? */
 377         /* XFER_UDMA_5 */       0x16455031,
 378         /* XFER_UDMA_4 */       0x16455031,
 379         /* XFER_UDMA_3 */       0x166d5031,
 380         /* XFER_UDMA_2 */       0x16495031,
 381         /* XFER_UDMA_1 */       0x164d5033,
 382         /* XFER_UDMA_0 */       0x16515097,
 383
 384         /* XFER_MW_DMA_2 */     0x26515031,
 385         /* XFER_MW_DMA_1 */     0x26515033,
 386         /* XFER_MW_DMA_0 */     0x26515097,
 387
 388         /* XFER_PIO_4 */        0x06515021,
 389         /* XFER_PIO_3 */        0x06515022,
 390         /* XFER_PIO_2 */        0x06515033,
 391         /* XFER_PIO_1 */        0x06915065,
 392         /* XFER_PIO_0 */        0x06d1508a
 393 };
 394
 395 static u32 fifty_base_hpt37x[] = {
 396         /* XFER_UDMA_6 */       0x1a861842,
 397         /* XFER_UDMA_5 */       0x1a861842,
 398         /* XFER_UDMA_4 */       0x1aae1842,
 399         /* XFER_UDMA_3 */       0x1a8e1842,
 400         /* XFER_UDMA_2 */       0x1a0e1842,
 401         /* XFER_UDMA_1 */       0x1a161854,
 402         /* XFER_UDMA_0 */       0x1a1a18ea,
 403
 404         /* XFER_MW_DMA_2 */     0x2a821842,
 405         /* XFER_MW_DMA_1 */     0x2a821854,
 406         /* XFER_MW_DMA_0 */     0x2a8218ea,
 407
 408         /* XFER_PIO_4 */        0x0a821842,
 409         /* XFER_PIO_3 */        0x0a821843,
 410         /* XFER_PIO_2 */        0x0a821855,
 411         /* XFER_PIO_1 */        0x0ac218a8,
 412         /* XFER_PIO_0 */        0x0b02190c
 413 };
 414
 415 static u32 sixty_six_base_hpt37x[] = {
 416         /* XFER_UDMA_6 */       0x1c86fe62,
 417         /* XFER_UDMA_5 */       0x1caefe62,     /* 0x1c8afe62 */
 418         /* XFER_UDMA_4 */       0x1c8afe62,
 419         /* XFER_UDMA_3 */       0x1c8efe62,
 420         /* XFER_UDMA_2 */       0x1c92fe62,
 421         /* XFER_UDMA_1 */       0x1c9afe62,
 422         /* XFER_UDMA_0 */       0x1c82fe62,
 423
 424         /* XFER_MW_DMA_2 */     0x2c82fe62,
 425         /* XFER_MW_DMA_1 */     0x2c82fe66,
 426         /* XFER_MW_DMA_0 */     0x2c82ff2e,
 427
 428         /* XFER_PIO_4 */        0x0c82fe62,
 429         /* XFER_PIO_3 */        0x0c82fe84,
 430         /* XFER_PIO_2 */        0x0c82fea6,
 431         /* XFER_PIO_1 */        0x0d02ff26,
 432         /* XFER_PIO_0 */        0x0d42ff7f
 433 };
 434 #endif
 435
 436 #define HPT366_DEBUG_DRIVE_INFO         0
 437 #define HPT371_ALLOW_ATA133_6           1
 438 #define HPT302_ALLOW_ATA133_6           1
 439 #define HPT372_ALLOW_ATA133_6           1
 440 #define HPT370_ALLOW_ATA100_5           0
 441 #define HPT366_ALLOW_ATA66_4            1
 442 #define HPT366_ALLOW_ATA66_3            1
 443 #define HPT366_MAX_DEVS                 8
 444
 445 /* Supported ATA clock frequencies */
 446 enum ata_clock {
 447         ATA_CLOCK_25MHZ,
 448         ATA_CLOCK_33MHZ,
 449         ATA_CLOCK_40MHZ,
 450         ATA_CLOCK_50MHZ,
 451         ATA_CLOCK_66MHZ,
 452         NUM_ATA_CLOCKS
 453 };
 454
 455 struct hpt_timings {
 456         u32 pio_mask;
 457         u32 dma_mask;
 458         u32 ultra_mask;
 459         u32 *clock_table[NUM_ATA_CLOCKS];
 460 };
 461
 462 /*
 463  *      Hold all the HighPoint chip information in one place.
 464  */
 465
 466 struct hpt_info {
 467         char *chip_name;        /* Chip name */
 468         u8 chip_type;           /* Chip type */
 469         u8 udma_mask;           /* Allowed UltraDMA modes mask. */
 470         u8 dpll_clk;            /* DPLL clock in MHz */
 471         u8 pci_clk;             /* PCI  clock in MHz */
 472         struct hpt_timings *timings; /* Chipset timing data */
 473         u8 clock;               /* ATA clock selected */
 474 };
 475
 476 /* Supported HighPoint chips */
 477 enum {
 478         HPT36x,
 479         HPT370,
 480         HPT370A,
 481         HPT374,
 482         HPT372,
 483         HPT372A,
 484         HPT302,
 485         HPT371,
 486         HPT372N,
 487         HPT302N,
 488         HPT371N
 489 };
 490
 491 static struct hpt_timings hpt36x_timings = {
 492         .pio_mask       = 0xc1f8ffff,
 493         .dma_mask       = 0x303800ff,
 494         .ultra_mask     = 0x30070000,
 495         .clock_table    = {
 496                 [ATA_CLOCK_25MHZ] = twenty_five_base_hpt36x,
 497                 [ATA_CLOCK_33MHZ] = thirty_three_base_hpt36x,
 498                 [ATA_CLOCK_40MHZ] = forty_base_hpt36x,
 499                 [ATA_CLOCK_50MHZ] = NULL,
 500                 [ATA_CLOCK_66MHZ] = NULL
 501         }
 502 };
 503
 504 static struct hpt_timings hpt37x_timings = {
 505         .pio_mask       = 0xcfc3ffff,
 506         .dma_mask       = 0x31c001ff,
 507         .ultra_mask     = 0x303c0000,
 508         .clock_table    = {
 509                 [ATA_CLOCK_25MHZ] = NULL,
 510                 [ATA_CLOCK_33MHZ] = thirty_three_base_hpt37x,
 511                 [ATA_CLOCK_40MHZ] = NULL,
 512                 [ATA_CLOCK_50MHZ] = fifty_base_hpt37x,
 513                 [ATA_CLOCK_66MHZ] = sixty_six_base_hpt37x
 514         }
 515 };
 516
 517 static const struct hpt_info hpt36x __devinitdata = {
 518         .chip_name      = "HPT36x",
 519         .chip_type      = HPT36x,
 520         .udma_mask      = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ? ATA_UDMA4 : ATA_UDMA3) : ATA_UDMA2,
 521         .dpll_clk       = 0,    /* no DPLL */
 522         .timings        = &hpt36x_timings
 523 };
 524
 525 static const struct hpt_info hpt370 __devinitdata = {
 526         .chip_name      = "HPT370",
 527         .chip_type      = HPT370,
 528         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 529         .dpll_clk       = 48,
 530         .timings        = &hpt37x_timings
 531 };
 532
 533 static const struct hpt_info hpt370a __devinitdata = {
 534         .chip_name      = "HPT370A",
 535         .chip_type      = HPT370A,
 536         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 537         .dpll_clk       = 48,
 538         .timings        = &hpt37x_timings
 539 };
 540
 541 static const struct hpt_info hpt374 __devinitdata = {
 542         .chip_name      = "HPT374",
 543         .chip_type      = HPT374,
 544         .udma_mask      = ATA_UDMA5,
 545         .dpll_clk       = 48,
 546         .timings        = &hpt37x_timings
 547 };
 548
 549 static const struct hpt_info hpt372 __devinitdata = {
 550         .chip_name      = "HPT372",
 551         .chip_type      = HPT372,
 552         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 553         .dpll_clk       = 55,
 554         .timings        = &hpt37x_timings
 555 };
 556
 557 static const struct hpt_info hpt372a __devinitdata = {
 558         .chip_name      = "HPT372A",
 559         .chip_type      = HPT372A,
 560         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 561         .dpll_clk       = 66,
 562         .timings        = &hpt37x_timings
 563 };
 564
 565 static const struct hpt_info hpt302 __devinitdata = {
 566         .chip_name      = "HPT302",
 567         .chip_type      = HPT302,
 568         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 569         .dpll_clk       = 66,
 570         .timings        = &hpt37x_timings
 571 };
 572
 573 static const struct hpt_info hpt371 __devinitdata = {
 574         .chip_name      = "HPT371",
 575         .chip_type      = HPT371,
 576         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 577         .dpll_clk       = 66,
 578         .timings        = &hpt37x_timings
 579 };
 580
 581 static const struct hpt_info hpt372n __devinitdata = {
 582         .chip_name      = "HPT372N",
 583         .chip_type      = HPT372N,
 584         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 585         .dpll_clk       = 77,
 586         .timings        = &hpt37x_timings
 587 };
 588
 589 static const struct hpt_info hpt302n __devinitdata = {
 590         .chip_name      = "HPT302N",
 591         .chip_type      = HPT302N,
 592         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 593         .dpll_clk       = 77,
 594         .timings        = &hpt37x_timings
 595 };
 596
 597 static const struct hpt_info hpt371n __devinitdata = {
 598         .chip_name      = "HPT371N",
 599         .chip_type      = HPT371N,
 600         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 601         .dpll_clk       = 77,
 602         .timings        = &hpt37x_timings
 603 };
 604
 605 static int check_in_drive_list(ide_drive_t *drive, const char **list)
 606 {
 607         char *m = (char *)&drive->id[ATA_ID_PROD];
 608
 609         while (*list)
 610                 if (!strcmp(*list++, m))
 611                         return 1;
 612         return 0;
 613 }
 614
 615 static struct hpt_info *hpt3xx_get_info(struct device *dev)
 616 {
 617         struct ide_host *host   = dev_get_drvdata(dev);
 618         struct hpt_info *info   = (struct hpt_info *)host->host_priv;
 619
 620         return dev == host->dev[1] ? info + 1 : info;
 621 }
 622
 623 /*
 624  * The Marvell bridge chips used on the HighPoint SATA cards do not seem
 625  * to support the UltraDMA modes 1, 2, and 3 as well as any MWDMA modes...
 626  */
 627
 628 static u8 hpt3xx_udma_filter(ide_drive_t *drive)
 629 {
 630         ide_hwif_t *hwif        = HWIF(drive);
 631         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
 632         u8 mask                 = hwif->ultra_mask;
 633
 634         switch (info->chip_type) {
 635         case HPT36x:
 636                 if (!HPT366_ALLOW_ATA66_4 ||
 637                     check_in_drive_list(drive, bad_ata66_4))
 638                         mask = ATA_UDMA3;
 639
 640                 if (!HPT366_ALLOW_ATA66_3 ||
 641                     check_in_drive_list(drive, bad_ata66_3))
 642                         mask = ATA_UDMA2;
 643                 break;
 644         case HPT370:
 645                 if (!HPT370_ALLOW_ATA100_5 ||
 646                     check_in_drive_list(drive, bad_ata100_5))
 647                         mask = ATA_UDMA4;
 648                 break;
 649         case HPT370A:
 650                 if (!HPT370_ALLOW_ATA100_5 ||
 651                     check_in_drive_list(drive, bad_ata100_5))
 652                         return ATA_UDMA4;
 653         case HPT372 :
 654         case HPT372A:
 655         case HPT372N:
 656         case HPT374 :
 657                 if (ata_id_is_sata(drive->id))
 658                         mask &= ~0x0e;
 659                 /* Fall thru */
 660         default:
 661                 return mask;
 662         }
 663
 664         return check_in_drive_list(drive, bad_ata33) ? 0x00 : mask;
 665 }
 666
 667 static u8 hpt3xx_mdma_filter(ide_drive_t *drive)
 668 {
 669         ide_hwif_t *hwif        = HWIF(drive);
 670         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
 671
 672         switch (info->chip_type) {
 673         case HPT372 :
 674         case HPT372A:
 675         case HPT372N:
 676         case HPT374 :
 677                 if (ata_id_is_sata(drive->id))
 678                         return 0x00;
 679                 /* Fall thru */
 680         default:
 681                 return 0x07;
 682         }
 683 }
 684
 685 static u32 get_speed_setting(u8 speed, struct hpt_info *info)
 686 {
 687         int i;
 688
 689         /*
 690          * Lookup the transfer mode table to get the index into
 691          * the timing table.
 692          *
 693          * NOTE: For XFER_PIO_SLOW, PIO mode 0 timings will be used.
 694          */
 695         for (i = 0; i < ARRAY_SIZE(xfer_speeds) - 1; i++)
 696                 if (xfer_speeds[i] == speed)
 697                         break;
 698
 699         return info->timings->clock_table[info->clock][i];
 700 }
 701
 702 static void hpt3xx_set_mode(ide_drive_t *drive, const u8 speed)
 703 {
 704         ide_hwif_t *hwif        = drive->hwif;
 705         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 706         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
 707         struct hpt_timings *t   = info->timings;
 708         u8  itr_addr            = 0x40 + (drive->dn * 4);
 709         u32 old_itr             = 0;
 710         u32 new_itr             = get_speed_setting(speed, info);
 711         u32 itr_mask            = speed < XFER_MW_DMA_0 ? t->pio_mask :
 712                                  (speed < XFER_UDMA_0   ? t->dma_mask :
 713                                                           t->ultra_mask);
 714
 715         pci_read_config_dword(dev, itr_addr, &old_itr);
 716         new_itr = (old_itr & ~itr_mask) | (new_itr & itr_mask);
 717         /*
 718          * Disable on-chip PIO FIFO/buffer (and PIO MST mode as well)
 719          * to avoid problems handling I/O errors later
 720          */
 721         new_itr &= ~0xc0000000;
 722
 723         pci_write_config_dword(dev, itr_addr, new_itr);
 724 }
 725
 726 static void hpt3xx_set_pio_mode(ide_drive_t *drive, const u8 pio)
 727 {
 728         hpt3xx_set_mode(drive, XFER_PIO_0 + pio);
 729 }
 730
 731 static void hpt3xx_quirkproc(ide_drive_t *drive)
 732 {
 733         char *m                 = (char *)&drive->id[ATA_ID_PROD];
 734         const  char **list      = quirk_drives;
 735
 736         while (*list)
 737                 if (strstr(m, *list++)) {
 738                         drive->quirk_list = 1;
 739                         return;
 740                 }
 741
 742         drive->quirk_list = 0;
 743 }
 744
 745 static void hpt3xx_maskproc(ide_drive_t *drive, int mask)
 746 {
 747         ide_hwif_t *hwif        = HWIF(drive);
 748         struct pci_dev  *dev    = to_pci_dev(hwif->dev);
 749         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
 750
 751         if (drive->quirk_list) {
 752                 if (info->chip_type >= HPT370) {
 753                         u8 scr1 = 0;
 754
 755                         pci_read_config_byte(dev, 0x5a, &scr1);
 756                         if (((scr1 & 0x10) >> 4) != mask) {
 757                                 if (mask)
 758                                         scr1 |=  0x10;
 759                                 else
 760                                         scr1 &= ~0x10;
 761                                 pci_write_config_byte(dev, 0x5a, scr1);
 762                         }
 763                 } else {
 764                         if (mask)
 765                                 disable_irq(hwif->irq);
 766                         else
 767                                 enable_irq (hwif->irq);
 768                 }
 769         } else
 770                 outb(ATA_DEVCTL_OBS | (mask ? 2 : 0), hwif->io_ports.ctl_addr);
 771 }
 772
 773 /*
 774  * This is specific to the HPT366 UDMA chipset
 775  * by HighPoint|Triones Technologies, Inc.
 776  */
 777 static void hpt366_dma_lost_irq(ide_drive_t *drive)
 778 {
 779         struct pci_dev *dev = to_pci_dev(drive->hwif->dev);
 780         u8 mcr1 = 0, mcr3 = 0, scr1 = 0;
 781
 782         pci_read_config_byte(dev, 0x50, &mcr1);
 783         pci_read_config_byte(dev, 0x52, &mcr3);
 784         pci_read_config_byte(dev, 0x5a, &scr1);
 785         printk("%s: (%s)  mcr1=0x%02x, mcr3=0x%02x, scr1=0x%02x\n",
 786                 drive->name, __func__, mcr1, mcr3, scr1);
 787         if (scr1 & 0x10)
 788                 pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
 789         ide_dma_lost_irq(drive);
 790 }
 791
 792 static void hpt370_clear_engine(ide_drive_t *drive)
 793 {
 794         ide_hwif_t *hwif = HWIF(drive);
 795         struct pci_dev *dev = to_pci_dev(hwif->dev);
 796
 797         pci_write_config_byte(dev, hwif->select_data, 0x37);
 798         udelay(10);
 799 }
 800
 801 static void hpt370_irq_timeout(ide_drive_t *drive)
 802 {
 803         ide_hwif_t *hwif        = HWIF(drive);
 804         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 805         u16 bfifo               = 0;
 806         u8  dma_cmd;
 807
 808         pci_read_config_word(dev, hwif->select_data + 2, &bfifo);
 809         printk(KERN_DEBUG "%s: %d bytes in FIFO\n", drive->name, bfifo & 0x1ff);
 810
 811         /* get DMA command mode */
 812         dma_cmd = inb(hwif->dma_base + ATA_DMA_CMD);
 813         /* stop DMA */
 814         outb(dma_cmd & ~0x1, hwif->dma_base + ATA_DMA_CMD);
 815         hpt370_clear_engine(drive);
 816 }
 817
 818 static void hpt370_dma_start(ide_drive_t *drive)
 819 {
 820 #ifdef HPT_RESET_STATE_ENGINE
 821         hpt370_clear_engine(drive);
 822 #endif
 823         ide_dma_start(drive);
 824 }
 825
 826 static int hpt370_dma_end(ide_drive_t *drive)
 827 {
 828         ide_hwif_t *hwif        = HWIF(drive);
 829         u8  dma_stat            = inb(hwif->dma_base + ATA_DMA_STATUS);
 830
 831         if (dma_stat & 0x01) {
 832                 /* wait a little */
 833                 udelay(20);
 834                 dma_stat = inb(hwif->dma_base + ATA_DMA_STATUS);
 835                 if (dma_stat & 0x01)
 836                         hpt370_irq_timeout(drive);
 837         }
 838         return ide_dma_end(drive);
 839 }
 840
 841 static void hpt370_dma_timeout(ide_drive_t *drive)
 842 {
 843         hpt370_irq_timeout(drive);
 844         ide_dma_timeout(drive);
 845 }
 846
 847 /* returns 1 if DMA IRQ issued, 0 otherwise */
 848 static int hpt374_dma_test_irq(ide_drive_t *drive)
 849 {
 850         ide_hwif_t *hwif        = HWIF(drive);
 851         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 852         u16 bfifo               = 0;
 853         u8  dma_stat;
 854
 855         pci_read_config_word(dev, hwif->select_data + 2, &bfifo);
 856         if (bfifo & 0x1FF) {
 857 //              printk("%s: %d bytes in FIFO\n", drive->name, bfifo);
 858                 return 0;
 859         }
 860
 861         dma_stat = inb(hwif->dma_base + ATA_DMA_STATUS);
 862         /* return 1 if INTR asserted */
 863         if (dma_stat & 4)
 864                 return 1;
 865
 866         return 0;
 867 }
 868
 869 static int hpt374_dma_end(ide_drive_t *drive)
 870 {
 871         ide_hwif_t *hwif        = HWIF(drive);
 872         struct pci_dev *dev     = to_pci_dev(hwif->dev);
 873         u8 mcr  = 0, mcr_addr   = hwif->select_data;
 874         u8 bwsr = 0, mask       = hwif->channel ? 0x02 : 0x01;
 875
 876         pci_read_config_byte(dev, 0x6a, &bwsr);
 877         pci_read_config_byte(dev, mcr_addr, &mcr);
 878         if (bwsr & mask)
 879                 pci_write_config_byte(dev, mcr_addr, mcr | 0x30);
 880         return ide_dma_end(drive);
 881 }
 882
 883 /**
 884  *      hpt3xxn_set_clock       -       perform clock switching dance
 885  *      @hwif: hwif to switch
 886  *      @mode: clocking mode (0x21 for write, 0x23 otherwise)
 887  *
 888  *      Switch the DPLL clock on the HPT3xxN devices. This is a right mess.
 889  */
 890
 891 static void hpt3xxn_set_clock(ide_hwif_t *hwif, u8 mode)
 892 {
 893         unsigned long base = hwif->extra_base;
 894         u8 scr2 = inb(base + 0x6b);
 895
 896         if ((scr2 & 0x7f) == mode)
 897                 return;
 898
 899         /* Tristate the bus */
 900         outb(0x80, base + 0x63);
 901         outb(0x80, base + 0x67);
 902
 903         /* Switch clock and reset channels */
 904         outb(mode, base + 0x6b);
 905         outb(0xc0, base + 0x69);
 906
 907         /*
 908          * Reset the state machines.
 909          * NOTE: avoid accidentally enabling the disabled channels.
 910          */
 911         outb(inb(base + 0x60) | 0x32, base + 0x60);
 912         outb(inb(base + 0x64) | 0x32, base + 0x64);
 913
 914         /* Complete reset */
 915         outb(0x00, base + 0x69);
 916
 917         /* Reconnect channels to bus */
 918         outb(0x00, base + 0x63);
 919         outb(0x00, base + 0x67);
 920 }
 921
 922 /**
 923  *      hpt3xxn_rw_disk         -       prepare for I/O
 924  *      @drive: drive for command
 925  *      @rq: block request structure
 926  *
 927  *      This is called when a disk I/O is issued to HPT3xxN.
 928  *      We need it because of the clock switching.
 929  */
 930
 931 static void hpt3xxn_rw_disk(ide_drive_t *drive, struct request *rq)
 932 {
 933         hpt3xxn_set_clock(HWIF(drive), rq_data_dir(rq) ? 0x23 : 0x21);
 934 }
 935
 936 /**
 937  *      hpt37x_calibrate_dpll   -       calibrate the DPLL
 938  *      @dev: PCI device
 939  *
 940  *      Perform a calibration cycle on the DPLL.
 941  *      Returns 1 if this succeeds
 942  */
 943 static int hpt37x_calibrate_dpll(struct pci_dev *dev, u16 f_low, u16 f_high)
 944 {
 945         u32 dpll = (f_high << 16) | f_low | 0x100;
 946         u8  scr2;
 947         int i;
 948
 949         pci_write_config_dword(dev, 0x5c, dpll);
 950
 951         /* Wait for oscillator ready */
 952         for(i = 0; i < 0x5000; ++i) {
 953                 udelay(50);
 954                 pci_read_config_byte(dev, 0x5b, &scr2);
 955                 if (scr2 & 0x80)
 956                         break;
 957         }
 958         /* See if it stays ready (we'll just bail out if it's not yet) */
 959         for(i = 0; i < 0x1000; ++i) {
 960                 pci_read_config_byte(dev, 0x5b, &scr2);
 961                 /* DPLL destabilized? */
 962                 if(!(scr2 & 0x80))
 963                         return 0;
 964         }
 965         /* Turn off tuning, we have the DPLL set */
 966         pci_read_config_dword (dev, 0x5c, &dpll);
 967         pci_write_config_dword(dev, 0x5c, (dpll & ~0x100));
 968         return 1;
 969 }
 970
 971 static void hpt3xx_disable_fast_irq(struct pci_dev *dev, u8 mcr_addr)
 972 {
 973         struct ide_host *host   = pci_get_drvdata(dev);
 974         struct hpt_info *info   = host->host_priv + (&dev->dev == host->dev[1]);
 975         u8  chip_type           = info->chip_type;
 976         u8  new_mcr, old_mcr    = 0;
 977
 978         /*
 979          * Disable the "fast interrupt" prediction.  Don't hold off
 980          * on interrupts. (== 0x01 despite what the docs say)
 981          */
 982         pci_read_config_byte(dev, mcr_addr + 1, &old_mcr);
 983
 984         if (chip_type >= HPT374)
 985                 new_mcr = old_mcr & ~0x07;
 986         else if (chip_type >= HPT370) {
 987                 new_mcr = old_mcr;
 988                 new_mcr &= ~0x02;
 989 #ifdef HPT_DELAY_INTERRUPT
 990                 new_mcr &= ~0x01;
 991 #else
 992                 new_mcr |=  0x01;
 993 #endif
 994         } else                                  /* HPT366 and HPT368  */
 995                 new_mcr = old_mcr & ~0x80;
 996
 997         if (new_mcr != old_mcr)
 998                 pci_write_config_byte(dev, mcr_addr + 1, new_mcr);
 999 }
1000
1001 static unsigned int init_chipset_hpt366(struct pci_dev *dev)
1002 {
1003         unsigned long io_base   = pci_resource_start(dev, 4);
1004         struct hpt_info *info   = hpt3xx_get_info(&dev->dev);
1005         const char *name        = DRV_NAME;
1006         u8 pci_clk,  dpll_clk   = 0;    /* PCI and DPLL clock in MHz */
1007         u8 chip_type;
1008         enum ata_clock  clock;
1009
1010         chip_type = info->chip_type;
1011
1012         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
1013         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
1014         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
1015         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
1016
1017         /*
1018          * First, try to estimate the PCI clock frequency...
1019          */
1020         if (chip_type >= HPT370) {
1021                 u8  scr1  = 0;
1022                 u16 f_cnt = 0;
1023                 u32 temp  = 0;
1024
1025                 /* Interrupt force enable. */
1026                 pci_read_config_byte(dev, 0x5a, &scr1);
1027                 if (scr1 & 0x10)
1028                         pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
1029
1030                 /*
1031                  * HighPoint does this for HPT372A.
1032                  * NOTE: This register is only writeable via I/O space.
1033                  */
1034                 if (chip_type == HPT372A)
1035                         outb(0x0e, io_base + 0x9c);
1036
1037                 /*
1038                  * Default to PCI clock. Make sure MA15/16 are set to output
1039                  * to prevent drives having problems with 40-pin cables.
1040                  */
1041                 pci_write_config_byte(dev, 0x5b, 0x23);
1042
1043                 /*
1044                  * We'll have to read f_CNT value in order to determine
1045                  * the PCI clock frequency according to the following ratio:
1046                  *
1047                  * f_CNT = Fpci * 192 / Fdpll
1048                  *
1049                  * First try reading the register in which the HighPoint BIOS
1050                  * saves f_CNT value before  reprogramming the DPLL from its
1051                  * default setting (which differs for the various chips).
1052                  *
1053                  * NOTE: This register is only accessible via I/O space;
1054                  * HPT374 BIOS only saves it for the function 0, so we have to
1055                  * always read it from there -- no need to check the result of
1056                  * pci_get_slot() for the function 0 as the whole device has
1057                  * been already "pinned" (via function 1) in init_setup_hpt374()
1058                  */
1059                 if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1060                         struct pci_dev  *dev1 = pci_get_slot(dev->bus,
1061                                                              dev->devfn - 1);
1062                         unsigned long io_base = pci_resource_start(dev1, 4);
1063
1064                         temp =  inl(io_base + 0x90);
1065                         pci_dev_put(dev1);
1066                 } else
1067                         temp =  inl(io_base + 0x90);
1068
1069                 /*
1070                  * In case the signature check fails, we'll have to
1071                  * resort to reading the f_CNT register itself in hopes
1072                  * that nobody has touched the DPLL yet...
1073                  */
1074                 if ((temp & 0xFFFFF000) != 0xABCDE000) {
1075                         int i;
1076
1077                         printk(KERN_WARNING "%s %s: no clock data saved by "
1078                                 "BIOS\n", name, pci_name(dev));
1079
1080                         /* Calculate the average value of f_CNT. */
1081                         for (temp = i = 0; i < 128; i++) {
1082                                 pci_read_config_word(dev, 0x78, &f_cnt);
1083                                 temp += f_cnt & 0x1ff;
1084                                 mdelay(1);
1085                         }
1086                         f_cnt = temp / 128;
1087                 } else
1088                         f_cnt = temp & 0x1ff;
1089
1090                 dpll_clk = info->dpll_clk;
1091                 pci_clk  = (f_cnt * dpll_clk) / 192;
1092
1093                 /* Clamp PCI clock to bands. */
1094                 if (pci_clk < 40)
1095                         pci_clk = 33;
1096                 else if(pci_clk < 45)
1097                         pci_clk = 40;
1098                 else if(pci_clk < 55)
1099                         pci_clk = 50;
1100                 else
1101                         pci_clk = 66;
1102
1103                 printk(KERN_INFO "%s %s: DPLL base: %d MHz, f_CNT: %d, "
1104                         "assuming %d MHz PCI\n", name, pci_name(dev),
1105                         dpll_clk, f_cnt, pci_clk);
1106         } else {
1107                 u32 itr1 = 0;
1108
1109                 pci_read_config_dword(dev, 0x40, &itr1);
1110
1111                 /* Detect PCI clock by looking at cmd_high_time. */
1112                 switch((itr1 >> 8) & 0x07) {
1113                         case 0x09:
1114                                 pci_clk = 40;
1115                                 break;
1116                         case 0x05:
1117                                 pci_clk = 25;
1118                                 break;
1119                         case 0x07:
1120                         default:
1121                                 pci_clk = 33;
1122                                 break;
1123                 }
1124         }
1125
1126         /* Let's assume we'll use PCI clock for the ATA clock... */
1127         switch (pci_clk) {
1128                 case 25:
1129                         clock = ATA_CLOCK_25MHZ;
1130                         break;
1131                 case 33:
1132                 default:
1133                         clock = ATA_CLOCK_33MHZ;
1134                         break;
1135                 case 40:
1136                         clock = ATA_CLOCK_40MHZ;
1137                         break;
1138                 case 50:
1139                         clock = ATA_CLOCK_50MHZ;
1140                         break;
1141                 case 66:
1142                         clock = ATA_CLOCK_66MHZ;
1143                         break;
1144         }
1145
1146         /*
1147          * Only try the DPLL if we don't have a table for the PCI clock that
1148          * we are running at for HPT370/A, always use it  for anything newer...
1149          *
1150          * NOTE: Using the internal DPLL results in slow reads on 33 MHz PCI.
1151          * We also  don't like using  the DPLL because this causes glitches
1152          * on PRST-/SRST- when the state engine gets reset...
1153          */
1154         if (chip_type >= HPT374 || info->timings->clock_table[clock] == NULL) {
1155                 u16 f_low, delta = pci_clk < 50 ? 2 : 4;
1156                 int adjust;
1157
1158                  /*
1159                   * Select 66 MHz DPLL clock only if UltraATA/133 mode is
1160                   * supported/enabled, use 50 MHz DPLL clock otherwise...
1161                   */
1162                 if (info->udma_mask == ATA_UDMA6) {
1163                         dpll_clk = 66;
1164                         clock = ATA_CLOCK_66MHZ;
1165                 } else if (dpll_clk) {  /* HPT36x chips don't have DPLL */
1166                         dpll_clk = 50;
1167                         clock = ATA_CLOCK_50MHZ;
1168                 }
1169
1170                 if (info->timings->clock_table[clock] == NULL) {
1171                         printk(KERN_ERR "%s %s: unknown bus timing!\n",
1172                                 name, pci_name(dev));
1173                         return -EIO;
1174                 }
1175
1176                 /* Select the DPLL clock. */
1177                 pci_write_config_byte(dev, 0x5b, 0x21);
1178
1179                 /*
1180                  * Adjust the DPLL based upon PCI clock, enable it,
1181                  * and wait for stabilization...
1182                  */
1183                 f_low = (pci_clk * 48) / dpll_clk;
1184
1185                 for (adjust = 0; adjust < 8; adjust++) {
1186                         if(hpt37x_calibrate_dpll(dev, f_low, f_low + delta))
1187                                 break;
1188
1189                         /*
1190                          * See if it'll settle at a fractionally different clock
1191                          */
1192                         if (adjust & 1)
1193                                 f_low -= adjust >> 1;
1194                         else
1195                                 f_low += adjust >> 1;
1196                 }
1197                 if (adjust == 8) {
1198                         printk(KERN_ERR "%s %s: DPLL did not stabilize!\n",
1199                                 name, pci_name(dev));
1200                         return -EIO;
1201                 }
1202
1203                 printk(KERN_INFO "%s %s: using %d MHz DPLL clock\n",
1204                         name, pci_name(dev), dpll_clk);
1205         } else {
1206                 /* Mark the fact that we're not using the DPLL. */
1207                 dpll_clk = 0;
1208
1209                 printk(KERN_INFO "%s %s: using %d MHz PCI clock\n",
1210                         name, pci_name(dev), pci_clk);
1211         }
1212
1213         /* Store the clock frequencies. */
1214         info->dpll_clk  = dpll_clk;
1215         info->pci_clk   = pci_clk;
1216         info->clock     = clock;
1217
1218         if (chip_type >= HPT370) {
1219                 u8  mcr1, mcr4;
1220
1221                 /*
1222                  * Reset the state engines.
1223                  * NOTE: Avoid accidentally enabling the disabled channels.
1224                  */
1225                 pci_read_config_byte (dev, 0x50, &mcr1);
1226                 pci_read_config_byte (dev, 0x54, &mcr4);
1227                 pci_write_config_byte(dev, 0x50, (mcr1 | 0x32));
1228                 pci_write_config_byte(dev, 0x54, (mcr4 | 0x32));
1229                 udelay(100);
1230         }
1231
1232         /*
1233          * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
1234          * the MISC. register to stretch the UltraDMA Tss timing.
1235          * NOTE: This register is only writeable via I/O space.
1236          */
1237         if (chip_type == HPT371N && clock == ATA_CLOCK_66MHZ)
1238                 outb(inb(io_base + 0x9c) | 0x04, io_base + 0x9c);
1239
1240         hpt3xx_disable_fast_irq(dev, 0x50);
1241         hpt3xx_disable_fast_irq(dev, 0x54);
1242
1243         return dev->irq;
1244 }
1245
1246 static u8 hpt3xx_cable_detect(ide_hwif_t *hwif)
1247 {
1248         struct pci_dev  *dev    = to_pci_dev(hwif->dev);
1249         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
1250         u8 chip_type            = info->chip_type;
1251         u8 scr1 = 0, ata66      = hwif->channel ? 0x01 : 0x02;
1252
1253         /*
1254          * The HPT37x uses the CBLID pins as outputs for MA15/MA16
1255          * address lines to access an external EEPROM.  To read valid
1256          * cable detect state the pins must be enabled as inputs.
1257          */
1258         if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1259                 /*
1260                  * HPT374 PCI function 1
1261                  * - set bit 15 of reg 0x52 to enable TCBLID as input
1262                  * - set bit 15 of reg 0x56 to enable FCBLID as input
1263                  */
1264                 u8  mcr_addr = hwif->select_data + 2;
1265                 u16 mcr;
1266
1267                 pci_read_config_word(dev, mcr_addr, &mcr);
1268                 pci_write_config_word(dev, mcr_addr, (mcr | 0x8000));
1269                 /* now read cable id register */
1270                 pci_read_config_byte(dev, 0x5a, &scr1);
1271                 pci_write_config_word(dev, mcr_addr, mcr);
1272         } else if (chip_type >= HPT370) {
1273                 /*
1274                  * HPT370/372 and 374 pcifn 0
1275                  * - clear bit 0 of reg 0x5b to enable P/SCBLID as inputs
1276                  */
1277                 u8 scr2 = 0;
1278
1279                 pci_read_config_byte(dev, 0x5b, &scr2);
1280                 pci_write_config_byte(dev, 0x5b, (scr2 & ~1));
1281                 /* now read cable id register */
1282                 pci_read_config_byte(dev, 0x5a, &scr1);
1283                 pci_write_config_byte(dev, 0x5b,  scr2);
1284         } else
1285                 pci_read_config_byte(dev, 0x5a, &scr1);
1286
1287         return (scr1 & ata66) ? ATA_CBL_PATA40 : ATA_CBL_PATA80;
1288 }
1289
1290 static void __devinit init_hwif_hpt366(ide_hwif_t *hwif)
1291 {
1292         struct pci_dev *dev     = to_pci_dev(hwif->dev);
1293         struct hpt_info *info   = hpt3xx_get_info(hwif->dev);
1294         int serialize           = HPT_SERIALIZE_IO;
1295         u8  chip_type           = info->chip_type;
1296
1297         /* Cache the channel's MISC. control registers' offset */
1298         hwif->select_data       = hwif->channel ? 0x54 : 0x50;
1299
1300         /*
1301          * HPT3xxN chips have some complications:
1302          *
1303          * - on 33 MHz PCI we must clock switch
1304          * - on 66 MHz PCI we must NOT use the PCI clock
1305          */
1306         if (chip_type >= HPT372N && info->dpll_clk && info->pci_clk < 66) {
1307                 /*
1308                  * Clock is shared between the channels,
1309                  * so we'll have to serialize them... :-(
1310                  */
1311                 serialize = 1;
1312                 hwif->rw_disk = &hpt3xxn_rw_disk;
1313         }
1314
1315         /* Serialize access to this device if needed */
1316         if (serialize && hwif->mate)
1317                 hwif->serialized = hwif->mate->serialized = 1;
1318 }
1319
1320 static int __devinit init_dma_hpt366(ide_hwif_t *hwif,
1321                                      const struct ide_port_info *d)
1322 {
1323         struct pci_dev *dev = to_pci_dev(hwif->dev);
1324         unsigned long flags, base = ide_pci_dma_base(hwif, d);
1325         u8 dma_old, dma_new, masterdma = 0, slavedma = 0;
1326
1327         if (base == 0)
1328                 return -1;
1329
1330         hwif->dma_base = base;
1331
1332         if (ide_pci_check_simplex(hwif, d) < 0)
1333                 return -1;
1334
1335         if (ide_pci_set_master(dev, d->name) < 0)
1336                 return -1;
1337
1338         dma_old = inb(base + 2);
1339
1340         local_irq_save(flags);
1341
1342         dma_new = dma_old;
1343         pci_read_config_byte(dev, hwif->channel ? 0x4b : 0x43, &masterdma);
1344         pci_read_config_byte(dev, hwif->channel ? 0x4f : 0x47,  &slavedma);
1345
1346         if (masterdma & 0x30)   dma_new |= 0x20;
1347         if ( slavedma & 0x30)   dma_new |= 0x40;
1348         if (dma_new != dma_old)
1349                 outb(dma_new, base + 2);
1350
1351         local_irq_restore(flags);
1352
1353         printk(KERN_INFO "    %s: BM-DMA at 0x%04lx-0x%04lx\n",
1354                          hwif->name, base, base + 7);
1355
1356         hwif->extra_base = base + (hwif->channel ? 8 : 16);
1357
1358         if (ide_allocate_dma_engine(hwif))
1359                 return -1;
1360
1361         hwif->dma_ops = &sff_dma_ops;
1362
1363         return 0;
1364 }
1365
1366 static void __devinit hpt374_init(struct pci_dev *dev, struct pci_dev *dev2)
1367 {
1368         if (dev2->irq != dev->irq) {
1369                 /* FIXME: we need a core pci_set_interrupt() */
1370                 dev2->irq = dev->irq;
1371                 printk(KERN_INFO DRV_NAME " %s: PCI config space interrupt "
1372                         "fixed\n", pci_name(dev2));
1373         }
1374 }
1375
1376 static void __devinit hpt371_init(struct pci_dev *dev)
1377 {
1378         u8 mcr1 = 0;
1379
1380         /*
1381          * HPT371 chips physically have only one channel, the secondary one,
1382          * but the primary channel registers do exist!  Go figure...
1383          * So,  we manually disable the non-existing channel here
1384          * (if the BIOS hasn't done this already).
1385          */
1386         pci_read_config_byte(dev, 0x50, &mcr1);
1387         if (mcr1 & 0x04)
1388                 pci_write_config_byte(dev, 0x50, mcr1 & ~0x04);
1389 }
1390
1391 static int __devinit hpt36x_init(struct pci_dev *dev, struct pci_dev *dev2)
1392 {
1393         u8 mcr1 = 0, pin1 = 0, pin2 = 0;
1394
1395         /*
1396          * Now we'll have to force both channels enabled if
1397          * at least one of them has been enabled by BIOS...
1398          */
1399         pci_read_config_byte(dev, 0x50, &mcr1);
1400         if (mcr1 & 0x30)
1401                 pci_write_config_byte(dev, 0x50, mcr1 | 0x30);
1402
1403         pci_read_config_byte(dev,  PCI_INTERRUPT_PIN, &pin1);
1404         pci_read_config_byte(dev2, PCI_INTERRUPT_PIN, &pin2);
1405
1406         if (pin1 != pin2 && dev->irq == dev2->irq) {
1407                 printk(KERN_INFO DRV_NAME " %s: onboard version of chipset, "
1408                         "pin1=%d pin2=%d\n", pci_name(dev), pin1, pin2);
1409                 return 1;
1410         }
1411
1412         return 0;
1413 }
1414
1415 #define IDE_HFLAGS_HPT3XX \
1416         (IDE_HFLAG_NO_ATAPI_DMA | \
1417          IDE_HFLAG_OFF_BOARD)
1418
1419 static const struct ide_port_ops hpt3xx_port_ops = {
1420         .set_pio_mode           = hpt3xx_set_pio_mode,
1421         .set_dma_mode           = hpt3xx_set_mode,
1422         .quirkproc              = hpt3xx_quirkproc,
1423         .maskproc               = hpt3xx_maskproc,
1424         .mdma_filter            = hpt3xx_mdma_filter,
1425         .udma_filter            = hpt3xx_udma_filter,
1426         .cable_detect           = hpt3xx_cable_detect,
1427 };
1428
1429 static const struct ide_dma_ops hpt37x_dma_ops = {
1430         .dma_host_set           = ide_dma_host_set,
1431         .dma_setup              = ide_dma_setup,
1432         .dma_exec_cmd           = ide_dma_exec_cmd,
1433         .dma_start              = ide_dma_start,
1434         .dma_end                = hpt374_dma_end,
1435         .dma_test_irq           = hpt374_dma_test_irq,
1436         .dma_lost_irq           = ide_dma_lost_irq,
1437         .dma_timeout            = ide_dma_timeout,
1438 };
1439
1440 static const struct ide_dma_ops hpt370_dma_ops = {
1441         .dma_host_set           = ide_dma_host_set,
1442         .dma_setup              = ide_dma_setup,
1443         .dma_exec_cmd           = ide_dma_exec_cmd,
1444         .dma_start              = hpt370_dma_start,
1445         .dma_end                = hpt370_dma_end,
1446         .dma_test_irq           = ide_dma_test_irq,
1447         .dma_lost_irq           = ide_dma_lost_irq,
1448         .dma_timeout            = hpt370_dma_timeout,
1449 };
1450
1451 static const struct ide_dma_ops hpt36x_dma_ops = {
1452         .dma_host_set           = ide_dma_host_set,
1453         .dma_setup              = ide_dma_setup,
1454         .dma_exec_cmd           = ide_dma_exec_cmd,
1455         .dma_start              = ide_dma_start,
1456         .dma_end                = ide_dma_end,
1457         .dma_test_irq           = ide_dma_test_irq,
1458         .dma_lost_irq           = hpt366_dma_lost_irq,
1459         .dma_timeout            = ide_dma_timeout,
1460 };
1461
1462 static const struct ide_port_info hpt366_chipsets[] __devinitdata = {
1463         {       /* 0: HPT36x */
1464                 .name           = DRV_NAME,
1465                 .init_chipset   = init_chipset_hpt366,
1466                 .init_hwif      = init_hwif_hpt366,
1467                 .init_dma       = init_dma_hpt366,
1468                 /*
1469                  * HPT36x chips have one channel per function and have
1470                  * both channel enable bits located differently and visible
1471                  * to both functions -- really stupid design decision... :-(
1472                  * Bit 4 is for the primary channel, bit 5 for the secondary.
1473                  */
1474                 .enablebits     = {{0x50,0x10,0x10}, {0x54,0x04,0x04}},
1475                 .port_ops       = &hpt3xx_port_ops,
1476                 .dma_ops        = &hpt36x_dma_ops,
1477                 .host_flags     = IDE_HFLAGS_HPT3XX | IDE_HFLAG_SINGLE,
1478                 .pio_mask       = ATA_PIO4,
1479                 .mwdma_mask     = ATA_MWDMA2,
1480         },
1481         {       /* 1: HPT3xx */
1482                 .name           = DRV_NAME,
1483                 .init_chipset   = init_chipset_hpt366,
1484                 .init_hwif      = init_hwif_hpt366,
1485                 .init_dma       = init_dma_hpt366,
1486                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1487                 .port_ops       = &hpt3xx_port_ops,
1488                 .dma_ops        = &hpt37x_dma_ops,
1489                 .host_flags     = IDE_HFLAGS_HPT3XX,
1490                 .pio_mask       = ATA_PIO4,
1491                 .mwdma_mask     = ATA_MWDMA2,
1492         }
1493 };
1494
1495 /**
1496  *      hpt366_init_one -       called when an HPT366 is found
1497  *      @dev: the hpt366 device
1498  *      @id: the matching pci id
1499  *
1500  *      Called when the PCI registration layer (or the IDE initialization)
1501  *      finds a device matching our IDE device tables.
1502  */
1503 static int __devinit hpt366_init_one(struct pci_dev *dev, const struct pci_device_id *id)
1504 {
1505         const struct hpt_info *info = NULL;
1506         struct hpt_info *dyn_info;
1507         struct pci_dev *dev2 = NULL;
1508         struct ide_port_info d;
1509         u8 idx = id->driver_data;
1510         u8 rev = dev->revision;
1511         int ret;
1512
1513         if ((idx == 0 || idx == 4) && (PCI_FUNC(dev->devfn) & 1))
1514                 return -ENODEV;
1515
1516         switch (idx) {
1517         case 0:
1518                 if (rev < 3)
1519                         info = &hpt36x;
1520                 else {
1521                         switch (min_t(u8, rev, 6)) {
1522                         case 3: info = &hpt370;  break;
1523                         case 4: info = &hpt370a; break;
1524                         case 5: info = &hpt372;  break;
1525                         case 6: info = &hpt372n; break;
1526                         }
1527                         idx++;
1528                 }
1529                 break;
1530         case 1:
1531                 info = (rev > 1) ? &hpt372n : &hpt372a;
1532                 break;
1533         case 2:
1534                 info = (rev > 1) ? &hpt302n : &hpt302;
1535                 break;
1536         case 3:
1537                 hpt371_init(dev);
1538                 info = (rev > 1) ? &hpt371n : &hpt371;
1539                 break;
1540         case 4:
1541                 info = &hpt374;
1542                 break;
1543         case 5:
1544                 info = &hpt372n;
1545                 break;
1546         }
1547
1548         printk(KERN_INFO DRV_NAME ": %s chipset detected\n", info->chip_name);
1549
1550         d = hpt366_chipsets[min_t(u8, idx, 1)];
1551
1552         d.udma_mask = info->udma_mask;
1553
1554         /* fixup ->dma_ops for HPT370/HPT370A */
1555         if (info == &hpt370 || info == &hpt370a)
1556                 d.dma_ops = &hpt370_dma_ops;
1557
1558         if (info == &hpt36x || info == &hpt374)
1559                 dev2 = pci_get_slot(dev->bus, dev->devfn + 1);
1560
1561         dyn_info = kzalloc(sizeof(*dyn_info) * (dev2 ? 2 : 1), GFP_KERNEL);
1562         if (dyn_info == NULL) {
1563                 printk(KERN_ERR "%s %s: out of memory!\n",
1564                         d.name, pci_name(dev));
1565                 pci_dev_put(dev2);
1566                 return -ENOMEM;
1567         }
1568
1569         /*
1570          * Copy everything from a static "template" structure
1571          * to just allocated per-chip hpt_info structure.
1572          */
1573         memcpy(dyn_info, info, sizeof(*dyn_info));
1574
1575         if (dev2) {
1576                 memcpy(dyn_info + 1, info, sizeof(*dyn_info));
1577
1578                 if (info == &hpt374)
1579                         hpt374_init(dev, dev2);
1580                 else {
1581                         if (hpt36x_init(dev, dev2))
1582                                 d.host_flags &= ~IDE_HFLAG_NON_BOOTABLE;
1583                 }
1584
1585                 ret = ide_pci_init_two(dev, dev2, &d, dyn_info);
1586                 if (ret < 0) {
1587                         pci_dev_put(dev2);
1588                         kfree(dyn_info);
1589                 }
1590                 return ret;
1591         }
1592
1593         ret = ide_pci_init_one(dev, &d, dyn_info);
1594         if (ret < 0)
1595                 kfree(dyn_info);
1596
1597         return ret;
1598 }
1599
1600 static void __devexit hpt366_remove(struct pci_dev *dev)
1601 {
1602         struct ide_host *host = pci_get_drvdata(dev);
1603         struct ide_info *info = host->host_priv;
1604         struct pci_dev *dev2 = host->dev[1] ? to_pci_dev(host->dev[1]) : NULL;
1605
1606         ide_pci_remove(dev);
1607         pci_dev_put(dev2);
1608         kfree(info);
1609 }
1610
1611 static const struct pci_device_id hpt366_pci_tbl[] __devinitconst = {
1612         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT366),  0 },
1613         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372),  1 },
1614         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT302),  2 },
1615         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT371),  3 },
1616         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT374),  4 },
1617         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372N), 5 },
1618         { 0, },
1619 };
1620 MODULE_DEVICE_TABLE(pci, hpt366_pci_tbl);
1621
1622 static struct pci_driver hpt366_pci_driver = {
1623         .name           = "HPT366_IDE",
1624         .id_table       = hpt366_pci_tbl,
1625         .probe          = hpt366_init_one,
1626         .remove         = __devexit_p(hpt366_remove),
1627         .suspend        = ide_pci_suspend,
1628         .resume         = ide_pci_resume,
1629 };
1630
1631 static int __init hpt366_ide_init(void)
1632 {
1633         return ide_pci_register_driver(&hpt366_pci_driver);
1634 }
1635
1636 static void __exit hpt366_ide_exit(void)
1637 {
1638         pci_unregister_driver(&hpt366_pci_driver);
1639 }
1640
1641 module_init(hpt366_ide_init);
1642 module_exit(hpt366_ide_exit);
1643
1644 MODULE_AUTHOR("Andre Hedrick");
1645 MODULE_DESCRIPTION("PCI driver module for Highpoint HPT366 IDE");
1646 MODULE_LICENSE("GPL");