arch/arm/mach-omap1/clock.c

   1 /*
   2  *  linux/arch/arm/mach-omap1/clock.c
   3  *
   4  *  Copyright (C) 2004 - 2005 Nokia corporation
   5  *  Written by Tuukka Tikkanen <tuukka.tikkanen@elektrobit.com>
   6  *
   7  *  Modified to use omap shared clock framework by
   8  *  Tony Lindgren <tony@atomide.com>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License version 2 as
  12  * published by the Free Software Foundation.
  13  */
  14 #include <linux/module.h>
  15 #include <linux/kernel.h>
  16 #include <linux/list.h>
  17 #include <linux/errno.h>
  18 #include <linux/err.h>
  19 #include <linux/clk.h>
  20 #include <linux/io.h>
  21
  22 #include <asm/mach-types.h>
  23
  24 #include <mach/cpu.h>
  25 #include <mach/usb.h>
  26 #include <mach/clock.h>
  27 #include <mach/sram.h>
  28
  29 #include "clock.h"
  30
  31 __u32 arm_idlect1_mask;
  32
  33 /*-------------------------------------------------------------------------
  34  * Omap1 specific clock functions
  35  *-------------------------------------------------------------------------*/
  36
  37 static void omap1_watchdog_recalc(struct clk *clk, unsigned long parent_rate,
  38                                   u8 rate_storage)
  39 {
  40         unsigned long new_rate;
  41
  42         new_rate = parent_rate / 14;
  43
  44         if (rate_storage == CURRENT_RATE)
  45                 clk->rate = new_rate;
  46         else if (rate_storage == TEMP_RATE)
  47                 clk->temp_rate = new_rate;
  48 }
  49
  50 static void omap1_uart_recalc(struct clk *clk, unsigned long parent_rate,
  51                               u8 rate_storage)
  52 {
  53         unsigned long new_rate;
  54         unsigned int val = __raw_readl(clk->enable_reg);
  55
  56         if (val & clk->enable_bit)
  57                 new_rate = 48000000;
  58         else
  59                 new_rate = 12000000;
  60
  61         if (rate_storage == CURRENT_RATE)
  62                 clk->rate = new_rate;
  63         else if (rate_storage == TEMP_RATE)
  64                 clk->temp_rate = new_rate;
  65 }
  66
  67 static void omap1_sossi_recalc(struct clk *clk, unsigned long parent_rate,
  68                                u8 rate_storage)
  69 {
  70         unsigned long new_rate;
  71         u32 div = omap_readl(MOD_CONF_CTRL_1);
  72
  73         div = (div >> 17) & 0x7;
  74         div++;
  75         new_rate = clk->parent->rate / div;
  76
  77         if (rate_storage == CURRENT_RATE)
  78                 clk->rate = new_rate;
  79         else if (rate_storage == TEMP_RATE)
  80                 clk->temp_rate = new_rate;
  81 }
  82
  83 static int omap1_clk_enable_dsp_domain(struct clk *clk)
  84 {
  85         int retval;
  86
  87         retval = omap1_clk_enable(&api_ck.clk);
  88         if (!retval) {
  89                 retval = omap1_clk_enable_generic(clk);
  90                 omap1_clk_disable(&api_ck.clk);
  91         }
  92
  93         return retval;
  94 }
  95
  96 static void omap1_clk_disable_dsp_domain(struct clk *clk)
  97 {
  98         if (omap1_clk_enable(&api_ck.clk) == 0) {
  99                 omap1_clk_disable_generic(clk);
 100                 omap1_clk_disable(&api_ck.clk);
 101         }
 102 }
 103
 104 static int omap1_clk_enable_uart_functional(struct clk *clk)
 105 {
 106         int ret;
 107         struct uart_clk *uclk;
 108
 109         ret = omap1_clk_enable_generic(clk);
 110         if (ret == 0) {
 111                 /* Set smart idle acknowledgement mode */
 112                 uclk = (struct uart_clk *)clk;
 113                 omap_writeb((omap_readb(uclk->sysc_addr) & ~0x10) | 8,
 114                             uclk->sysc_addr);
 115         }
 116
 117         return ret;
 118 }
 119
 120 static void omap1_clk_disable_uart_functional(struct clk *clk)
 121 {
 122         struct uart_clk *uclk;
 123
 124         /* Set force idle acknowledgement mode */
 125         uclk = (struct uart_clk *)clk;
 126         omap_writeb((omap_readb(uclk->sysc_addr) & ~0x18), uclk->sysc_addr);
 127
 128         omap1_clk_disable_generic(clk);
 129 }
 130
 131 static void omap1_clk_allow_idle(struct clk *clk)
 132 {
 133         struct arm_idlect1_clk * iclk = (struct arm_idlect1_clk *)clk;
 134
 135         if (!(clk->flags & CLOCK_IDLE_CONTROL))
 136                 return;
 137
 138         if (iclk->no_idle_count > 0 && !(--iclk->no_idle_count))
 139                 arm_idlect1_mask |= 1 << iclk->idlect_shift;
 140 }
 141
 142 static void omap1_clk_deny_idle(struct clk *clk)
 143 {
 144         struct arm_idlect1_clk * iclk = (struct arm_idlect1_clk *)clk;
 145
 146         if (!(clk->flags & CLOCK_IDLE_CONTROL))
 147                 return;
 148
 149         if (iclk->no_idle_count++ == 0)
 150                 arm_idlect1_mask &= ~(1 << iclk->idlect_shift);
 151 }
 152
 153 static __u16 verify_ckctl_value(__u16 newval)
 154 {
 155         /* This function checks for following limitations set
 156          * by the hardware (all conditions must be true):
 157          * DSPMMU_CK == DSP_CK  or  DSPMMU_CK == DSP_CK/2
 158          * ARM_CK >= TC_CK
 159          * DSP_CK >= TC_CK
 160          * DSPMMU_CK >= TC_CK
 161          *
 162          * In addition following rules are enforced:
 163          * LCD_CK <= TC_CK
 164          * ARMPER_CK <= TC_CK
 165          *
 166          * However, maximum frequencies are not checked for!
 167          */
 168         __u8 per_exp;
 169         __u8 lcd_exp;
 170         __u8 arm_exp;
 171         __u8 dsp_exp;
 172         __u8 tc_exp;
 173         __u8 dspmmu_exp;
 174
 175         per_exp = (newval >> CKCTL_PERDIV_OFFSET) & 3;
 176         lcd_exp = (newval >> CKCTL_LCDDIV_OFFSET) & 3;
 177         arm_exp = (newval >> CKCTL_ARMDIV_OFFSET) & 3;
 178         dsp_exp = (newval >> CKCTL_DSPDIV_OFFSET) & 3;
 179         tc_exp = (newval >> CKCTL_TCDIV_OFFSET) & 3;
 180         dspmmu_exp = (newval >> CKCTL_DSPMMUDIV_OFFSET) & 3;
 181
 182         if (dspmmu_exp < dsp_exp)
 183                 dspmmu_exp = dsp_exp;
 184         if (dspmmu_exp > dsp_exp+1)
 185                 dspmmu_exp = dsp_exp+1;
 186         if (tc_exp < arm_exp)
 187                 tc_exp = arm_exp;
 188         if (tc_exp < dspmmu_exp)
 189                 tc_exp = dspmmu_exp;
 190         if (tc_exp > lcd_exp)
 191                 lcd_exp = tc_exp;
 192         if (tc_exp > per_exp)
 193                 per_exp = tc_exp;
 194
 195         newval &= 0xf000;
 196         newval |= per_exp << CKCTL_PERDIV_OFFSET;
 197         newval |= lcd_exp << CKCTL_LCDDIV_OFFSET;
 198         newval |= arm_exp << CKCTL_ARMDIV_OFFSET;
 199         newval |= dsp_exp << CKCTL_DSPDIV_OFFSET;
 200         newval |= tc_exp << CKCTL_TCDIV_OFFSET;
 201         newval |= dspmmu_exp << CKCTL_DSPMMUDIV_OFFSET;
 202
 203         return newval;
 204 }
 205
 206 static int calc_dsor_exp(struct clk *clk, unsigned long rate)
 207 {
 208         /* Note: If target frequency is too low, this function will return 4,
 209          * which is invalid value. Caller must check for this value and act
 210          * accordingly.
 211          *
 212          * Note: This function does not check for following limitations set
 213          * by the hardware (all conditions must be true):
 214          * DSPMMU_CK == DSP_CK  or  DSPMMU_CK == DSP_CK/2
 215          * ARM_CK >= TC_CK
 216          * DSP_CK >= TC_CK
 217          * DSPMMU_CK >= TC_CK
 218          */
 219         unsigned long realrate;
 220         struct clk * parent;
 221         unsigned  dsor_exp;
 222
 223         if (unlikely(!(clk->flags & RATE_CKCTL)))
 224                 return -EINVAL;
 225
 226         parent = clk->parent;
 227         if (unlikely(parent == NULL))
 228                 return -EIO;
 229
 230         realrate = parent->rate;
 231         for (dsor_exp=0; dsor_exp<4; dsor_exp++) {
 232                 if (realrate <= rate)
 233                         break;
 234
 235                 realrate /= 2;
 236         }
 237
 238         return dsor_exp;
 239 }
 240
 241 static void omap1_ckctl_recalc(struct clk *clk, unsigned long parent_rate,
 242                                u8 rate_storage)
 243 {
 244         int dsor;
 245         unsigned long new_rate;
 246
 247         /* Calculate divisor encoded as 2-bit exponent */
 248         dsor = 1 << (3 & (omap_readw(ARM_CKCTL) >> clk->rate_offset));
 249
 250         new_rate = parent_rate / dsor;
 251
 252         if (unlikely(clk->rate == new_rate))
 253                 return; /* No change, quick exit */
 254
 255         if (rate_storage == CURRENT_RATE)
 256                 clk->rate = new_rate;
 257         else if (rate_storage == TEMP_RATE)
 258                 clk->temp_rate = new_rate;
 259 }
 260
 261 static void omap1_ckctl_recalc_dsp_domain(struct clk *clk,
 262                                           unsigned long parent_rate,
 263                                           u8 rate_storage)
 264 {
 265         int dsor;
 266         unsigned long new_rate;
 267
 268         /* Calculate divisor encoded as 2-bit exponent
 269          *
 270          * The clock control bits are in DSP domain,
 271          * so api_ck is needed for access.
 272          * Note that DSP_CKCTL virt addr = phys addr, so
 273          * we must use __raw_readw() instead of omap_readw().
 274          */
 275         omap1_clk_enable(&api_ck.clk);
 276         dsor = 1 << (3 & (__raw_readw(DSP_CKCTL) >> clk->rate_offset));
 277         omap1_clk_disable(&api_ck.clk);
 278
 279         new_rate = parent_rate / dsor;
 280
 281         if (unlikely(clk->rate == new_rate))
 282                 return; /* No change, quick exit */
 283
 284         if (rate_storage == CURRENT_RATE)
 285                 clk->rate = new_rate;
 286         else if (rate_storage == TEMP_RATE)
 287                 clk->temp_rate = new_rate;
 288 }
 289
 290 /* MPU virtual clock functions */
 291 static int omap1_select_table_rate(struct clk * clk, unsigned long rate)
 292 {
 293         /* Find the highest supported frequency <= rate and switch to it */
 294         struct mpu_rate * ptr;
 295
 296         if (clk != &virtual_ck_mpu)
 297                 return -EINVAL;
 298
 299         for (ptr = rate_table; ptr->rate; ptr++) {
 300                 if (ptr->xtal != ck_ref.rate)
 301                         continue;
 302
 303                 /* DPLL1 cannot be reprogrammed without risking system crash */
 304                 if (likely(ck_dpll1.rate!=0) && ptr->pll_rate != ck_dpll1.rate)
 305                         continue;
 306
 307                 /* Can check only after xtal frequency check */
 308                 if (ptr->rate <= rate)
 309                         break;
 310         }
 311
 312         if (!ptr->rate)
 313                 return -EINVAL;
 314
 315         /*
 316          * In most cases we should not need to reprogram DPLL.
 317          * Reprogramming the DPLL is tricky, it must be done from SRAM.
 318          * (on 730, bit 13 must always be 1)
 319          */
 320         if (cpu_is_omap730())
 321                 omap_sram_reprogram_clock(ptr->dpllctl_val, ptr->ckctl_val | 0x2000);
 322         else
 323                 omap_sram_reprogram_clock(ptr->dpllctl_val, ptr->ckctl_val);
 324
 325         ck_dpll1.rate = ptr->pll_rate;
 326         propagate_rate(&ck_dpll1, CURRENT_RATE);
 327         return 0;
 328 }
 329
 330 static int omap1_clk_set_rate_dsp_domain(struct clk *clk, unsigned long rate)
 331 {
 332         int  ret = -EINVAL;
 333         int  dsor_exp;
 334         __u16  regval;
 335
 336         if (clk->flags & RATE_CKCTL) {
 337                 dsor_exp = calc_dsor_exp(clk, rate);
 338                 if (dsor_exp > 3)
 339                         dsor_exp = -EINVAL;
 340                 if (dsor_exp < 0)
 341                         return dsor_exp;
 342
 343                 regval = __raw_readw(DSP_CKCTL);
 344                 regval &= ~(3 << clk->rate_offset);
 345                 regval |= dsor_exp << clk->rate_offset;
 346                 __raw_writew(regval, DSP_CKCTL);
 347                 clk->rate = clk->parent->rate / (1 << dsor_exp);
 348                 ret = 0;
 349         }
 350
 351         return ret;
 352 }
 353
 354 static long omap1_round_to_table_rate(struct clk * clk, unsigned long rate)
 355 {
 356         /* Find the highest supported frequency <= rate */
 357         struct mpu_rate * ptr;
 358         long  highest_rate;
 359
 360         if (clk != &virtual_ck_mpu)
 361                 return -EINVAL;
 362
 363         highest_rate = -EINVAL;
 364
 365         for (ptr = rate_table; ptr->rate; ptr++) {
 366                 if (ptr->xtal != ck_ref.rate)
 367                         continue;
 368
 369                 highest_rate = ptr->rate;
 370
 371                 /* Can check only after xtal frequency check */
 372                 if (ptr->rate <= rate)
 373                         break;
 374         }
 375
 376         return highest_rate;
 377 }
 378
 379 static unsigned calc_ext_dsor(unsigned long rate)
 380 {
 381         unsigned dsor;
 382
 383         /* MCLK and BCLK divisor selection is not linear:
 384          * freq = 96MHz / dsor
 385          *
 386          * RATIO_SEL range: dsor <-> RATIO_SEL
 387          * 0..6: (RATIO_SEL+2) <-> (dsor-2)
 388          * 6..48:  (8+(RATIO_SEL-6)*2) <-> ((dsor-8)/2+6)
 389          * Minimum dsor is 2 and maximum is 96. Odd divisors starting from 9
 390          * can not be used.
 391          */
 392         for (dsor = 2; dsor < 96; ++dsor) {
 393                 if ((dsor & 1) && dsor > 8)
 394                         continue;
 395                 if (rate >= 96000000 / dsor)
 396                         break;
 397         }
 398         return dsor;
 399 }
 400
 401 /* Only needed on 1510 */
 402 static int omap1_set_uart_rate(struct clk * clk, unsigned long rate)
 403 {
 404         unsigned int val;
 405
 406         val = __raw_readl(clk->enable_reg);
 407         if (rate == 12000000)
 408                 val &= ~(1 << clk->enable_bit);
 409         else if (rate == 48000000)
 410                 val |= (1 << clk->enable_bit);
 411         else
 412                 return -EINVAL;
 413         __raw_writel(val, clk->enable_reg);
 414         clk->rate = rate;
 415
 416         return 0;
 417 }
 418
 419 /* External clock (MCLK & BCLK) functions */
 420 static int omap1_set_ext_clk_rate(struct clk * clk, unsigned long rate)
 421 {
 422         unsigned dsor;
 423         __u16 ratio_bits;
 424
 425         dsor = calc_ext_dsor(rate);
 426         clk->rate = 96000000 / dsor;
 427         if (dsor > 8)
 428                 ratio_bits = ((dsor - 8) / 2 + 6) << 2;
 429         else
 430                 ratio_bits = (dsor - 2) << 2;
 431
 432         ratio_bits |= __raw_readw(clk->enable_reg) & ~0xfd;
 433         __raw_writew(ratio_bits, clk->enable_reg);
 434
 435         return 0;
 436 }
 437
 438 static int omap1_set_sossi_rate(struct clk *clk, unsigned long rate)
 439 {
 440         u32 l;
 441         int div;
 442         unsigned long p_rate;
 443
 444         p_rate = clk->parent->rate;
 445         /* Round towards slower frequency */
 446         div = (p_rate + rate - 1) / rate;
 447         div--;
 448         if (div < 0 || div > 7)
 449                 return -EINVAL;
 450
 451         l = omap_readl(MOD_CONF_CTRL_1);
 452         l &= ~(7 << 17);
 453         l |= div << 17;
 454         omap_writel(l, MOD_CONF_CTRL_1);
 455
 456         clk->rate = p_rate / (div + 1);
 457
 458         return 0;
 459 }
 460
 461 static long omap1_round_ext_clk_rate(struct clk * clk, unsigned long rate)
 462 {
 463         return 96000000 / calc_ext_dsor(rate);
 464 }
 465
 466 static void omap1_init_ext_clk(struct clk * clk)
 467 {
 468         unsigned dsor;
 469         __u16 ratio_bits;
 470
 471         /* Determine current rate and ensure clock is based on 96MHz APLL */
 472         ratio_bits = __raw_readw(clk->enable_reg) & ~1;
 473         __raw_writew(ratio_bits, clk->enable_reg);
 474
 475         ratio_bits = (ratio_bits & 0xfc) >> 2;
 476         if (ratio_bits > 6)
 477                 dsor = (ratio_bits - 6) * 2 + 8;
 478         else
 479                 dsor = ratio_bits + 2;
 480
 481         clk-> rate = 96000000 / dsor;
 482 }
 483
 484 static int omap1_clk_enable(struct clk *clk)
 485 {
 486         int ret = 0;
 487         if (clk->usecount++ == 0) {
 488                 if (likely(clk->parent)) {
 489                         ret = omap1_clk_enable(clk->parent);
 490
 491                         if (unlikely(ret != 0)) {
 492                                 clk->usecount--;
 493                                 return ret;
 494                         }
 495
 496                         if (clk->flags & CLOCK_NO_IDLE_PARENT)
 497                                 omap1_clk_deny_idle(clk->parent);
 498                 }
 499
 500                 ret = clk->enable(clk);
 501
 502                 if (unlikely(ret != 0) && clk->parent) {
 503                         omap1_clk_disable(clk->parent);
 504                         clk->usecount--;
 505                 }
 506         }
 507
 508         return ret;
 509 }
 510
 511 static void omap1_clk_disable(struct clk *clk)
 512 {
 513         if (clk->usecount > 0 && !(--clk->usecount)) {
 514                 clk->disable(clk);
 515                 if (likely(clk->parent)) {
 516                         omap1_clk_disable(clk->parent);
 517                         if (clk->flags & CLOCK_NO_IDLE_PARENT)
 518                                 omap1_clk_allow_idle(clk->parent);
 519                 }
 520         }
 521 }
 522
 523 static int omap1_clk_enable_generic(struct clk *clk)
 524 {
 525         __u16 regval16;
 526         __u32 regval32;
 527
 528         if (clk->flags & ALWAYS_ENABLED)
 529                 return 0;
 530
 531         if (unlikely(clk->enable_reg == NULL)) {
 532                 printk(KERN_ERR "clock.c: Enable for %s without enable code\n",
 533                        clk->name);
 534                 return -EINVAL;
 535         }
 536
 537         if (clk->flags & ENABLE_REG_32BIT) {
 538                 regval32 = __raw_readl(clk->enable_reg);
 539                 regval32 |= (1 << clk->enable_bit);
 540                 __raw_writel(regval32, clk->enable_reg);
 541         } else {
 542                 regval16 = __raw_readw(clk->enable_reg);
 543                 regval16 |= (1 << clk->enable_bit);
 544                 __raw_writew(regval16, clk->enable_reg);
 545         }
 546
 547         return 0;
 548 }
 549
 550 static void omap1_clk_disable_generic(struct clk *clk)
 551 {
 552         __u16 regval16;
 553         __u32 regval32;
 554
 555         if (clk->enable_reg == NULL)
 556                 return;
 557
 558         if (clk->flags & ENABLE_REG_32BIT) {
 559                 regval32 = __raw_readl(clk->enable_reg);
 560                 regval32 &= ~(1 << clk->enable_bit);
 561                 __raw_writel(regval32, clk->enable_reg);
 562         } else {
 563                 regval16 = __raw_readw(clk->enable_reg);
 564                 regval16 &= ~(1 << clk->enable_bit);
 565                 __raw_writew(regval16, clk->enable_reg);
 566         }
 567 }
 568
 569 static long omap1_clk_round_rate(struct clk *clk, unsigned long rate)
 570 {
 571         int dsor_exp;
 572
 573         if (clk->flags & RATE_FIXED)
 574                 return clk->rate;
 575
 576         if (clk->flags & RATE_CKCTL) {
 577                 dsor_exp = calc_dsor_exp(clk, rate);
 578                 if (dsor_exp < 0)
 579                         return dsor_exp;
 580                 if (dsor_exp > 3)
 581                         dsor_exp = 3;
 582                 return clk->parent->rate / (1 << dsor_exp);
 583         }
 584
 585         if (clk->round_rate != NULL)
 586                 return clk->round_rate(clk, rate);
 587
 588         return clk->rate;
 589 }
 590
 591 static int omap1_clk_set_rate(struct clk *clk, unsigned long rate)
 592 {
 593         int  ret = -EINVAL;
 594         int  dsor_exp;
 595         __u16  regval;
 596
 597         if (clk->set_rate)
 598                 ret = clk->set_rate(clk, rate);
 599         else if (clk->flags & RATE_CKCTL) {
 600                 dsor_exp = calc_dsor_exp(clk, rate);
 601                 if (dsor_exp > 3)
 602                         dsor_exp = -EINVAL;
 603                 if (dsor_exp < 0)
 604                         return dsor_exp;
 605
 606                 regval = omap_readw(ARM_CKCTL);
 607                 regval &= ~(3 << clk->rate_offset);
 608                 regval |= dsor_exp << clk->rate_offset;
 609                 regval = verify_ckctl_value(regval);
 610                 omap_writew(regval, ARM_CKCTL);
 611                 clk->rate = clk->parent->rate / (1 << dsor_exp);
 612                 ret = 0;
 613         }
 614
 615         return ret;
 616 }
 617
 618 /*-------------------------------------------------------------------------
 619  * Omap1 clock reset and init functions
 620  *-------------------------------------------------------------------------*/
 621
 622 #ifdef CONFIG_OMAP_RESET_CLOCKS
 623
 624 static void __init omap1_clk_disable_unused(struct clk *clk)
 625 {
 626         __u32 regval32;
 627
 628         /* Clocks in the DSP domain need api_ck. Just assume bootloader
 629          * has not enabled any DSP clocks */
 630         if (clk->enable_reg == DSP_IDLECT2) {
 631                 printk(KERN_INFO "Skipping reset check for DSP domain "
 632                        "clock \"%s\"\n", clk->name);
 633                 return;
 634         }
 635
 636         /* Is the clock already disabled? */
 637         if (clk->flags & ENABLE_REG_32BIT)
 638                 regval32 = __raw_readl(clk->enable_reg);
 639         else
 640                 regval32 = __raw_readw(clk->enable_reg);
 641
 642         if ((regval32 & (1 << clk->enable_bit)) == 0)
 643                 return;
 644
 645         /* FIXME: This clock seems to be necessary but no-one
 646          * has asked for its activation. */
 647         if (clk == &tc2_ck              /* FIX: pm.c (SRAM), CCP, Camera */
 648             || clk == &ck_dpll1out.clk  /* FIX: SoSSI, SSR */
 649             || clk == &arm_gpio_ck      /* FIX: GPIO code for 1510 */
 650                 ) {
 651                 printk(KERN_INFO "FIXME: Clock \"%s\" seems unused\n",
 652                        clk->name);
 653                 return;
 654         }
 655
 656         printk(KERN_INFO "Disabling unused clock \"%s\"... ", clk->name);
 657         clk->disable(clk);
 658         printk(" done\n");
 659 }
 660
 661 #else
 662 #define omap1_clk_disable_unused        NULL
 663 #endif
 664
 665 static struct clk_functions omap1_clk_functions = {
 666         .clk_enable             = omap1_clk_enable,
 667         .clk_disable            = omap1_clk_disable,
 668         .clk_round_rate         = omap1_clk_round_rate,
 669         .clk_set_rate           = omap1_clk_set_rate,
 670         .clk_disable_unused     = omap1_clk_disable_unused,
 671 };
 672
 673 int __init omap1_clk_init(void)
 674 {
 675         struct clk ** clkp;
 676         const struct omap_clock_config *info;
 677         int crystal_type = 0; /* Default 12 MHz */
 678         u32 reg;
 679
 680 #ifdef CONFIG_DEBUG_LL
 681         /* Resets some clocks that may be left on from bootloader,
 682          * but leaves serial clocks on.
 683          */
 684         omap_writel(0x3 << 29, MOD_CONF_CTRL_0);
 685 #endif
 686
 687         /* USB_REQ_EN will be disabled later if necessary (usb_dc_ck) */
 688         reg = omap_readw(SOFT_REQ_REG) & (1 << 4);
 689         omap_writew(reg, SOFT_REQ_REG);
 690         if (!cpu_is_omap15xx())
 691                 omap_writew(0, SOFT_REQ_REG2);
 692
 693         clk_init(&omap1_clk_functions);
 694
 695         /* By default all idlect1 clocks are allowed to idle */
 696         arm_idlect1_mask = ~0;
 697
 698         for (clkp = onchip_clks; clkp < onchip_clks+ARRAY_SIZE(onchip_clks); clkp++) {
 699                 if (((*clkp)->flags &CLOCK_IN_OMAP1510) && cpu_is_omap1510()) {
 700                         clk_register(*clkp);
 701                         continue;
 702                 }
 703
 704                 if (((*clkp)->flags &CLOCK_IN_OMAP16XX) && cpu_is_omap16xx()) {
 705                         clk_register(*clkp);
 706                         continue;
 707                 }
 708
 709                 if (((*clkp)->flags &CLOCK_IN_OMAP730) && cpu_is_omap730()) {
 710                         clk_register(*clkp);
 711                         continue;
 712                 }
 713
 714                 if (((*clkp)->flags &CLOCK_IN_OMAP310) && cpu_is_omap310()) {
 715                         clk_register(*clkp);
 716                         continue;
 717                 }
 718         }
 719
 720         info = omap_get_config(OMAP_TAG_CLOCK, struct omap_clock_config);
 721         if (info != NULL) {
 722                 if (!cpu_is_omap15xx())
 723                         crystal_type = info->system_clock_type;
 724         }
 725
 726 #if defined(CONFIG_ARCH_OMAP730)
 727         ck_ref.rate = 13000000;
 728 #elif defined(CONFIG_ARCH_OMAP16XX)
 729         if (crystal_type == 2)
 730                 ck_ref.rate = 19200000;
 731 #endif
 732
 733         printk("Clocks: ARM_SYSST: 0x%04x DPLL_CTL: 0x%04x ARM_CKCTL: 0x%04x\n",
 734                omap_readw(ARM_SYSST), omap_readw(DPLL_CTL),
 735                omap_readw(ARM_CKCTL));
 736
 737         /* We want to be in syncronous scalable mode */
 738         omap_writew(0x1000, ARM_SYSST);
 739
 740 #ifdef CONFIG_OMAP_CLOCKS_SET_BY_BOOTLOADER
 741         /* Use values set by bootloader. Determine PLL rate and recalculate
 742          * dependent clocks as if kernel had changed PLL or divisors.
 743          */
 744         {
 745                 unsigned pll_ctl_val = omap_readw(DPLL_CTL);
 746
 747                 ck_dpll1.rate = ck_ref.rate; /* Base xtal rate */
 748                 if (pll_ctl_val & 0x10) {
 749                         /* PLL enabled, apply multiplier and divisor */
 750                         if (pll_ctl_val & 0xf80)
 751                                 ck_dpll1.rate *= (pll_ctl_val & 0xf80) >> 7;
 752                         ck_dpll1.rate /= ((pll_ctl_val & 0x60) >> 5) + 1;
 753                 } else {
 754                         /* PLL disabled, apply bypass divisor */
 755                         switch (pll_ctl_val & 0xc) {
 756                         case 0:
 757                                 break;
 758                         case 0x4:
 759                                 ck_dpll1.rate /= 2;
 760                                 break;
 761                         default:
 762                                 ck_dpll1.rate /= 4;
 763                                 break;
 764                         }
 765                 }
 766         }
 767         propagate_rate(&ck_dpll1, CURRENT_RATE);
 768 #else
 769         /* Find the highest supported frequency and enable it */
 770         if (omap1_select_table_rate(&virtual_ck_mpu, ~0)) {
 771                 printk(KERN_ERR "System frequencies not set. Check your config.\n");
 772                 /* Guess sane values (60MHz) */
 773                 omap_writew(0x2290, DPLL_CTL);
 774                 omap_writew(cpu_is_omap730() ? 0x3005 : 0x1005, ARM_CKCTL);
 775                 ck_dpll1.rate = 60000000;
 776                 propagate_rate(&ck_dpll1, CURRENT_RATE);
 777         }
 778 #endif
 779         /* Cache rates for clocks connected to ck_ref (not dpll1) */
 780         propagate_rate(&ck_ref, CURRENT_RATE);
 781         printk(KERN_INFO "Clocking rate (xtal/DPLL1/MPU): "
 782                 "%ld.%01ld/%ld.%01ld/%ld.%01ld MHz\n",
 783                ck_ref.rate / 1000000, (ck_ref.rate / 100000) % 10,
 784                ck_dpll1.rate / 1000000, (ck_dpll1.rate / 100000) % 10,
 785                arm_ck.rate / 1000000, (arm_ck.rate / 100000) % 10);
 786
 787 #if defined(CONFIG_MACH_OMAP_PERSEUS2) || defined(CONFIG_MACH_OMAP_FSAMPLE)
 788         /* Select slicer output as OMAP input clock */
 789         omap_writew(omap_readw(OMAP730_PCC_UPLD_CTRL) & ~0x1, OMAP730_PCC_UPLD_CTRL);
 790 #endif
 791
 792         /* Amstrad Delta wants BCLK high when inactive */
 793         if (machine_is_ams_delta())
 794                 omap_writel(omap_readl(ULPD_CLOCK_CTRL) |
 795                                 (1 << SDW_MCLK_INV_BIT),
 796                                 ULPD_CLOCK_CTRL);
 797
 798         /* Turn off DSP and ARM_TIMXO. Make sure ARM_INTHCK is not divided */
 799         /* (on 730, bit 13 must not be cleared) */
 800         if (cpu_is_omap730())
 801                 omap_writew(omap_readw(ARM_CKCTL) & 0x2fff, ARM_CKCTL);
 802         else
 803                 omap_writew(omap_readw(ARM_CKCTL) & 0x0fff, ARM_CKCTL);
 804
 805         /* Put DSP/MPUI into reset until needed */
 806         omap_writew(0, ARM_RSTCT1);
 807         omap_writew(1, ARM_RSTCT2);
 808         omap_writew(0x400, ARM_IDLECT1);
 809
 810         /*
 811          * According to OMAP5910 Erratum SYS_DMA_1, bit DMACK_REQ (bit 8)
 812          * of the ARM_IDLECT2 register must be set to zero. The power-on
 813          * default value of this bit is one.
 814          */
 815         omap_writew(0x0000, ARM_IDLECT2);       /* Turn LCD clock off also */
 816
 817         /*
 818          * Only enable those clocks we will need, let the drivers
 819          * enable other clocks as necessary
 820          */
 821         clk_enable(&armper_ck.clk);
 822         clk_enable(&armxor_ck.clk);
 823         clk_enable(&armtim_ck.clk); /* This should be done by timer code */
 824
 825         if (cpu_is_omap15xx())
 826                 clk_enable(&arm_gpio_ck);
 827
 828         return 0;
 829 }
 830