arch/arm/mach-omap1/clock.c

   1 /*
   2  *  linux/arch/arm/mach-omap1/clock.c
   3  *
   4  *  Copyright (C) 2004 - 2005 Nokia corporation
   5  *  Written by Tuukka Tikkanen <tuukka.tikkanen@elektrobit.com>
   6  *
   7  *  Modified to use omap shared clock framework by
   8  *  Tony Lindgren <tony@atomide.com>
   9  *
  10  * This program is free software; you can redistribute it and/or modify
  11  * it under the terms of the GNU General Public License version 2 as
  12  * published by the Free Software Foundation.
  13  */
  14 #include <linux/module.h>
  15 #include <linux/kernel.h>
  16 #include <linux/list.h>
  17 #include <linux/errno.h>
  18 #include <linux/err.h>
  19 #include <linux/clk.h>
  20 #include <linux/io.h>
  21
  22 #include <asm/mach-types.h>
  23
  24 #include <mach/cpu.h>
  25 #include <mach/usb.h>
  26 #include <mach/clock.h>
  27 #include <mach/sram.h>
  28
  29 #include "clock.h"
  30
  31 __u32 arm_idlect1_mask;
  32
  33 /*-------------------------------------------------------------------------
  34  * Omap1 specific clock functions
  35  *-------------------------------------------------------------------------*/
  36
  37 static void omap1_watchdog_recalc(struct clk * clk)
  38 {
  39         clk->rate = clk->parent->rate / 14;
  40 }
  41
  42 static void omap1_uart_recalc(struct clk * clk)
  43 {
  44         unsigned int val = __raw_readl(clk->enable_reg);
  45         if (val & clk->enable_bit)
  46                 clk->rate = 48000000;
  47         else
  48                 clk->rate = 12000000;
  49 }
  50
  51 static void omap1_sossi_recalc(struct clk *clk)
  52 {
  53         u32 div = omap_readl(MOD_CONF_CTRL_1);
  54
  55         div = (div >> 17) & 0x7;
  56         div++;
  57         clk->rate = clk->parent->rate / div;
  58 }
  59
  60 static int omap1_clk_enable_dsp_domain(struct clk *clk)
  61 {
  62         int retval;
  63
  64         retval = omap1_clk_enable(&api_ck.clk);
  65         if (!retval) {
  66                 retval = omap1_clk_enable_generic(clk);
  67                 omap1_clk_disable(&api_ck.clk);
  68         }
  69
  70         return retval;
  71 }
  72
  73 static void omap1_clk_disable_dsp_domain(struct clk *clk)
  74 {
  75         if (omap1_clk_enable(&api_ck.clk) == 0) {
  76                 omap1_clk_disable_generic(clk);
  77                 omap1_clk_disable(&api_ck.clk);
  78         }
  79 }
  80
  81 static int omap1_clk_enable_uart_functional(struct clk *clk)
  82 {
  83         int ret;
  84         struct uart_clk *uclk;
  85
  86         ret = omap1_clk_enable_generic(clk);
  87         if (ret == 0) {
  88                 /* Set smart idle acknowledgement mode */
  89                 uclk = (struct uart_clk *)clk;
  90                 omap_writeb((omap_readb(uclk->sysc_addr) & ~0x10) | 8,
  91                             uclk->sysc_addr);
  92         }
  93
  94         return ret;
  95 }
  96
  97 static void omap1_clk_disable_uart_functional(struct clk *clk)
  98 {
  99         struct uart_clk *uclk;
 100
 101         /* Set force idle acknowledgement mode */
 102         uclk = (struct uart_clk *)clk;
 103         omap_writeb((omap_readb(uclk->sysc_addr) & ~0x18), uclk->sysc_addr);
 104
 105         omap1_clk_disable_generic(clk);
 106 }
 107
 108 static void omap1_clk_allow_idle(struct clk *clk)
 109 {
 110         struct arm_idlect1_clk * iclk = (struct arm_idlect1_clk *)clk;
 111
 112         if (!(clk->flags & CLOCK_IDLE_CONTROL))
 113                 return;
 114
 115         if (iclk->no_idle_count > 0 && !(--iclk->no_idle_count))
 116                 arm_idlect1_mask |= 1 << iclk->idlect_shift;
 117 }
 118
 119 static void omap1_clk_deny_idle(struct clk *clk)
 120 {
 121         struct arm_idlect1_clk * iclk = (struct arm_idlect1_clk *)clk;
 122
 123         if (!(clk->flags & CLOCK_IDLE_CONTROL))
 124                 return;
 125
 126         if (iclk->no_idle_count++ == 0)
 127                 arm_idlect1_mask &= ~(1 << iclk->idlect_shift);
 128 }
 129
 130 static __u16 verify_ckctl_value(__u16 newval)
 131 {
 132         /* This function checks for following limitations set
 133          * by the hardware (all conditions must be true):
 134          * DSPMMU_CK == DSP_CK  or  DSPMMU_CK == DSP_CK/2
 135          * ARM_CK >= TC_CK
 136          * DSP_CK >= TC_CK
 137          * DSPMMU_CK >= TC_CK
 138          *
 139          * In addition following rules are enforced:
 140          * LCD_CK <= TC_CK
 141          * ARMPER_CK <= TC_CK
 142          *
 143          * However, maximum frequencies are not checked for!
 144          */
 145         __u8 per_exp;
 146         __u8 lcd_exp;
 147         __u8 arm_exp;
 148         __u8 dsp_exp;
 149         __u8 tc_exp;
 150         __u8 dspmmu_exp;
 151
 152         per_exp = (newval >> CKCTL_PERDIV_OFFSET) & 3;
 153         lcd_exp = (newval >> CKCTL_LCDDIV_OFFSET) & 3;
 154         arm_exp = (newval >> CKCTL_ARMDIV_OFFSET) & 3;
 155         dsp_exp = (newval >> CKCTL_DSPDIV_OFFSET) & 3;
 156         tc_exp = (newval >> CKCTL_TCDIV_OFFSET) & 3;
 157         dspmmu_exp = (newval >> CKCTL_DSPMMUDIV_OFFSET) & 3;
 158
 159         if (dspmmu_exp < dsp_exp)
 160                 dspmmu_exp = dsp_exp;
 161         if (dspmmu_exp > dsp_exp+1)
 162                 dspmmu_exp = dsp_exp+1;
 163         if (tc_exp < arm_exp)
 164                 tc_exp = arm_exp;
 165         if (tc_exp < dspmmu_exp)
 166                 tc_exp = dspmmu_exp;
 167         if (tc_exp > lcd_exp)
 168                 lcd_exp = tc_exp;
 169         if (tc_exp > per_exp)
 170                 per_exp = tc_exp;
 171
 172         newval &= 0xf000;
 173         newval |= per_exp << CKCTL_PERDIV_OFFSET;
 174         newval |= lcd_exp << CKCTL_LCDDIV_OFFSET;
 175         newval |= arm_exp << CKCTL_ARMDIV_OFFSET;
 176         newval |= dsp_exp << CKCTL_DSPDIV_OFFSET;
 177         newval |= tc_exp << CKCTL_TCDIV_OFFSET;
 178         newval |= dspmmu_exp << CKCTL_DSPMMUDIV_OFFSET;
 179
 180         return newval;
 181 }
 182
 183 static int calc_dsor_exp(struct clk *clk, unsigned long rate)
 184 {
 185         /* Note: If target frequency is too low, this function will return 4,
 186          * which is invalid value. Caller must check for this value and act
 187          * accordingly.
 188          *
 189          * Note: This function does not check for following limitations set
 190          * by the hardware (all conditions must be true):
 191          * DSPMMU_CK == DSP_CK  or  DSPMMU_CK == DSP_CK/2
 192          * ARM_CK >= TC_CK
 193          * DSP_CK >= TC_CK
 194          * DSPMMU_CK >= TC_CK
 195          */
 196         unsigned long realrate;
 197         struct clk * parent;
 198         unsigned  dsor_exp;
 199
 200         if (unlikely(!(clk->flags & RATE_CKCTL)))
 201                 return -EINVAL;
 202
 203         parent = clk->parent;
 204         if (unlikely(parent == NULL))
 205                 return -EIO;
 206
 207         realrate = parent->rate;
 208         for (dsor_exp=0; dsor_exp<4; dsor_exp++) {
 209                 if (realrate <= rate)
 210                         break;
 211
 212                 realrate /= 2;
 213         }
 214
 215         return dsor_exp;
 216 }
 217
 218 static void omap1_ckctl_recalc(struct clk * clk)
 219 {
 220         int dsor;
 221
 222         /* Calculate divisor encoded as 2-bit exponent */
 223         dsor = 1 << (3 & (omap_readw(ARM_CKCTL) >> clk->rate_offset));
 224
 225         if (unlikely(clk->rate == clk->parent->rate / dsor))
 226                 return; /* No change, quick exit */
 227         clk->rate = clk->parent->rate / dsor;
 228 }
 229
 230 static void omap1_ckctl_recalc_dsp_domain(struct clk * clk)
 231 {
 232         int dsor;
 233
 234         /* Calculate divisor encoded as 2-bit exponent
 235          *
 236          * The clock control bits are in DSP domain,
 237          * so api_ck is needed for access.
 238          * Note that DSP_CKCTL virt addr = phys addr, so
 239          * we must use __raw_readw() instead of omap_readw().
 240          */
 241         omap1_clk_enable(&api_ck.clk);
 242         dsor = 1 << (3 & (__raw_readw(DSP_CKCTL) >> clk->rate_offset));
 243         omap1_clk_disable(&api_ck.clk);
 244
 245         if (unlikely(clk->rate == clk->parent->rate / dsor))
 246                 return; /* No change, quick exit */
 247         clk->rate = clk->parent->rate / dsor;
 248 }
 249
 250 /* MPU virtual clock functions */
 251 static int omap1_select_table_rate(struct clk * clk, unsigned long rate)
 252 {
 253         /* Find the highest supported frequency <= rate and switch to it */
 254         struct mpu_rate * ptr;
 255
 256         if (clk != &virtual_ck_mpu)
 257                 return -EINVAL;
 258
 259         for (ptr = rate_table; ptr->rate; ptr++) {
 260                 if (ptr->xtal != ck_ref.rate)
 261                         continue;
 262
 263                 /* DPLL1 cannot be reprogrammed without risking system crash */
 264                 if (likely(ck_dpll1.rate!=0) && ptr->pll_rate != ck_dpll1.rate)
 265                         continue;
 266
 267                 /* Can check only after xtal frequency check */
 268                 if (ptr->rate <= rate)
 269                         break;
 270         }
 271
 272         if (!ptr->rate)
 273                 return -EINVAL;
 274
 275         /*
 276          * In most cases we should not need to reprogram DPLL.
 277          * Reprogramming the DPLL is tricky, it must be done from SRAM.
 278          * (on 730, bit 13 must always be 1)
 279          */
 280         if (cpu_is_omap730())
 281                 omap_sram_reprogram_clock(ptr->dpllctl_val, ptr->ckctl_val | 0x2000);
 282         else
 283                 omap_sram_reprogram_clock(ptr->dpllctl_val, ptr->ckctl_val);
 284
 285         ck_dpll1.rate = ptr->pll_rate;
 286         propagate_rate(&ck_dpll1);
 287         return 0;
 288 }
 289
 290 static int omap1_clk_set_rate_dsp_domain(struct clk *clk, unsigned long rate)
 291 {
 292         int  ret = -EINVAL;
 293         int  dsor_exp;
 294         __u16  regval;
 295
 296         if (clk->flags & RATE_CKCTL) {
 297                 dsor_exp = calc_dsor_exp(clk, rate);
 298                 if (dsor_exp > 3)
 299                         dsor_exp = -EINVAL;
 300                 if (dsor_exp < 0)
 301                         return dsor_exp;
 302
 303                 regval = __raw_readw(DSP_CKCTL);
 304                 regval &= ~(3 << clk->rate_offset);
 305                 regval |= dsor_exp << clk->rate_offset;
 306                 __raw_writew(regval, DSP_CKCTL);
 307                 clk->rate = clk->parent->rate / (1 << dsor_exp);
 308                 ret = 0;
 309         }
 310
 311         return ret;
 312 }
 313
 314 static long omap1_round_to_table_rate(struct clk * clk, unsigned long rate)
 315 {
 316         /* Find the highest supported frequency <= rate */
 317         struct mpu_rate * ptr;
 318         long  highest_rate;
 319
 320         if (clk != &virtual_ck_mpu)
 321                 return -EINVAL;
 322
 323         highest_rate = -EINVAL;
 324
 325         for (ptr = rate_table; ptr->rate; ptr++) {
 326                 if (ptr->xtal != ck_ref.rate)
 327                         continue;
 328
 329                 highest_rate = ptr->rate;
 330
 331                 /* Can check only after xtal frequency check */
 332                 if (ptr->rate <= rate)
 333                         break;
 334         }
 335
 336         return highest_rate;
 337 }
 338
 339 static unsigned calc_ext_dsor(unsigned long rate)
 340 {
 341         unsigned dsor;
 342
 343         /* MCLK and BCLK divisor selection is not linear:
 344          * freq = 96MHz / dsor
 345          *
 346          * RATIO_SEL range: dsor <-> RATIO_SEL
 347          * 0..6: (RATIO_SEL+2) <-> (dsor-2)
 348          * 6..48:  (8+(RATIO_SEL-6)*2) <-> ((dsor-8)/2+6)
 349          * Minimum dsor is 2 and maximum is 96. Odd divisors starting from 9
 350          * can not be used.
 351          */
 352         for (dsor = 2; dsor < 96; ++dsor) {
 353                 if ((dsor & 1) && dsor > 8)
 354                         continue;
 355                 if (rate >= 96000000 / dsor)
 356                         break;
 357         }
 358         return dsor;
 359 }
 360
 361 /* Only needed on 1510 */
 362 static int omap1_set_uart_rate(struct clk * clk, unsigned long rate)
 363 {
 364         unsigned int val;
 365
 366         val = __raw_readl(clk->enable_reg);
 367         if (rate == 12000000)
 368                 val &= ~(1 << clk->enable_bit);
 369         else if (rate == 48000000)
 370                 val |= (1 << clk->enable_bit);
 371         else
 372                 return -EINVAL;
 373         __raw_writel(val, clk->enable_reg);
 374         clk->rate = rate;
 375
 376         return 0;
 377 }
 378
 379 /* External clock (MCLK & BCLK) functions */
 380 static int omap1_set_ext_clk_rate(struct clk * clk, unsigned long rate)
 381 {
 382         unsigned dsor;
 383         __u16 ratio_bits;
 384
 385         dsor = calc_ext_dsor(rate);
 386         clk->rate = 96000000 / dsor;
 387         if (dsor > 8)
 388                 ratio_bits = ((dsor - 8) / 2 + 6) << 2;
 389         else
 390                 ratio_bits = (dsor - 2) << 2;
 391
 392         ratio_bits |= __raw_readw(clk->enable_reg) & ~0xfd;
 393         __raw_writew(ratio_bits, clk->enable_reg);
 394
 395         return 0;
 396 }
 397
 398 static int omap1_set_sossi_rate(struct clk *clk, unsigned long rate)
 399 {
 400         u32 l;
 401         int div;
 402         unsigned long p_rate;
 403
 404         p_rate = clk->parent->rate;
 405         /* Round towards slower frequency */
 406         div = (p_rate + rate - 1) / rate;
 407         div--;
 408         if (div < 0 || div > 7)
 409                 return -EINVAL;
 410
 411         l = omap_readl(MOD_CONF_CTRL_1);
 412         l &= ~(7 << 17);
 413         l |= div << 17;
 414         omap_writel(l, MOD_CONF_CTRL_1);
 415
 416         clk->rate = p_rate / (div + 1);
 417
 418         return 0;
 419 }
 420
 421 static long omap1_round_ext_clk_rate(struct clk * clk, unsigned long rate)
 422 {
 423         return 96000000 / calc_ext_dsor(rate);
 424 }
 425
 426 static void omap1_init_ext_clk(struct clk * clk)
 427 {
 428         unsigned dsor;
 429         __u16 ratio_bits;
 430
 431         /* Determine current rate and ensure clock is based on 96MHz APLL */
 432         ratio_bits = __raw_readw(clk->enable_reg) & ~1;
 433         __raw_writew(ratio_bits, clk->enable_reg);
 434
 435         ratio_bits = (ratio_bits & 0xfc) >> 2;
 436         if (ratio_bits > 6)
 437                 dsor = (ratio_bits - 6) * 2 + 8;
 438         else
 439                 dsor = ratio_bits + 2;
 440
 441         clk-> rate = 96000000 / dsor;
 442 }
 443
 444 static int omap1_clk_enable(struct clk *clk)
 445 {
 446         int ret = 0;
 447         if (clk->usecount++ == 0) {
 448                 if (likely(clk->parent)) {
 449                         ret = omap1_clk_enable(clk->parent);
 450
 451                         if (unlikely(ret != 0)) {
 452                                 clk->usecount--;
 453                                 return ret;
 454                         }
 455
 456                         if (clk->flags & CLOCK_NO_IDLE_PARENT)
 457                                 omap1_clk_deny_idle(clk->parent);
 458                 }
 459
 460                 ret = clk->enable(clk);
 461
 462                 if (unlikely(ret != 0) && clk->parent) {
 463                         omap1_clk_disable(clk->parent);
 464                         clk->usecount--;
 465                 }
 466         }
 467
 468         return ret;
 469 }
 470
 471 static void omap1_clk_disable(struct clk *clk)
 472 {
 473         if (clk->usecount > 0 && !(--clk->usecount)) {
 474                 clk->disable(clk);
 475                 if (likely(clk->parent)) {
 476                         omap1_clk_disable(clk->parent);
 477                         if (clk->flags & CLOCK_NO_IDLE_PARENT)
 478                                 omap1_clk_allow_idle(clk->parent);
 479                 }
 480         }
 481 }
 482
 483 static int omap1_clk_enable_generic(struct clk *clk)
 484 {
 485         __u16 regval16;
 486         __u32 regval32;
 487
 488         if (clk->flags & ALWAYS_ENABLED)
 489                 return 0;
 490
 491         if (unlikely(clk->enable_reg == NULL)) {
 492                 printk(KERN_ERR "clock.c: Enable for %s without enable code\n",
 493                        clk->name);
 494                 return -EINVAL;
 495         }
 496
 497         if (clk->flags & ENABLE_REG_32BIT) {
 498                 regval32 = __raw_readl(clk->enable_reg);
 499                 regval32 |= (1 << clk->enable_bit);
 500                 __raw_writel(regval32, clk->enable_reg);
 501         } else {
 502                 regval16 = __raw_readw(clk->enable_reg);
 503                 regval16 |= (1 << clk->enable_bit);
 504                 __raw_writew(regval16, clk->enable_reg);
 505         }
 506
 507         return 0;
 508 }
 509
 510 static void omap1_clk_disable_generic(struct clk *clk)
 511 {
 512         __u16 regval16;
 513         __u32 regval32;
 514
 515         if (clk->enable_reg == NULL)
 516                 return;
 517
 518         if (clk->flags & ENABLE_REG_32BIT) {
 519                 regval32 = __raw_readl(clk->enable_reg);
 520                 regval32 &= ~(1 << clk->enable_bit);
 521                 __raw_writel(regval32, clk->enable_reg);
 522         } else {
 523                 regval16 = __raw_readw(clk->enable_reg);
 524                 regval16 &= ~(1 << clk->enable_bit);
 525                 __raw_writew(regval16, clk->enable_reg);
 526         }
 527 }
 528
 529 static long omap1_clk_round_rate(struct clk *clk, unsigned long rate)
 530 {
 531         int dsor_exp;
 532
 533         if (clk->flags & RATE_FIXED)
 534                 return clk->rate;
 535
 536         if (clk->flags & RATE_CKCTL) {
 537                 dsor_exp = calc_dsor_exp(clk, rate);
 538                 if (dsor_exp < 0)
 539                         return dsor_exp;
 540                 if (dsor_exp > 3)
 541                         dsor_exp = 3;
 542                 return clk->parent->rate / (1 << dsor_exp);
 543         }
 544
 545         if (clk->round_rate != NULL)
 546                 return clk->round_rate(clk, rate);
 547
 548         return clk->rate;
 549 }
 550
 551 static int omap1_clk_set_rate(struct clk *clk, unsigned long rate)
 552 {
 553         int  ret = -EINVAL;
 554         int  dsor_exp;
 555         __u16  regval;
 556
 557         if (clk->set_rate)
 558                 ret = clk->set_rate(clk, rate);
 559         else if (clk->flags & RATE_CKCTL) {
 560                 dsor_exp = calc_dsor_exp(clk, rate);
 561                 if (dsor_exp > 3)
 562                         dsor_exp = -EINVAL;
 563                 if (dsor_exp < 0)
 564                         return dsor_exp;
 565
 566                 regval = omap_readw(ARM_CKCTL);
 567                 regval &= ~(3 << clk->rate_offset);
 568                 regval |= dsor_exp << clk->rate_offset;
 569                 regval = verify_ckctl_value(regval);
 570                 omap_writew(regval, ARM_CKCTL);
 571                 clk->rate = clk->parent->rate / (1 << dsor_exp);
 572                 ret = 0;
 573         }
 574
 575         return ret;
 576 }
 577
 578 /*-------------------------------------------------------------------------
 579  * Omap1 clock reset and init functions
 580  *-------------------------------------------------------------------------*/
 581
 582 #ifdef CONFIG_OMAP_RESET_CLOCKS
 583
 584 static void __init omap1_clk_disable_unused(struct clk *clk)
 585 {
 586         __u32 regval32;
 587
 588         /* Clocks in the DSP domain need api_ck. Just assume bootloader
 589          * has not enabled any DSP clocks */
 590         if (clk->enable_reg == DSP_IDLECT2) {
 591                 printk(KERN_INFO "Skipping reset check for DSP domain "
 592                        "clock \"%s\"\n", clk->name);
 593                 return;
 594         }
 595
 596         /* Is the clock already disabled? */
 597         if (clk->flags & ENABLE_REG_32BIT)
 598                 regval32 = __raw_readl(clk->enable_reg);
 599         else
 600                 regval32 = __raw_readw(clk->enable_reg);
 601
 602         if ((regval32 & (1 << clk->enable_bit)) == 0)
 603                 return;
 604
 605         /* FIXME: This clock seems to be necessary but no-one
 606          * has asked for its activation. */
 607         if (clk == &tc2_ck              /* FIX: pm.c (SRAM), CCP, Camera */
 608             || clk == &ck_dpll1out.clk  /* FIX: SoSSI, SSR */
 609             || clk == &arm_gpio_ck      /* FIX: GPIO code for 1510 */
 610                 ) {
 611                 printk(KERN_INFO "FIXME: Clock \"%s\" seems unused\n",
 612                        clk->name);
 613                 return;
 614         }
 615
 616         printk(KERN_INFO "Disabling unused clock \"%s\"... ", clk->name);
 617         clk->disable(clk);
 618         printk(" done\n");
 619 }
 620
 621 #else
 622 #define omap1_clk_disable_unused        NULL
 623 #endif
 624
 625 static struct clk_functions omap1_clk_functions = {
 626         .clk_enable             = omap1_clk_enable,
 627         .clk_disable            = omap1_clk_disable,
 628         .clk_round_rate         = omap1_clk_round_rate,
 629         .clk_set_rate           = omap1_clk_set_rate,
 630         .clk_disable_unused     = omap1_clk_disable_unused,
 631 };
 632
 633 int __init omap1_clk_init(void)
 634 {
 635         struct clk ** clkp;
 636         const struct omap_clock_config *info;
 637         int crystal_type = 0; /* Default 12 MHz */
 638         u32 reg;
 639
 640 #ifdef CONFIG_DEBUG_LL
 641         /* Resets some clocks that may be left on from bootloader,
 642          * but leaves serial clocks on.
 643          */
 644         omap_writel(0x3 << 29, MOD_CONF_CTRL_0);
 645 #endif
 646
 647         /* USB_REQ_EN will be disabled later if necessary (usb_dc_ck) */
 648         reg = omap_readw(SOFT_REQ_REG) & (1 << 4);
 649         omap_writew(reg, SOFT_REQ_REG);
 650         if (!cpu_is_omap15xx())
 651                 omap_writew(0, SOFT_REQ_REG2);
 652
 653         clk_init(&omap1_clk_functions);
 654
 655         /* By default all idlect1 clocks are allowed to idle */
 656         arm_idlect1_mask = ~0;
 657
 658         for (clkp = onchip_clks; clkp < onchip_clks+ARRAY_SIZE(onchip_clks); clkp++) {
 659                 if (((*clkp)->flags &CLOCK_IN_OMAP1510) && cpu_is_omap1510()) {
 660                         clk_register(*clkp);
 661                         continue;
 662                 }
 663
 664                 if (((*clkp)->flags &CLOCK_IN_OMAP16XX) && cpu_is_omap16xx()) {
 665                         clk_register(*clkp);
 666                         continue;
 667                 }
 668
 669                 if (((*clkp)->flags &CLOCK_IN_OMAP730) && cpu_is_omap730()) {
 670                         clk_register(*clkp);
 671                         continue;
 672                 }
 673
 674                 if (((*clkp)->flags &CLOCK_IN_OMAP310) && cpu_is_omap310()) {
 675                         clk_register(*clkp);
 676                         continue;
 677                 }
 678         }
 679
 680         info = omap_get_config(OMAP_TAG_CLOCK, struct omap_clock_config);
 681         if (info != NULL) {
 682                 if (!cpu_is_omap15xx())
 683                         crystal_type = info->system_clock_type;
 684         }
 685
 686 #if defined(CONFIG_ARCH_OMAP730)
 687         ck_ref.rate = 13000000;
 688 #elif defined(CONFIG_ARCH_OMAP16XX)
 689         if (crystal_type == 2)
 690                 ck_ref.rate = 19200000;
 691 #endif
 692
 693         printk("Clocks: ARM_SYSST: 0x%04x DPLL_CTL: 0x%04x ARM_CKCTL: 0x%04x\n",
 694                omap_readw(ARM_SYSST), omap_readw(DPLL_CTL),
 695                omap_readw(ARM_CKCTL));
 696
 697         /* We want to be in syncronous scalable mode */
 698         omap_writew(0x1000, ARM_SYSST);
 699
 700 #ifdef CONFIG_OMAP_CLOCKS_SET_BY_BOOTLOADER
 701         /* Use values set by bootloader. Determine PLL rate and recalculate
 702          * dependent clocks as if kernel had changed PLL or divisors.
 703          */
 704         {
 705                 unsigned pll_ctl_val = omap_readw(DPLL_CTL);
 706
 707                 ck_dpll1.rate = ck_ref.rate; /* Base xtal rate */
 708                 if (pll_ctl_val & 0x10) {
 709                         /* PLL enabled, apply multiplier and divisor */
 710                         if (pll_ctl_val & 0xf80)
 711                                 ck_dpll1.rate *= (pll_ctl_val & 0xf80) >> 7;
 712                         ck_dpll1.rate /= ((pll_ctl_val & 0x60) >> 5) + 1;
 713                 } else {
 714                         /* PLL disabled, apply bypass divisor */
 715                         switch (pll_ctl_val & 0xc) {
 716                         case 0:
 717                                 break;
 718                         case 0x4:
 719                                 ck_dpll1.rate /= 2;
 720                                 break;
 721                         default:
 722                                 ck_dpll1.rate /= 4;
 723                                 break;
 724                         }
 725                 }
 726         }
 727         propagate_rate(&ck_dpll1);
 728 #else
 729         /* Find the highest supported frequency and enable it */
 730         if (omap1_select_table_rate(&virtual_ck_mpu, ~0)) {
 731                 printk(KERN_ERR "System frequencies not set. Check your config.\n");
 732                 /* Guess sane values (60MHz) */
 733                 omap_writew(0x2290, DPLL_CTL);
 734                 omap_writew(cpu_is_omap730() ? 0x3005 : 0x1005, ARM_CKCTL);
 735                 ck_dpll1.rate = 60000000;
 736                 propagate_rate(&ck_dpll1);
 737         }
 738 #endif
 739         /* Cache rates for clocks connected to ck_ref (not dpll1) */
 740         propagate_rate(&ck_ref);
 741         printk(KERN_INFO "Clocking rate (xtal/DPLL1/MPU): "
 742                 "%ld.%01ld/%ld.%01ld/%ld.%01ld MHz\n",
 743                ck_ref.rate / 1000000, (ck_ref.rate / 100000) % 10,
 744                ck_dpll1.rate / 1000000, (ck_dpll1.rate / 100000) % 10,
 745                arm_ck.rate / 1000000, (arm_ck.rate / 100000) % 10);
 746
 747 #if defined(CONFIG_MACH_OMAP_PERSEUS2) || defined(CONFIG_MACH_OMAP_FSAMPLE)
 748         /* Select slicer output as OMAP input clock */
 749         omap_writew(omap_readw(OMAP730_PCC_UPLD_CTRL) & ~0x1, OMAP730_PCC_UPLD_CTRL);
 750 #endif
 751
 752         /* Amstrad Delta wants BCLK high when inactive */
 753         if (machine_is_ams_delta())
 754                 omap_writel(omap_readl(ULPD_CLOCK_CTRL) |
 755                                 (1 << SDW_MCLK_INV_BIT),
 756                                 ULPD_CLOCK_CTRL);
 757
 758         /* Turn off DSP and ARM_TIMXO. Make sure ARM_INTHCK is not divided */
 759         /* (on 730, bit 13 must not be cleared) */
 760         if (cpu_is_omap730())
 761                 omap_writew(omap_readw(ARM_CKCTL) & 0x2fff, ARM_CKCTL);
 762         else
 763                 omap_writew(omap_readw(ARM_CKCTL) & 0x0fff, ARM_CKCTL);
 764
 765         /* Put DSP/MPUI into reset until needed */
 766         omap_writew(0, ARM_RSTCT1);
 767         omap_writew(1, ARM_RSTCT2);
 768         omap_writew(0x400, ARM_IDLECT1);
 769
 770         /*
 771          * According to OMAP5910 Erratum SYS_DMA_1, bit DMACK_REQ (bit 8)
 772          * of the ARM_IDLECT2 register must be set to zero. The power-on
 773          * default value of this bit is one.
 774          */
 775         omap_writew(0x0000, ARM_IDLECT2);       /* Turn LCD clock off also */
 776
 777         /*
 778          * Only enable those clocks we will need, let the drivers
 779          * enable other clocks as necessary
 780          */
 781         clk_enable(&armper_ck.clk);
 782         clk_enable(&armxor_ck.clk);
 783         clk_enable(&armtim_ck.clk); /* This should be done by timer code */
 784
 785         if (cpu_is_omap15xx())
 786                 clk_enable(&arm_gpio_ck);
 787
 788         return 0;
 789 }
 790