include/drm/i915_drm.h

   1 /*
   2  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   3  * All Rights Reserved.
   4  *
   5  * Permission is hereby granted, free of charge, to any person obtaining a
   6  * copy of this software and associated documentation files (the
   7  * "Software"), to deal in the Software without restriction, including
   8  * without limitation the rights to use, copy, modify, merge, publish,
   9  * distribute, sub license, and/or sell copies of the Software, and to
  10  * permit persons to whom the Software is furnished to do so, subject to
  11  * the following conditions:
  12  *
  13  * The above copyright notice and this permission notice (including the
  14  * next paragraph) shall be included in all copies or substantial portions
  15  * of the Software.
  16  *
  17  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  18  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  19  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  20  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  21  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  22  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  23  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  24  *
  25  */
  26
  27 #ifndef _I915_DRM_H_
  28 #define _I915_DRM_H_
  29
  30 /* Please note that modifications to all structs defined here are
  31  * subject to backwards-compatibility constraints.
  32  */
  33
  34 #include "drm.h"
  35
  36 /* Each region is a minimum of 16k, and there are at most 255 of them.
  37  */
  38 #define I915_NR_TEX_REGIONS 255 /* table size 2k - maximum due to use
  39                                  * of chars for next/prev indices */
  40 #define I915_LOG_MIN_TEX_REGION_SIZE 14
  41
  42 typedef struct _drm_i915_init {
  43         enum {
  44                 I915_INIT_DMA = 0x01,
  45                 I915_CLEANUP_DMA = 0x02,
  46                 I915_RESUME_DMA = 0x03
  47         } func;
  48         unsigned int mmio_offset;
  49         int sarea_priv_offset;
  50         unsigned int ring_start;
  51         unsigned int ring_end;
  52         unsigned int ring_size;
  53         unsigned int front_offset;
  54         unsigned int back_offset;
  55         unsigned int depth_offset;
  56         unsigned int w;
  57         unsigned int h;
  58         unsigned int pitch;
  59         unsigned int pitch_bits;
  60         unsigned int back_pitch;
  61         unsigned int depth_pitch;
  62         unsigned int cpp;
  63         unsigned int chipset;
  64 } drm_i915_init_t;
  65
  66 typedef struct _drm_i915_sarea {
  67         struct drm_tex_region texList[I915_NR_TEX_REGIONS + 1];
  68         int last_upload;        /* last time texture was uploaded */
  69         int last_enqueue;       /* last time a buffer was enqueued */
  70         int last_dispatch;      /* age of the most recently dispatched buffer */
  71         int ctxOwner;           /* last context to upload state */
  72         int texAge;
  73         int pf_enabled;         /* is pageflipping allowed? */
  74         int pf_active;
  75         int pf_current_page;    /* which buffer is being displayed? */
  76         int perf_boxes;         /* performance boxes to be displayed */
  77         int width, height;      /* screen size in pixels */
  78
  79         drm_handle_t front_handle;
  80         int front_offset;
  81         int front_size;
  82
  83         drm_handle_t back_handle;
  84         int back_offset;
  85         int back_size;
  86
  87         drm_handle_t depth_handle;
  88         int depth_offset;
  89         int depth_size;
  90
  91         drm_handle_t tex_handle;
  92         int tex_offset;
  93         int tex_size;
  94         int log_tex_granularity;
  95         int pitch;
  96         int rotation;           /* 0, 90, 180 or 270 */
  97         int rotated_offset;
  98         int rotated_size;
  99         int rotated_pitch;
 100         int virtualX, virtualY;
 101
 102         unsigned int front_tiled;
 103         unsigned int back_tiled;
 104         unsigned int depth_tiled;
 105         unsigned int rotated_tiled;
 106         unsigned int rotated2_tiled;
 107
 108         int pipeA_x;
 109         int pipeA_y;
 110         int pipeA_w;
 111         int pipeA_h;
 112         int pipeB_x;
 113         int pipeB_y;
 114         int pipeB_w;
 115         int pipeB_h;
 116
 117         /* fill out some space for old userspace triple buffer */
 118         drm_handle_t unused_handle;
 119         uint32_t unused1, unused2, unused3;
 120
 121         /* buffer object handles for static buffers. May change
 122          * over the lifetime of the client.
 123          */
 124         uint32_t front_bo_handle;
 125         uint32_t back_bo_handle;
 126         uint32_t unused_bo_handle;
 127         uint32_t depth_bo_handle;
 128
 129 } drm_i915_sarea_t;
 130
 131 /* due to userspace building against these headers we need some compat here */
 132 #define planeA_x pipeA_x
 133 #define planeA_y pipeA_y
 134 #define planeA_w pipeA_w
 135 #define planeA_h pipeA_h
 136 #define planeB_x pipeB_x
 137 #define planeB_y pipeB_y
 138 #define planeB_w pipeB_w
 139 #define planeB_h pipeB_h
 140
 141 /* Flags for perf_boxes
 142  */
 143 #define I915_BOX_RING_EMPTY    0x1
 144 #define I915_BOX_FLIP          0x2
 145 #define I915_BOX_WAIT          0x4
 146 #define I915_BOX_TEXTURE_LOAD  0x8
 147 #define I915_BOX_LOST_CONTEXT  0x10
 148
 149 /* I915 specific ioctls
 150  * The device specific ioctl range is 0x40 to 0x79.
 151  */
 152 #define DRM_I915_INIT           0x00
 153 #define DRM_I915_FLUSH          0x01
 154 #define DRM_I915_FLIP           0x02
 155 #define DRM_I915_BATCHBUFFER    0x03
 156 #define DRM_I915_IRQ_EMIT       0x04
 157 #define DRM_I915_IRQ_WAIT       0x05
 158 #define DRM_I915_GETPARAM       0x06
 159 #define DRM_I915_SETPARAM       0x07
 160 #define DRM_I915_ALLOC          0x08
 161 #define DRM_I915_FREE           0x09
 162 #define DRM_I915_INIT_HEAP      0x0a
 163 #define DRM_I915_CMDBUFFER      0x0b
 164 #define DRM_I915_DESTROY_HEAP   0x0c
 165 #define DRM_I915_SET_VBLANK_PIPE        0x0d
 166 #define DRM_I915_GET_VBLANK_PIPE        0x0e
 167 #define DRM_I915_VBLANK_SWAP    0x0f
 168 #define DRM_I915_HWS_ADDR       0x11
 169 #define DRM_I915_GEM_INIT       0x13
 170 #define DRM_I915_GEM_EXECBUFFER 0x14
 171 #define DRM_I915_GEM_PIN        0x15
 172 #define DRM_I915_GEM_UNPIN      0x16
 173 #define DRM_I915_GEM_BUSY       0x17
 174 #define DRM_I915_GEM_THROTTLE   0x18
 175 #define DRM_I915_GEM_ENTERVT    0x19
 176 #define DRM_I915_GEM_LEAVEVT    0x1a
 177 #define DRM_I915_GEM_CREATE     0x1b
 178 #define DRM_I915_GEM_PREAD      0x1c
 179 #define DRM_I915_GEM_PWRITE     0x1d
 180 #define DRM_I915_GEM_MMAP       0x1e
 181 #define DRM_I915_GEM_SET_DOMAIN 0x1f
 182 #define DRM_I915_GEM_SW_FINISH  0x20
 183 #define DRM_I915_GEM_SET_TILING 0x21
 184 #define DRM_I915_GEM_GET_TILING 0x22
 185 #define DRM_I915_GEM_GET_APERTURE 0x23
 186 #define DRM_I915_GEM_MMAP_GTT   0x24
 187
 188 #define DRM_IOCTL_I915_INIT             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT, drm_i915_init_t)
 189 #define DRM_IOCTL_I915_FLUSH            DRM_IO ( DRM_COMMAND_BASE + DRM_I915_FLUSH)
 190 #define DRM_IOCTL_I915_FLIP             DRM_IO ( DRM_COMMAND_BASE + DRM_I915_FLIP)
 191 #define DRM_IOCTL_I915_BATCHBUFFER      DRM_IOW( DRM_COMMAND_BASE + DRM_I915_BATCHBUFFER, drm_i915_batchbuffer_t)
 192 #define DRM_IOCTL_I915_IRQ_EMIT         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_IRQ_EMIT, drm_i915_irq_emit_t)
 193 #define DRM_IOCTL_I915_IRQ_WAIT         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_IRQ_WAIT, drm_i915_irq_wait_t)
 194 #define DRM_IOCTL_I915_GETPARAM         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GETPARAM, drm_i915_getparam_t)
 195 #define DRM_IOCTL_I915_SETPARAM         DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SETPARAM, drm_i915_setparam_t)
 196 #define DRM_IOCTL_I915_ALLOC            DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_ALLOC, drm_i915_mem_alloc_t)
 197 #define DRM_IOCTL_I915_FREE             DRM_IOW( DRM_COMMAND_BASE + DRM_I915_FREE, drm_i915_mem_free_t)
 198 #define DRM_IOCTL_I915_INIT_HEAP        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_INIT_HEAP, drm_i915_mem_init_heap_t)
 199 #define DRM_IOCTL_I915_CMDBUFFER        DRM_IOW( DRM_COMMAND_BASE + DRM_I915_CMDBUFFER, drm_i915_cmdbuffer_t)
 200 #define DRM_IOCTL_I915_DESTROY_HEAP     DRM_IOW( DRM_COMMAND_BASE + DRM_I915_DESTROY_HEAP, drm_i915_mem_destroy_heap_t)
 201 #define DRM_IOCTL_I915_SET_VBLANK_PIPE  DRM_IOW( DRM_COMMAND_BASE + DRM_I915_SET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 202 #define DRM_IOCTL_I915_GET_VBLANK_PIPE  DRM_IOR( DRM_COMMAND_BASE + DRM_I915_GET_VBLANK_PIPE, drm_i915_vblank_pipe_t)
 203 #define DRM_IOCTL_I915_VBLANK_SWAP      DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_VBLANK_SWAP, drm_i915_vblank_swap_t)
 204 #define DRM_IOCTL_I915_GEM_PIN          DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_PIN, struct drm_i915_gem_pin)
 205 #define DRM_IOCTL_I915_GEM_UNPIN        DRM_IOW(DRM_COMMAND_BASE + DRM_I915_GEM_UNPIN, struct drm_i915_gem_unpin)
 206 #define DRM_IOCTL_I915_GEM_BUSY         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_BUSY, struct drm_i915_gem_busy)
 207 #define DRM_IOCTL_I915_GEM_THROTTLE     DRM_IO ( DRM_COMMAND_BASE + DRM_I915_GEM_THROTTLE)
 208 #define DRM_IOCTL_I915_GEM_ENTERVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_ENTERVT)
 209 #define DRM_IOCTL_I915_GEM_LEAVEVT      DRM_IO(DRM_COMMAND_BASE + DRM_I915_GEM_LEAVEVT)
 210 #define DRM_IOCTL_I915_GEM_CREATE       DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_CREATE, struct drm_i915_gem_create)
 211 #define DRM_IOCTL_I915_GEM_PREAD        DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PREAD, struct drm_i915_gem_pread)
 212 #define DRM_IOCTL_I915_GEM_PWRITE       DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_PWRITE, struct drm_i915_gem_pwrite)
 213 #define DRM_IOCTL_I915_GEM_MMAP         DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP, struct drm_i915_gem_mmap)
 214 #define DRM_IOCTL_I915_GEM_MMAP_GTT     DRM_IOWR(DRM_COMMAND_BASE + DRM_I915_GEM_MMAP_GTT, struct drm_i915_gem_mmap_gtt)
 215 #define DRM_IOCTL_I915_GEM_SET_DOMAIN   DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SET_DOMAIN, struct drm_i915_gem_set_domain)
 216 #define DRM_IOCTL_I915_GEM_SW_FINISH    DRM_IOW (DRM_COMMAND_BASE + DRM_I915_GEM_SW_FINISH, struct drm_i915_gem_sw_finish)
 217 #define DRM_IOCTL_I915_GEM_SET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_SET_TILING, struct drm_i915_gem_set_tiling)
 218 #define DRM_IOCTL_I915_GEM_GET_TILING   DRM_IOWR (DRM_COMMAND_BASE + DRM_I915_GEM_GET_TILING, struct drm_i915_gem_get_tiling)
 219 #define DRM_IOCTL_I915_GEM_GET_APERTURE DRM_IOR  (DRM_COMMAND_BASE + DRM_I915_GEM_GET_APERTURE, struct drm_i915_gem_get_aperture)
 220
 221 /* Allow drivers to submit batchbuffers directly to hardware, relying
 222  * on the security mechanisms provided by hardware.
 223  */
 224 typedef struct drm_i915_batchbuffer {
 225         int start;              /* agp offset */
 226         int used;               /* nr bytes in use */
 227         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 228         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 229         int num_cliprects;      /* mulitpass with multiple cliprects? */
 230         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 231 } drm_i915_batchbuffer_t;
 232
 233 /* As above, but pass a pointer to userspace buffer which can be
 234  * validated by the kernel prior to sending to hardware.
 235  */
 236 typedef struct _drm_i915_cmdbuffer {
 237         char __user *buf;       /* pointer to userspace command buffer */
 238         int sz;                 /* nr bytes in buf */
 239         int DR1;                /* hw flags for GFX_OP_DRAWRECT_INFO */
 240         int DR4;                /* window origin for GFX_OP_DRAWRECT_INFO */
 241         int num_cliprects;      /* mulitpass with multiple cliprects? */
 242         struct drm_clip_rect __user *cliprects; /* pointer to userspace cliprects */
 243 } drm_i915_cmdbuffer_t;
 244
 245 /* Userspace can request & wait on irq's:
 246  */
 247 typedef struct drm_i915_irq_emit {
 248         int __user *irq_seq;
 249 } drm_i915_irq_emit_t;
 250
 251 typedef struct drm_i915_irq_wait {
 252         int irq_seq;
 253 } drm_i915_irq_wait_t;
 254
 255 /* Ioctl to query kernel params:
 256  */
 257 #define I915_PARAM_IRQ_ACTIVE            1
 258 #define I915_PARAM_ALLOW_BATCHBUFFER     2
 259 #define I915_PARAM_LAST_DISPATCH         3
 260 #define I915_PARAM_CHIPSET_ID            4
 261 #define I915_PARAM_HAS_GEM               5
 262
 263 typedef struct drm_i915_getparam {
 264         int param;
 265         int __user *value;
 266 } drm_i915_getparam_t;
 267
 268 /* Ioctl to set kernel params:
 269  */
 270 #define I915_SETPARAM_USE_MI_BATCHBUFFER_START            1
 271 #define I915_SETPARAM_TEX_LRU_LOG_GRANULARITY             2
 272 #define I915_SETPARAM_ALLOW_BATCHBUFFER                   3
 273
 274 typedef struct drm_i915_setparam {
 275         int param;
 276         int value;
 277 } drm_i915_setparam_t;
 278
 279 /* A memory manager for regions of shared memory:
 280  */
 281 #define I915_MEM_REGION_AGP 1
 282
 283 typedef struct drm_i915_mem_alloc {
 284         int region;
 285         int alignment;
 286         int size;
 287         int __user *region_offset;      /* offset from start of fb or agp */
 288 } drm_i915_mem_alloc_t;
 289
 290 typedef struct drm_i915_mem_free {
 291         int region;
 292         int region_offset;
 293 } drm_i915_mem_free_t;
 294
 295 typedef struct drm_i915_mem_init_heap {
 296         int region;
 297         int size;
 298         int start;
 299 } drm_i915_mem_init_heap_t;
 300
 301 /* Allow memory manager to be torn down and re-initialized (eg on
 302  * rotate):
 303  */
 304 typedef struct drm_i915_mem_destroy_heap {
 305         int region;
 306 } drm_i915_mem_destroy_heap_t;
 307
 308 /* Allow X server to configure which pipes to monitor for vblank signals
 309  */
 310 #define DRM_I915_VBLANK_PIPE_A  1
 311 #define DRM_I915_VBLANK_PIPE_B  2
 312
 313 typedef struct drm_i915_vblank_pipe {
 314         int pipe;
 315 } drm_i915_vblank_pipe_t;
 316
 317 /* Schedule buffer swap at given vertical blank:
 318  */
 319 typedef struct drm_i915_vblank_swap {
 320         drm_drawable_t drawable;
 321         enum drm_vblank_seq_type seqtype;
 322         unsigned int sequence;
 323 } drm_i915_vblank_swap_t;
 324
 325 typedef struct drm_i915_hws_addr {
 326         uint64_t addr;
 327 } drm_i915_hws_addr_t;
 328
 329 struct drm_i915_gem_init {
 330         /**
 331          * Beginning offset in the GTT to be managed by the DRM memory
 332          * manager.
 333          */
 334         uint64_t gtt_start;
 335         /**
 336          * Ending offset in the GTT to be managed by the DRM memory
 337          * manager.
 338          */
 339         uint64_t gtt_end;
 340 };
 341
 342 struct drm_i915_gem_create {
 343         /**
 344          * Requested size for the object.
 345          *
 346          * The (page-aligned) allocated size for the object will be returned.
 347          */
 348         uint64_t size;
 349         /**
 350          * Returned handle for the object.
 351          *
 352          * Object handles are nonzero.
 353          */
 354         uint32_t handle;
 355         uint32_t pad;
 356 };
 357
 358 struct drm_i915_gem_pread {
 359         /** Handle for the object being read. */
 360         uint32_t handle;
 361         uint32_t pad;
 362         /** Offset into the object to read from */
 363         uint64_t offset;
 364         /** Length of data to read */
 365         uint64_t size;
 366         /**
 367          * Pointer to write the data into.
 368          *
 369          * This is a fixed-size type for 32/64 compatibility.
 370          */
 371         uint64_t data_ptr;
 372 };
 373
 374 struct drm_i915_gem_pwrite {
 375         /** Handle for the object being written to. */
 376         uint32_t handle;
 377         uint32_t pad;
 378         /** Offset into the object to write to */
 379         uint64_t offset;
 380         /** Length of data to write */
 381         uint64_t size;
 382         /**
 383          * Pointer to read the data from.
 384          *
 385          * This is a fixed-size type for 32/64 compatibility.
 386          */
 387         uint64_t data_ptr;
 388 };
 389
 390 struct drm_i915_gem_mmap {
 391         /** Handle for the object being mapped. */
 392         uint32_t handle;
 393         uint32_t pad;
 394         /** Offset in the object to map. */
 395         uint64_t offset;
 396         /**
 397          * Length of data to map.
 398          *
 399          * The value will be page-aligned.
 400          */
 401         uint64_t size;
 402         /**
 403          * Returned pointer the data was mapped at.
 404          *
 405          * This is a fixed-size type for 32/64 compatibility.
 406          */
 407         uint64_t addr_ptr;
 408 };
 409
 410 struct drm_i915_gem_mmap_gtt {
 411         /** Handle for the object being mapped. */
 412         uint32_t handle;
 413         uint32_t pad;
 414         /**
 415          * Fake offset to use for subsequent mmap call
 416          *
 417          * This is a fixed-size type for 32/64 compatibility.
 418          */
 419         uint64_t offset;
 420 };
 421
 422 struct drm_i915_gem_set_domain {
 423         /** Handle for the object */
 424         uint32_t handle;
 425
 426         /** New read domains */
 427         uint32_t read_domains;
 428
 429         /** New write domain */
 430         uint32_t write_domain;
 431 };
 432
 433 struct drm_i915_gem_sw_finish {
 434         /** Handle for the object */
 435         uint32_t handle;
 436 };
 437
 438 struct drm_i915_gem_relocation_entry {
 439         /**
 440          * Handle of the buffer being pointed to by this relocation entry.
 441          *
 442          * It's appealing to make this be an index into the mm_validate_entry
 443          * list to refer to the buffer, but this allows the driver to create
 444          * a relocation list for state buffers and not re-write it per
 445          * exec using the buffer.
 446          */
 447         uint32_t target_handle;
 448
 449         /**
 450          * Value to be added to the offset of the target buffer to make up
 451          * the relocation entry.
 452          */
 453         uint32_t delta;
 454
 455         /** Offset in the buffer the relocation entry will be written into */
 456         uint64_t offset;
 457
 458         /**
 459          * Offset value of the target buffer that the relocation entry was last
 460          * written as.
 461          *
 462          * If the buffer has the same offset as last time, we can skip syncing
 463          * and writing the relocation.  This value is written back out by
 464          * the execbuffer ioctl when the relocation is written.
 465          */
 466         uint64_t presumed_offset;
 467
 468         /**
 469          * Target memory domains read by this operation.
 470          */
 471         uint32_t read_domains;
 472
 473         /**
 474          * Target memory domains written by this operation.
 475          *
 476          * Note that only one domain may be written by the whole
 477          * execbuffer operation, so that where there are conflicts,
 478          * the application will get -EINVAL back.
 479          */
 480         uint32_t write_domain;
 481 };
 482
 483 /** @{
 484  * Intel memory domains
 485  *
 486  * Most of these just align with the various caches in
 487  * the system and are used to flush and invalidate as
 488  * objects end up cached in different domains.
 489  */
 490 /** CPU cache */
 491 #define I915_GEM_DOMAIN_CPU             0x00000001
 492 /** Render cache, used by 2D and 3D drawing */
 493 #define I915_GEM_DOMAIN_RENDER          0x00000002
 494 /** Sampler cache, used by texture engine */
 495 #define I915_GEM_DOMAIN_SAMPLER         0x00000004
 496 /** Command queue, used to load batch buffers */
 497 #define I915_GEM_DOMAIN_COMMAND         0x00000008
 498 /** Instruction cache, used by shader programs */
 499 #define I915_GEM_DOMAIN_INSTRUCTION     0x00000010
 500 /** Vertex address cache */
 501 #define I915_GEM_DOMAIN_VERTEX          0x00000020
 502 /** GTT domain - aperture and scanout */
 503 #define I915_GEM_DOMAIN_GTT             0x00000040
 504 /** @} */
 505
 506 struct drm_i915_gem_exec_object {
 507         /**
 508          * User's handle for a buffer to be bound into the GTT for this
 509          * operation.
 510          */
 511         uint32_t handle;
 512
 513         /** Number of relocations to be performed on this buffer */
 514         uint32_t relocation_count;
 515         /**
 516          * Pointer to array of struct drm_i915_gem_relocation_entry containing
 517          * the relocations to be performed in this buffer.
 518          */
 519         uint64_t relocs_ptr;
 520
 521         /** Required alignment in graphics aperture */
 522         uint64_t alignment;
 523
 524         /**
 525          * Returned value of the updated offset of the object, for future
 526          * presumed_offset writes.
 527          */
 528         uint64_t offset;
 529 };
 530
 531 struct drm_i915_gem_execbuffer {
 532         /**
 533          * List of buffers to be validated with their relocations to be
 534          * performend on them.
 535          *
 536          * This is a pointer to an array of struct drm_i915_gem_validate_entry.
 537          *
 538          * These buffers must be listed in an order such that all relocations
 539          * a buffer is performing refer to buffers that have already appeared
 540          * in the validate list.
 541          */
 542         uint64_t buffers_ptr;
 543         uint32_t buffer_count;
 544
 545         /** Offset in the batchbuffer to start execution from. */
 546         uint32_t batch_start_offset;
 547         /** Bytes used in batchbuffer from batch_start_offset */
 548         uint32_t batch_len;
 549         uint32_t DR1;
 550         uint32_t DR4;
 551         uint32_t num_cliprects;
 552         /** This is a struct drm_clip_rect *cliprects */
 553         uint64_t cliprects_ptr;
 554 };
 555
 556 struct drm_i915_gem_pin {
 557         /** Handle of the buffer to be pinned. */
 558         uint32_t handle;
 559         uint32_t pad;
 560
 561         /** alignment required within the aperture */
 562         uint64_t alignment;
 563
 564         /** Returned GTT offset of the buffer. */
 565         uint64_t offset;
 566 };
 567
 568 struct drm_i915_gem_unpin {
 569         /** Handle of the buffer to be unpinned. */
 570         uint32_t handle;
 571         uint32_t pad;
 572 };
 573
 574 struct drm_i915_gem_busy {
 575         /** Handle of the buffer to check for busy */
 576         uint32_t handle;
 577
 578         /** Return busy status (1 if busy, 0 if idle) */
 579         uint32_t busy;
 580 };
 581
 582 #define I915_TILING_NONE        0
 583 #define I915_TILING_X           1
 584 #define I915_TILING_Y           2
 585
 586 #define I915_BIT_6_SWIZZLE_NONE         0
 587 #define I915_BIT_6_SWIZZLE_9            1
 588 #define I915_BIT_6_SWIZZLE_9_10         2
 589 #define I915_BIT_6_SWIZZLE_9_11         3
 590 #define I915_BIT_6_SWIZZLE_9_10_11      4
 591 /* Not seen by userland */
 592 #define I915_BIT_6_SWIZZLE_UNKNOWN      5
 593
 594 struct drm_i915_gem_set_tiling {
 595         /** Handle of the buffer to have its tiling state updated */
 596         uint32_t handle;
 597
 598         /**
 599          * Tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
 600          * I915_TILING_Y).
 601          *
 602          * This value is to be set on request, and will be updated by the
 603          * kernel on successful return with the actual chosen tiling layout.
 604          *
 605          * The tiling mode may be demoted to I915_TILING_NONE when the system
 606          * has bit 6 swizzling that can't be managed correctly by GEM.
 607          *
 608          * Buffer contents become undefined when changing tiling_mode.
 609          */
 610         uint32_t tiling_mode;
 611
 612         /**
 613          * Stride in bytes for the object when in I915_TILING_X or
 614          * I915_TILING_Y.
 615          */
 616         uint32_t stride;
 617
 618         /**
 619          * Returned address bit 6 swizzling required for CPU access through
 620          * mmap mapping.
 621          */
 622         uint32_t swizzle_mode;
 623 };
 624
 625 struct drm_i915_gem_get_tiling {
 626         /** Handle of the buffer to get tiling state for. */
 627         uint32_t handle;
 628
 629         /**
 630          * Current tiling mode for the object (I915_TILING_NONE, I915_TILING_X,
 631          * I915_TILING_Y).
 632          */
 633         uint32_t tiling_mode;
 634
 635         /**
 636          * Returned address bit 6 swizzling required for CPU access through
 637          * mmap mapping.
 638          */
 639         uint32_t swizzle_mode;
 640 };
 641
 642 struct drm_i915_gem_get_aperture {
 643         /** Total size of the aperture used by i915_gem_execbuffer, in bytes */
 644         uint64_t aper_size;
 645
 646         /**
 647          * Available space in the aperture used by i915_gem_execbuffer, in
 648          * bytes
 649          */
 650         uint64_t aper_available_size;
 651 };
 652
 653 #endif                          /* _I915_DRM_H_ */