include/asm-x86/amd_iommu_types.h

   1 /*
   2  * Copyright (C) 2007-2008 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <joerg.roedel@amd.com>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #ifndef __AMD_IOMMU_TYPES_H__
  21 #define __AMD_IOMMU_TYPES_H__
  22
  23 #include <linux/types.h>
  24 #include <linux/list.h>
  25 #include <linux/spinlock.h>
  26
  27 /*
  28  * some size calculation constants
  29  */
  30 #define DEV_TABLE_ENTRY_SIZE            32
  31 #define ALIAS_TABLE_ENTRY_SIZE          2
  32 #define RLOOKUP_TABLE_ENTRY_SIZE        (sizeof(void *))
  33
  34 /* Length of the MMIO region for the AMD IOMMU */
  35 #define MMIO_REGION_LENGTH       0x4000
  36
  37 /* Capability offsets used by the driver */
  38 #define MMIO_CAP_HDR_OFFSET     0x00
  39 #define MMIO_RANGE_OFFSET       0x0c
  40 #define MMIO_MISC_OFFSET        0x10
  41
  42 /* Masks, shifts and macros to parse the device range capability */
  43 #define MMIO_RANGE_LD_MASK      0xff000000
  44 #define MMIO_RANGE_FD_MASK      0x00ff0000
  45 #define MMIO_RANGE_BUS_MASK     0x0000ff00
  46 #define MMIO_RANGE_LD_SHIFT     24
  47 #define MMIO_RANGE_FD_SHIFT     16
  48 #define MMIO_RANGE_BUS_SHIFT    8
  49 #define MMIO_GET_LD(x)  (((x) & MMIO_RANGE_LD_MASK) >> MMIO_RANGE_LD_SHIFT)
  50 #define MMIO_GET_FD(x)  (((x) & MMIO_RANGE_FD_MASK) >> MMIO_RANGE_FD_SHIFT)
  51 #define MMIO_GET_BUS(x) (((x) & MMIO_RANGE_BUS_MASK) >> MMIO_RANGE_BUS_SHIFT)
  52 #define MMIO_MSI_NUM(x) ((x) & 0x1f)
  53
  54 /* Flag masks for the AMD IOMMU exclusion range */
  55 #define MMIO_EXCL_ENABLE_MASK 0x01ULL
  56 #define MMIO_EXCL_ALLOW_MASK  0x02ULL
  57
  58 /* Used offsets into the MMIO space */
  59 #define MMIO_DEV_TABLE_OFFSET   0x0000
  60 #define MMIO_CMD_BUF_OFFSET     0x0008
  61 #define MMIO_EVT_BUF_OFFSET     0x0010
  62 #define MMIO_CONTROL_OFFSET     0x0018
  63 #define MMIO_EXCL_BASE_OFFSET   0x0020
  64 #define MMIO_EXCL_LIMIT_OFFSET  0x0028
  65 #define MMIO_CMD_HEAD_OFFSET    0x2000
  66 #define MMIO_CMD_TAIL_OFFSET    0x2008
  67 #define MMIO_EVT_HEAD_OFFSET    0x2010
  68 #define MMIO_EVT_TAIL_OFFSET    0x2018
  69 #define MMIO_STATUS_OFFSET      0x2020
  70
  71 /* MMIO status bits */
  72 #define MMIO_STATUS_COM_WAIT_INT_MASK   0x04
  73
  74 /* event logging constants */
  75 #define EVENT_ENTRY_SIZE        0x10
  76 #define EVENT_TYPE_SHIFT        28
  77 #define EVENT_TYPE_MASK         0xf
  78 #define EVENT_TYPE_ILL_DEV      0x1
  79 #define EVENT_TYPE_IO_FAULT     0x2
  80 #define EVENT_TYPE_DEV_TAB_ERR  0x3
  81 #define EVENT_TYPE_PAGE_TAB_ERR 0x4
  82 #define EVENT_TYPE_ILL_CMD      0x5
  83 #define EVENT_TYPE_CMD_HARD_ERR 0x6
  84 #define EVENT_TYPE_IOTLB_INV_TO 0x7
  85 #define EVENT_TYPE_INV_DEV_REQ  0x8
  86 #define EVENT_DEVID_MASK        0xffff
  87 #define EVENT_DEVID_SHIFT       0
  88 #define EVENT_DOMID_MASK        0xffff
  89 #define EVENT_DOMID_SHIFT       0
  90 #define EVENT_FLAGS_MASK        0xfff
  91 #define EVENT_FLAGS_SHIFT       0x10
  92
  93 /* feature control bits */
  94 #define CONTROL_IOMMU_EN        0x00ULL
  95 #define CONTROL_HT_TUN_EN       0x01ULL
  96 #define CONTROL_EVT_LOG_EN      0x02ULL
  97 #define CONTROL_EVT_INT_EN      0x03ULL
  98 #define CONTROL_COMWAIT_EN      0x04ULL
  99 #define CONTROL_PASSPW_EN       0x08ULL
 100 #define CONTROL_RESPASSPW_EN    0x09ULL
 101 #define CONTROL_COHERENT_EN     0x0aULL
 102 #define CONTROL_ISOC_EN         0x0bULL
 103 #define CONTROL_CMDBUF_EN       0x0cULL
 104 #define CONTROL_PPFLOG_EN       0x0dULL
 105 #define CONTROL_PPFINT_EN       0x0eULL
 106
 107 /* command specific defines */
 108 #define CMD_COMPL_WAIT          0x01
 109 #define CMD_INV_DEV_ENTRY       0x02
 110 #define CMD_INV_IOMMU_PAGES     0x03
 111
 112 #define CMD_COMPL_WAIT_STORE_MASK       0x01
 113 #define CMD_COMPL_WAIT_INT_MASK         0x02
 114 #define CMD_INV_IOMMU_PAGES_SIZE_MASK   0x01
 115 #define CMD_INV_IOMMU_PAGES_PDE_MASK    0x02
 116
 117 #define CMD_INV_IOMMU_ALL_PAGES_ADDRESS 0x7fffffffffffffffULL
 118
 119 /* macros and definitions for device table entries */
 120 #define DEV_ENTRY_VALID         0x00
 121 #define DEV_ENTRY_TRANSLATION   0x01
 122 #define DEV_ENTRY_IR            0x3d
 123 #define DEV_ENTRY_IW            0x3e
 124 #define DEV_ENTRY_NO_PAGE_FAULT 0x62
 125 #define DEV_ENTRY_EX            0x67
 126 #define DEV_ENTRY_SYSMGT1       0x68
 127 #define DEV_ENTRY_SYSMGT2       0x69
 128 #define DEV_ENTRY_INIT_PASS     0xb8
 129 #define DEV_ENTRY_EINT_PASS     0xb9
 130 #define DEV_ENTRY_NMI_PASS      0xba
 131 #define DEV_ENTRY_LINT0_PASS    0xbe
 132 #define DEV_ENTRY_LINT1_PASS    0xbf
 133
 134 /* constants to configure the command buffer */
 135 #define CMD_BUFFER_SIZE    8192
 136 #define CMD_BUFFER_ENTRIES 512
 137 #define MMIO_CMD_SIZE_SHIFT 56
 138 #define MMIO_CMD_SIZE_512 (0x9ULL << MMIO_CMD_SIZE_SHIFT)
 139
 140 /* constants for event buffer handling */
 141 #define EVT_BUFFER_SIZE         8192 /* 512 entries */
 142 #define EVT_LEN_MASK            (0x9ULL << 56)
 143
 144 #define PAGE_MODE_1_LEVEL 0x01
 145 #define PAGE_MODE_2_LEVEL 0x02
 146 #define PAGE_MODE_3_LEVEL 0x03
 147
 148 #define IOMMU_PDE_NL_0   0x000ULL
 149 #define IOMMU_PDE_NL_1   0x200ULL
 150 #define IOMMU_PDE_NL_2   0x400ULL
 151 #define IOMMU_PDE_NL_3   0x600ULL
 152
 153 #define IOMMU_PTE_L2_INDEX(address) (((address) >> 30) & 0x1ffULL)
 154 #define IOMMU_PTE_L1_INDEX(address) (((address) >> 21) & 0x1ffULL)
 155 #define IOMMU_PTE_L0_INDEX(address) (((address) >> 12) & 0x1ffULL)
 156
 157 #define IOMMU_MAP_SIZE_L1 (1ULL << 21)
 158 #define IOMMU_MAP_SIZE_L2 (1ULL << 30)
 159 #define IOMMU_MAP_SIZE_L3 (1ULL << 39)
 160
 161 #define IOMMU_PTE_P  (1ULL << 0)
 162 #define IOMMU_PTE_U  (1ULL << 59)
 163 #define IOMMU_PTE_FC (1ULL << 60)
 164 #define IOMMU_PTE_IR (1ULL << 61)
 165 #define IOMMU_PTE_IW (1ULL << 62)
 166
 167 #define IOMMU_L1_PDE(address) \
 168         ((address) | IOMMU_PDE_NL_1 | IOMMU_PTE_P | IOMMU_PTE_IR | IOMMU_PTE_IW)
 169 #define IOMMU_L2_PDE(address) \
 170         ((address) | IOMMU_PDE_NL_2 | IOMMU_PTE_P | IOMMU_PTE_IR | IOMMU_PTE_IW)
 171
 172 #define IOMMU_PAGE_MASK (((1ULL << 52) - 1) & ~0xfffULL)
 173 #define IOMMU_PTE_PRESENT(pte) ((pte) & IOMMU_PTE_P)
 174 #define IOMMU_PTE_PAGE(pte) (phys_to_virt((pte) & IOMMU_PAGE_MASK))
 175 #define IOMMU_PTE_MODE(pte) (((pte) >> 9) & 0x07)
 176
 177 #define IOMMU_PROT_MASK 0x03
 178 #define IOMMU_PROT_IR 0x01
 179 #define IOMMU_PROT_IW 0x02
 180
 181 /* IOMMU capabilities */
 182 #define IOMMU_CAP_IOTLB   24
 183 #define IOMMU_CAP_NPCACHE 26
 184
 185 #define MAX_DOMAIN_ID 65536
 186
 187 /* FIXME: move this macro to <linux/pci.h> */
 188 #define PCI_BUS(x) (((x) >> 8) & 0xff)
 189
 190 /*
 191  * This structure contains generic data for  IOMMU protection domains
 192  * independent of their use.
 193  */
 194 struct protection_domain {
 195         spinlock_t lock; /* mostly used to lock the page table*/
 196         u16 id;          /* the domain id written to the device table */
 197         int mode;        /* paging mode (0-6 levels) */
 198         u64 *pt_root;    /* page table root pointer */
 199         void *priv;      /* private data */
 200 };
 201
 202 /*
 203  * Data container for a dma_ops specific protection domain
 204  */
 205 struct dma_ops_domain {
 206         struct list_head list;
 207
 208         /* generic protection domain information */
 209         struct protection_domain domain;
 210
 211         /* size of the aperture for the mappings */
 212         unsigned long aperture_size;
 213
 214         /* address we start to search for free addresses */
 215         unsigned long next_bit;
 216
 217         /* address allocation bitmap */
 218         unsigned long *bitmap;
 219
 220         /*
 221          * Array of PTE pages for the aperture. In this array we save all the
 222          * leaf pages of the domain page table used for the aperture. This way
 223          * we don't need to walk the page table to find a specific PTE. We can
 224          * just calculate its address in constant time.
 225          */
 226         u64 **pte_pages;
 227
 228         /* This will be set to true when TLB needs to be flushed */
 229         bool need_flush;
 230 };
 231
 232 /*
 233  * Structure where we save information about one hardware AMD IOMMU in the
 234  * system.
 235  */
 236 struct amd_iommu {
 237         struct list_head list;
 238
 239         /* locks the accesses to the hardware */
 240         spinlock_t lock;
 241
 242         /* Pointer to PCI device of this IOMMU */
 243         struct pci_dev *dev;
 244
 245         /*
 246          * Capability pointer. There could be more than one IOMMU per PCI
 247          * device function if there are more than one AMD IOMMU capability
 248          * pointers.
 249          */
 250         u16 cap_ptr;
 251
 252         /* physical address of MMIO space */
 253         u64 mmio_phys;
 254         /* virtual address of MMIO space */
 255         u8 *mmio_base;
 256
 257         /* capabilities of that IOMMU read from ACPI */
 258         u32 cap;
 259
 260         /* pci domain of this IOMMU */
 261         u16 pci_seg;
 262
 263         /* first device this IOMMU handles. read from PCI */
 264         u16 first_device;
 265         /* last device this IOMMU handles. read from PCI */
 266         u16 last_device;
 267
 268         /* start of exclusion range of that IOMMU */
 269         u64 exclusion_start;
 270         /* length of exclusion range of that IOMMU */
 271         u64 exclusion_length;
 272
 273         /* command buffer virtual address */
 274         u8 *cmd_buf;
 275         /* size of command buffer */
 276         u32 cmd_buf_size;
 277
 278         /* event buffer virtual address */
 279         u8 *evt_buf;
 280         /* size of event buffer */
 281         u32 evt_buf_size;
 282         /* MSI number for event interrupt */
 283         u16 evt_msi_num;
 284
 285         /* if one, we need to send a completion wait command */
 286         int need_sync;
 287
 288         /* true if interrupts for this IOMMU are already enabled */
 289         bool int_enabled;
 290
 291         /* default dma_ops domain for that IOMMU */
 292         struct dma_ops_domain *default_dom;
 293 };
 294
 295 /*
 296  * List with all IOMMUs in the system. This list is not locked because it is
 297  * only written and read at driver initialization or suspend time
 298  */
 299 extern struct list_head amd_iommu_list;
 300
 301 /*
 302  * Structure defining one entry in the device table
 303  */
 304 struct dev_table_entry {
 305         u32 data[8];
 306 };
 307
 308 /*
 309  * One entry for unity mappings parsed out of the ACPI table.
 310  */
 311 struct unity_map_entry {
 312         struct list_head list;
 313
 314         /* starting device id this entry is used for (including) */
 315         u16 devid_start;
 316         /* end device id this entry is used for (including) */
 317         u16 devid_end;
 318
 319         /* start address to unity map (including) */
 320         u64 address_start;
 321         /* end address to unity map (including) */
 322         u64 address_end;
 323
 324         /* required protection */
 325         int prot;
 326 };
 327
 328 /*
 329  * List of all unity mappings. It is not locked because as runtime it is only
 330  * read. It is created at ACPI table parsing time.
 331  */
 332 extern struct list_head amd_iommu_unity_map;
 333
 334 /*
 335  * Data structures for device handling
 336  */
 337
 338 /*
 339  * Device table used by hardware. Read and write accesses by software are
 340  * locked with the amd_iommu_pd_table lock.
 341  */
 342 extern struct dev_table_entry *amd_iommu_dev_table;
 343
 344 /*
 345  * Alias table to find requestor ids to device ids. Not locked because only
 346  * read on runtime.
 347  */
 348 extern u16 *amd_iommu_alias_table;
 349
 350 /*
 351  * Reverse lookup table to find the IOMMU which translates a specific device.
 352  */
 353 extern struct amd_iommu **amd_iommu_rlookup_table;
 354
 355 /* size of the dma_ops aperture as power of 2 */
 356 extern unsigned amd_iommu_aperture_order;
 357
 358 /* largest PCI device id we expect translation requests for */
 359 extern u16 amd_iommu_last_bdf;
 360
 361 /* data structures for protection domain handling */
 362 extern struct protection_domain **amd_iommu_pd_table;
 363
 364 /* allocation bitmap for domain ids */
 365 extern unsigned long *amd_iommu_pd_alloc_bitmap;
 366
 367 /* will be 1 if device isolation is enabled */
 368 extern int amd_iommu_isolate;
 369
 370 /* takes a PCI device id and prints it out in a readable form */
 371 static inline void print_devid(u16 devid, int nl)
 372 {
 373         int bus = devid >> 8;
 374         int dev = devid >> 3 & 0x1f;
 375         int fn  = devid & 0x07;
 376
 377         printk("%02x:%02x.%x", bus, dev, fn);
 378         if (nl)
 379                 printk("\n");
 380 }
 381
 382 /* takes bus and device/function and returns the device id
 383  * FIXME: should that be in generic PCI code? */
 384 static inline u16 calc_devid(u8 bus, u8 devfn)
 385 {
 386         return (((u16)bus) << 8) | devfn;
 387 }
 388
 389 #endif