include/asm-x86/amd_iommu_types.h

   1 /*
   2  * Copyright (C) 2007-2008 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <joerg.roedel@amd.com>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #ifndef __AMD_IOMMU_TYPES_H__
  21 #define __AMD_IOMMU_TYPES_H__
  22
  23 #include <linux/types.h>
  24 #include <linux/list.h>
  25 #include <linux/spinlock.h>
  26
  27 /*
  28  * some size calculation constants
  29  */
  30 #define DEV_TABLE_ENTRY_SIZE            32
  31 #define ALIAS_TABLE_ENTRY_SIZE          2
  32 #define RLOOKUP_TABLE_ENTRY_SIZE        (sizeof(void *))
  33
  34 /* helper macros */
  35 #define LOW_U32(x) ((x) & ((1ULL << 32)-1))
  36
  37 /* Length of the MMIO region for the AMD IOMMU */
  38 #define MMIO_REGION_LENGTH       0x4000
  39
  40 /* Capability offsets used by the driver */
  41 #define MMIO_CAP_HDR_OFFSET     0x00
  42 #define MMIO_RANGE_OFFSET       0x0c
  43
  44 /* Masks, shifts and macros to parse the device range capability */
  45 #define MMIO_RANGE_LD_MASK      0xff000000
  46 #define MMIO_RANGE_FD_MASK      0x00ff0000
  47 #define MMIO_RANGE_BUS_MASK     0x0000ff00
  48 #define MMIO_RANGE_LD_SHIFT     24
  49 #define MMIO_RANGE_FD_SHIFT     16
  50 #define MMIO_RANGE_BUS_SHIFT    8
  51 #define MMIO_GET_LD(x)  (((x) & MMIO_RANGE_LD_MASK) >> MMIO_RANGE_LD_SHIFT)
  52 #define MMIO_GET_FD(x)  (((x) & MMIO_RANGE_FD_MASK) >> MMIO_RANGE_FD_SHIFT)
  53 #define MMIO_GET_BUS(x) (((x) & MMIO_RANGE_BUS_MASK) >> MMIO_RANGE_BUS_SHIFT)
  54
  55 /* Flag masks for the AMD IOMMU exclusion range */
  56 #define MMIO_EXCL_ENABLE_MASK 0x01ULL
  57 #define MMIO_EXCL_ALLOW_MASK  0x02ULL
  58
  59 /* Used offsets into the MMIO space */
  60 #define MMIO_DEV_TABLE_OFFSET   0x0000
  61 #define MMIO_CMD_BUF_OFFSET     0x0008
  62 #define MMIO_EVT_BUF_OFFSET     0x0010
  63 #define MMIO_CONTROL_OFFSET     0x0018
  64 #define MMIO_EXCL_BASE_OFFSET   0x0020
  65 #define MMIO_EXCL_LIMIT_OFFSET  0x0028
  66 #define MMIO_CMD_HEAD_OFFSET    0x2000
  67 #define MMIO_CMD_TAIL_OFFSET    0x2008
  68 #define MMIO_EVT_HEAD_OFFSET    0x2010
  69 #define MMIO_EVT_TAIL_OFFSET    0x2018
  70 #define MMIO_STATUS_OFFSET      0x2020
  71
  72 /* MMIO status bits */
  73 #define MMIO_STATUS_COM_WAIT_INT_MASK   0x04
  74
  75 /* feature control bits */
  76 #define CONTROL_IOMMU_EN        0x00ULL
  77 #define CONTROL_HT_TUN_EN       0x01ULL
  78 #define CONTROL_EVT_LOG_EN      0x02ULL
  79 #define CONTROL_EVT_INT_EN      0x03ULL
  80 #define CONTROL_COMWAIT_EN      0x04ULL
  81 #define CONTROL_PASSPW_EN       0x08ULL
  82 #define CONTROL_RESPASSPW_EN    0x09ULL
  83 #define CONTROL_COHERENT_EN     0x0aULL
  84 #define CONTROL_ISOC_EN         0x0bULL
  85 #define CONTROL_CMDBUF_EN       0x0cULL
  86 #define CONTROL_PPFLOG_EN       0x0dULL
  87 #define CONTROL_PPFINT_EN       0x0eULL
  88
  89 /* command specific defines */
  90 #define CMD_COMPL_WAIT          0x01
  91 #define CMD_INV_DEV_ENTRY       0x02
  92 #define CMD_INV_IOMMU_PAGES     0x03
  93
  94 #define CMD_COMPL_WAIT_STORE_MASK       0x01
  95 #define CMD_COMPL_WAIT_INT_MASK         0x02
  96 #define CMD_INV_IOMMU_PAGES_SIZE_MASK   0x01
  97 #define CMD_INV_IOMMU_PAGES_PDE_MASK    0x02
  98
  99 #define CMD_INV_IOMMU_ALL_PAGES_ADDRESS 0x7fffffffffffffffULL
 100
 101 /* macros and definitions for device table entries */
 102 #define DEV_ENTRY_VALID         0x00
 103 #define DEV_ENTRY_TRANSLATION   0x01
 104 #define DEV_ENTRY_IR            0x3d
 105 #define DEV_ENTRY_IW            0x3e
 106 #define DEV_ENTRY_EX            0x67
 107 #define DEV_ENTRY_SYSMGT1       0x68
 108 #define DEV_ENTRY_SYSMGT2       0x69
 109 #define DEV_ENTRY_INIT_PASS     0xb8
 110 #define DEV_ENTRY_EINT_PASS     0xb9
 111 #define DEV_ENTRY_NMI_PASS      0xba
 112 #define DEV_ENTRY_LINT0_PASS    0xbe
 113 #define DEV_ENTRY_LINT1_PASS    0xbf
 114
 115 /* constants to configure the command buffer */
 116 #define CMD_BUFFER_SIZE    8192
 117 #define CMD_BUFFER_ENTRIES 512
 118 #define MMIO_CMD_SIZE_SHIFT 56
 119 #define MMIO_CMD_SIZE_512 (0x9ULL << MMIO_CMD_SIZE_SHIFT)
 120
 121 #define PAGE_MODE_1_LEVEL 0x01
 122 #define PAGE_MODE_2_LEVEL 0x02
 123 #define PAGE_MODE_3_LEVEL 0x03
 124
 125 #define IOMMU_PDE_NL_0   0x000ULL
 126 #define IOMMU_PDE_NL_1   0x200ULL
 127 #define IOMMU_PDE_NL_2   0x400ULL
 128 #define IOMMU_PDE_NL_3   0x600ULL
 129
 130 #define IOMMU_PTE_L2_INDEX(address) (((address) >> 30) & 0x1ffULL)
 131 #define IOMMU_PTE_L1_INDEX(address) (((address) >> 21) & 0x1ffULL)
 132 #define IOMMU_PTE_L0_INDEX(address) (((address) >> 12) & 0x1ffULL)
 133
 134 #define IOMMU_MAP_SIZE_L1 (1ULL << 21)
 135 #define IOMMU_MAP_SIZE_L2 (1ULL << 30)
 136 #define IOMMU_MAP_SIZE_L3 (1ULL << 39)
 137
 138 #define IOMMU_PTE_P  (1ULL << 0)
 139 #define IOMMU_PTE_U  (1ULL << 59)
 140 #define IOMMU_PTE_FC (1ULL << 60)
 141 #define IOMMU_PTE_IR (1ULL << 61)
 142 #define IOMMU_PTE_IW (1ULL << 62)
 143
 144 #define IOMMU_L1_PDE(address) \
 145         ((address) | IOMMU_PDE_NL_1 | IOMMU_PTE_P | IOMMU_PTE_IR | IOMMU_PTE_IW)
 146 #define IOMMU_L2_PDE(address) \
 147         ((address) | IOMMU_PDE_NL_2 | IOMMU_PTE_P | IOMMU_PTE_IR | IOMMU_PTE_IW)
 148
 149 #define IOMMU_PAGE_MASK (((1ULL << 52) - 1) & ~0xfffULL)
 150 #define IOMMU_PTE_PRESENT(pte) ((pte) & IOMMU_PTE_P)
 151 #define IOMMU_PTE_PAGE(pte) (phys_to_virt((pte) & IOMMU_PAGE_MASK))
 152 #define IOMMU_PTE_MODE(pte) (((pte) >> 9) & 0x07)
 153
 154 #define IOMMU_PROT_MASK 0x03
 155 #define IOMMU_PROT_IR 0x01
 156 #define IOMMU_PROT_IW 0x02
 157
 158 /* IOMMU capabilities */
 159 #define IOMMU_CAP_IOTLB   24
 160 #define IOMMU_CAP_NPCACHE 26
 161
 162 #define MAX_DOMAIN_ID 65536
 163
 164 /*
 165  * This structure contains generic data for  IOMMU protection domains
 166  * independent of their use.
 167  */
 168 struct protection_domain {
 169         spinlock_t lock; /* mostly used to lock the page table*/
 170         u16 id;          /* the domain id written to the device table */
 171         int mode;        /* paging mode (0-6 levels) */
 172         u64 *pt_root;    /* page table root pointer */
 173         void *priv;      /* private data */
 174 };
 175
 176 /*
 177  * Data container for a dma_ops specific protection domain
 178  */
 179 struct dma_ops_domain {
 180         struct list_head list;
 181
 182         /* generic protection domain information */
 183         struct protection_domain domain;
 184
 185         /* size of the aperture for the mappings */
 186         unsigned long aperture_size;
 187
 188         /* address we start to search for free addresses */
 189         unsigned long next_bit;
 190
 191         /* address allocation bitmap */
 192         unsigned long *bitmap;
 193
 194         /*
 195          * Array of PTE pages for the aperture. In this array we save all the
 196          * leaf pages of the domain page table used for the aperture. This way
 197          * we don't need to walk the page table to find a specific PTE. We can
 198          * just calculate its address in constant time.
 199          */
 200         u64 **pte_pages;
 201 };
 202
 203 /*
 204  * Structure where we save information about one hardware AMD IOMMU in the
 205  * system.
 206  */
 207 struct amd_iommu {
 208         struct list_head list;
 209
 210         /* locks the accesses to the hardware */
 211         spinlock_t lock;
 212
 213         /* device id of this IOMMU */
 214         u16 devid;
 215         /*
 216          * Capability pointer. There could be more than one IOMMU per PCI
 217          * device function if there are more than one AMD IOMMU capability
 218          * pointers.
 219          */
 220         u16 cap_ptr;
 221
 222         /* physical address of MMIO space */
 223         u64 mmio_phys;
 224         /* virtual address of MMIO space */
 225         u8 *mmio_base;
 226
 227         /* capabilities of that IOMMU read from ACPI */
 228         u32 cap;
 229
 230         /* first device this IOMMU handles. read from PCI */
 231         u16 first_device;
 232         /* last device this IOMMU handles. read from PCI */
 233         u16 last_device;
 234
 235         /* start of exclusion range of that IOMMU */
 236         u64 exclusion_start;
 237         /* length of exclusion range of that IOMMU */
 238         u64 exclusion_length;
 239
 240         /* command buffer virtual address */
 241         u8 *cmd_buf;
 242         /* size of command buffer */
 243         u32 cmd_buf_size;
 244
 245         /* if one, we need to send a completion wait command */
 246         int need_sync;
 247
 248         /* default dma_ops domain for that IOMMU */
 249         struct dma_ops_domain *default_dom;
 250 };
 251
 252 /*
 253  * List with all IOMMUs in the system. This list is not locked because it is
 254  * only written and read at driver initialization or suspend time
 255  */
 256 extern struct list_head amd_iommu_list;
 257
 258 /*
 259  * Structure defining one entry in the device table
 260  */
 261 struct dev_table_entry {
 262         u32 data[8];
 263 };
 264
 265 /*
 266  * One entry for unity mappings parsed out of the ACPI table.
 267  */
 268 struct unity_map_entry {
 269         struct list_head list;
 270
 271         /* starting device id this entry is used for (including) */
 272         u16 devid_start;
 273         /* end device id this entry is used for (including) */
 274         u16 devid_end;
 275
 276         /* start address to unity map (including) */
 277         u64 address_start;
 278         /* end address to unity map (including) */
 279         u64 address_end;
 280
 281         /* required protection */
 282         int prot;
 283 };
 284
 285 /*
 286  * List of all unity mappings. It is not locked because as runtime it is only
 287  * read. It is created at ACPI table parsing time.
 288  */
 289 extern struct list_head amd_iommu_unity_map;
 290
 291 /*
 292  * Data structures for device handling
 293  */
 294
 295 /*
 296  * Device table used by hardware. Read and write accesses by software are
 297  * locked with the amd_iommu_pd_table lock.
 298  */
 299 extern struct dev_table_entry *amd_iommu_dev_table;
 300
 301 /*
 302  * Alias table to find requestor ids to device ids. Not locked because only
 303  * read on runtime.
 304  */
 305 extern u16 *amd_iommu_alias_table;
 306
 307 /*
 308  * Reverse lookup table to find the IOMMU which translates a specific device.
 309  */
 310 extern struct amd_iommu **amd_iommu_rlookup_table;
 311
 312 /* size of the dma_ops aperture as power of 2 */
 313 extern unsigned amd_iommu_aperture_order;
 314
 315 /* largest PCI device id we expect translation requests for */
 316 extern u16 amd_iommu_last_bdf;
 317
 318 /* data structures for protection domain handling */
 319 extern struct protection_domain **amd_iommu_pd_table;
 320
 321 /* allocation bitmap for domain ids */
 322 extern unsigned long *amd_iommu_pd_alloc_bitmap;
 323
 324 /* will be 1 if device isolation is enabled */
 325 extern int amd_iommu_isolate;
 326
 327 /* takes a PCI device id and prints it out in a readable form */
 328 static inline void print_devid(u16 devid, int nl)
 329 {
 330         int bus = devid >> 8;
 331         int dev = devid >> 3 & 0x1f;
 332         int fn  = devid & 0x07;
 333
 334         printk("%02x:%02x.%x", bus, dev, fn);
 335         if (nl)
 336                 printk("\n");
 337 }
 338
 339 /* takes bus and device/function and returns the device id
 340  * FIXME: should that be in generic PCI code? */
 341 static inline u16 calc_devid(u8 bus, u8 devfn)
 342 {
 343         return (((u16)bus) << 8) | devfn;
 344 }
 345
 346 #endif