drivers/pci/hotplug/pciehp_hpc.c

   1 /*
   2  * PCI Express PCI Hot Plug Driver
   3  *
   4  * Copyright (C) 1995,2001 Compaq Computer Corporation
   5  * Copyright (C) 2001 Greg Kroah-Hartman (greg@kroah.com)
   6  * Copyright (C) 2001 IBM Corp.
   7  * Copyright (C) 2003-2004 Intel Corporation
   8  *
   9  * All rights reserved.
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License, or (at
  14  * your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful, but
  17  * WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY OR FITNESS FOR A PARTICULAR PURPOSE, GOOD TITLE or
  19  * NON INFRINGEMENT.  See the GNU General Public License for more
  20  * details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  25  *
  26  * Send feedback to <greg@kroah.com>,<kristen.c.accardi@intel.com>
  27  *
  28  */
  29
  30 #include <linux/kernel.h>
  31 #include <linux/module.h>
  32 #include <linux/types.h>
  33 #include <linux/signal.h>
  34 #include <linux/jiffies.h>
  35 #include <linux/timer.h>
  36 #include <linux/pci.h>
  37 #include <linux/interrupt.h>
  38 #include <linux/time.h>
  39
  40 #include "../pci.h"
  41 #include "pciehp.h"
  42
  43 static atomic_t pciehp_num_controllers = ATOMIC_INIT(0);
  44
  45 struct ctrl_reg {
  46         u8 cap_id;
  47         u8 nxt_ptr;
  48         u16 cap_reg;
  49         u32 dev_cap;
  50         u16 dev_ctrl;
  51         u16 dev_status;
  52         u32 lnk_cap;
  53         u16 lnk_ctrl;
  54         u16 lnk_status;
  55         u32 slot_cap;
  56         u16 slot_ctrl;
  57         u16 slot_status;
  58         u16 root_ctrl;
  59         u16 rsvp;
  60         u32 root_status;
  61 } __attribute__ ((packed));
  62
  63 /* offsets to the controller registers based on the above structure layout */
  64 enum ctrl_offsets {
  65         PCIECAPID       =       offsetof(struct ctrl_reg, cap_id),
  66         NXTCAPPTR       =       offsetof(struct ctrl_reg, nxt_ptr),
  67         CAPREG          =       offsetof(struct ctrl_reg, cap_reg),
  68         DEVCAP          =       offsetof(struct ctrl_reg, dev_cap),
  69         DEVCTRL         =       offsetof(struct ctrl_reg, dev_ctrl),
  70         DEVSTATUS       =       offsetof(struct ctrl_reg, dev_status),
  71         LNKCAP          =       offsetof(struct ctrl_reg, lnk_cap),
  72         LNKCTRL         =       offsetof(struct ctrl_reg, lnk_ctrl),
  73         LNKSTATUS       =       offsetof(struct ctrl_reg, lnk_status),
  74         SLOTCAP         =       offsetof(struct ctrl_reg, slot_cap),
  75         SLOTCTRL        =       offsetof(struct ctrl_reg, slot_ctrl),
  76         SLOTSTATUS      =       offsetof(struct ctrl_reg, slot_status),
  77         ROOTCTRL        =       offsetof(struct ctrl_reg, root_ctrl),
  78         ROOTSTATUS      =       offsetof(struct ctrl_reg, root_status),
  79 };
  80
  81 static inline int pciehp_readw(struct controller *ctrl, int reg, u16 *value)
  82 {
  83         struct pci_dev *dev = ctrl->pci_dev;
  84         return pci_read_config_word(dev, ctrl->cap_base + reg, value);
  85 }
  86
  87 static inline int pciehp_readl(struct controller *ctrl, int reg, u32 *value)
  88 {
  89         struct pci_dev *dev = ctrl->pci_dev;
  90         return pci_read_config_dword(dev, ctrl->cap_base + reg, value);
  91 }
  92
  93 static inline int pciehp_writew(struct controller *ctrl, int reg, u16 value)
  94 {
  95         struct pci_dev *dev = ctrl->pci_dev;
  96         return pci_write_config_word(dev, ctrl->cap_base + reg, value);
  97 }
  98
  99 static inline int pciehp_writel(struct controller *ctrl, int reg, u32 value)
 100 {
 101         struct pci_dev *dev = ctrl->pci_dev;
 102         return pci_write_config_dword(dev, ctrl->cap_base + reg, value);
 103 }
 104
 105 /* Field definitions in PCI Express Capabilities Register */
 106 #define CAP_VER                 0x000F
 107 #define DEV_PORT_TYPE           0x00F0
 108 #define SLOT_IMPL               0x0100
 109 #define MSG_NUM                 0x3E00
 110
 111 /* Device or Port Type */
 112 #define NAT_ENDPT               0x00
 113 #define LEG_ENDPT               0x01
 114 #define ROOT_PORT               0x04
 115 #define UP_STREAM               0x05
 116 #define DN_STREAM               0x06
 117 #define PCIE_PCI_BRDG           0x07
 118 #define PCI_PCIE_BRDG           0x10
 119
 120 /* Field definitions in Device Capabilities Register */
 121 #define DATTN_BUTTN_PRSN        0x1000
 122 #define DATTN_LED_PRSN          0x2000
 123 #define DPWR_LED_PRSN           0x4000
 124
 125 /* Field definitions in Link Capabilities Register */
 126 #define MAX_LNK_SPEED           0x000F
 127 #define MAX_LNK_WIDTH           0x03F0
 128
 129 /* Link Width Encoding */
 130 #define LNK_X1          0x01
 131 #define LNK_X2          0x02
 132 #define LNK_X4          0x04
 133 #define LNK_X8          0x08
 134 #define LNK_X12         0x0C
 135 #define LNK_X16         0x10
 136 #define LNK_X32         0x20
 137
 138 /*Field definitions of Link Status Register */
 139 #define LNK_SPEED       0x000F
 140 #define NEG_LINK_WD     0x03F0
 141 #define LNK_TRN_ERR     0x0400
 142 #define LNK_TRN         0x0800
 143 #define SLOT_CLK_CONF   0x1000
 144
 145 /* Field definitions in Slot Capabilities Register */
 146 #define ATTN_BUTTN_PRSN 0x00000001
 147 #define PWR_CTRL_PRSN   0x00000002
 148 #define MRL_SENS_PRSN   0x00000004
 149 #define ATTN_LED_PRSN   0x00000008
 150 #define PWR_LED_PRSN    0x00000010
 151 #define HP_SUPR_RM_SUP  0x00000020
 152 #define HP_CAP          0x00000040
 153 #define SLOT_PWR_VALUE  0x000003F8
 154 #define SLOT_PWR_LIMIT  0x00000C00
 155 #define PSN             0xFFF80000      /* PSN: Physical Slot Number */
 156
 157 /* Field definitions in Slot Control Register */
 158 #define ATTN_BUTTN_ENABLE               0x0001
 159 #define PWR_FAULT_DETECT_ENABLE         0x0002
 160 #define MRL_DETECT_ENABLE               0x0004
 161 #define PRSN_DETECT_ENABLE              0x0008
 162 #define CMD_CMPL_INTR_ENABLE            0x0010
 163 #define HP_INTR_ENABLE                  0x0020
 164 #define ATTN_LED_CTRL                   0x00C0
 165 #define PWR_LED_CTRL                    0x0300
 166 #define PWR_CTRL                        0x0400
 167 #define EMI_CTRL                        0x0800
 168
 169 /* Attention indicator and Power indicator states */
 170 #define LED_ON          0x01
 171 #define LED_BLINK       0x10
 172 #define LED_OFF         0x11
 173
 174 /* Power Control Command */
 175 #define POWER_ON        0
 176 #define POWER_OFF       0x0400
 177
 178 /* EMI Status defines */
 179 #define EMI_DISENGAGED  0
 180 #define EMI_ENGAGED     1
 181
 182 /* Field definitions in Slot Status Register */
 183 #define ATTN_BUTTN_PRESSED      0x0001
 184 #define PWR_FAULT_DETECTED      0x0002
 185 #define MRL_SENS_CHANGED        0x0004
 186 #define PRSN_DETECT_CHANGED     0x0008
 187 #define CMD_COMPLETED           0x0010
 188 #define MRL_STATE               0x0020
 189 #define PRSN_STATE              0x0040
 190 #define EMI_STATE               0x0080
 191 #define EMI_STATUS_BIT          7
 192
 193 static irqreturn_t pcie_isr(int irq, void *dev_id);
 194 static void start_int_poll_timer(struct controller *ctrl, int sec);
 195
 196 /* This is the interrupt polling timeout function. */
 197 static void int_poll_timeout(unsigned long data)
 198 {
 199         struct controller *ctrl = (struct controller *)data;
 200
 201         /* Poll for interrupt events.  regs == NULL => polling */
 202         pcie_isr(0, ctrl);
 203
 204         init_timer(&ctrl->poll_timer);
 205         if (!pciehp_poll_time)
 206                 pciehp_poll_time = 2; /* default polling interval is 2 sec */
 207
 208         start_int_poll_timer(ctrl, pciehp_poll_time);
 209 }
 210
 211 /* This function starts the interrupt polling timer. */
 212 static void start_int_poll_timer(struct controller *ctrl, int sec)
 213 {
 214         /* Clamp to sane value */
 215         if ((sec <= 0) || (sec > 60))
 216                 sec = 2;
 217
 218         ctrl->poll_timer.function = &int_poll_timeout;
 219         ctrl->poll_timer.data = (unsigned long)ctrl;
 220         ctrl->poll_timer.expires = jiffies + sec * HZ;
 221         add_timer(&ctrl->poll_timer);
 222 }
 223
 224 static inline int pcie_wait_cmd(struct controller *ctrl)
 225 {
 226         int retval = 0;
 227         unsigned int msecs = pciehp_poll_mode ? 2500 : 1000;
 228         unsigned long timeout = msecs_to_jiffies(msecs);
 229         int rc;
 230
 231         rc = wait_event_interruptible_timeout(ctrl->queue,
 232                                               !ctrl->cmd_busy, timeout);
 233         if (!rc)
 234                 dbg("Command not completed in 1000 msec\n");
 235         else if (rc < 0) {
 236                 retval = -EINTR;
 237                 info("Command was interrupted by a signal\n");
 238         }
 239
 240         return retval;
 241 }
 242
 243 /**
 244  * pcie_write_cmd - Issue controller command
 245  * @ctrl: controller to which the command is issued
 246  * @cmd:  command value written to slot control register
 247  * @mask: bitmask of slot control register to be modified
 248  */
 249 static int pcie_write_cmd(struct controller *ctrl, u16 cmd, u16 mask)
 250 {
 251         int retval = 0;
 252         u16 slot_status;
 253         u16 slot_ctrl;
 254
 255         mutex_lock(&ctrl->ctrl_lock);
 256
 257         retval = pciehp_readw(ctrl, SLOTSTATUS, &slot_status);
 258         if (retval) {
 259                 err("%s: Cannot read SLOTSTATUS register\n", __func__);
 260                 goto out;
 261         }
 262
 263         if ((slot_status & CMD_COMPLETED) == CMD_COMPLETED ) {
 264                 /* After 1 sec and CMD_COMPLETED still not set, just
 265                    proceed forward to issue the next command according
 266                    to spec.  Just print out the error message */
 267                 dbg("%s: CMD_COMPLETED not clear after 1 sec.\n",
 268                     __func__);
 269         }
 270
 271         retval = pciehp_readw(ctrl, SLOTCTRL, &slot_ctrl);
 272         if (retval) {
 273                 err("%s: Cannot read SLOTCTRL register\n", __func__);
 274                 goto out;
 275         }
 276
 277         slot_ctrl &= ~mask;
 278         slot_ctrl |= ((cmd & mask) | CMD_CMPL_INTR_ENABLE);
 279
 280         ctrl->cmd_busy = 1;
 281         smp_mb();
 282         retval = pciehp_writew(ctrl, SLOTCTRL, slot_ctrl);
 283         if (retval)
 284                 err("%s: Cannot write to SLOTCTRL register\n", __func__);
 285
 286         /*
 287          * Wait for command completion.
 288          */
 289         if (!retval)
 290                 retval = pcie_wait_cmd(ctrl);
 291  out:
 292         mutex_unlock(&ctrl->ctrl_lock);
 293         return retval;
 294 }
 295
 296 static int hpc_check_lnk_status(struct controller *ctrl)
 297 {
 298         u16 lnk_status;
 299         int retval = 0;
 300
 301         retval = pciehp_readw(ctrl, LNKSTATUS, &lnk_status);
 302         if (retval) {
 303                 err("%s: Cannot read LNKSTATUS register\n", __func__);
 304                 return retval;
 305         }
 306
 307         dbg("%s: lnk_status = %x\n", __func__, lnk_status);
 308         if ( (lnk_status & LNK_TRN) || (lnk_status & LNK_TRN_ERR) ||
 309                 !(lnk_status & NEG_LINK_WD)) {
 310                 err("%s : Link Training Error occurs \n", __func__);
 311                 retval = -1;
 312                 return retval;
 313         }
 314
 315         return retval;
 316 }
 317
 318 static int hpc_get_attention_status(struct slot *slot, u8 *status)
 319 {
 320         struct controller *ctrl = slot->ctrl;
 321         u16 slot_ctrl;
 322         u8 atten_led_state;
 323         int retval = 0;
 324
 325         retval = pciehp_readw(ctrl, SLOTCTRL, &slot_ctrl);
 326         if (retval) {
 327                 err("%s: Cannot read SLOTCTRL register\n", __func__);
 328                 return retval;
 329         }
 330
 331         dbg("%s: SLOTCTRL %x, value read %x\n",
 332             __func__, ctrl->cap_base + SLOTCTRL, slot_ctrl);
 333
 334         atten_led_state = (slot_ctrl & ATTN_LED_CTRL) >> 6;
 335
 336         switch (atten_led_state) {
 337         case 0:
 338                 *status = 0xFF; /* Reserved */
 339                 break;
 340         case 1:
 341                 *status = 1;    /* On */
 342                 break;
 343         case 2:
 344                 *status = 2;    /* Blink */
 345                 break;
 346         case 3:
 347                 *status = 0;    /* Off */
 348                 break;
 349         default:
 350                 *status = 0xFF;
 351                 break;
 352         }
 353
 354         return 0;
 355 }
 356
 357 static int hpc_get_power_status(struct slot *slot, u8 *status)
 358 {
 359         struct controller *ctrl = slot->ctrl;
 360         u16 slot_ctrl;
 361         u8 pwr_state;
 362         int     retval = 0;
 363
 364         retval = pciehp_readw(ctrl, SLOTCTRL, &slot_ctrl);
 365         if (retval) {
 366                 err("%s: Cannot read SLOTCTRL register\n", __func__);
 367                 return retval;
 368         }
 369         dbg("%s: SLOTCTRL %x value read %x\n",
 370             __func__, ctrl->cap_base + SLOTCTRL, slot_ctrl);
 371
 372         pwr_state = (slot_ctrl & PWR_CTRL) >> 10;
 373
 374         switch (pwr_state) {
 375         case 0:
 376                 *status = 1;
 377                 break;
 378         case 1:
 379                 *status = 0;
 380                 break;
 381         default:
 382                 *status = 0xFF;
 383                 break;
 384         }
 385
 386         return retval;
 387 }
 388
 389 static int hpc_get_latch_status(struct slot *slot, u8 *status)
 390 {
 391         struct controller *ctrl = slot->ctrl;
 392         u16 slot_status;
 393         int retval = 0;
 394
 395         retval = pciehp_readw(ctrl, SLOTSTATUS, &slot_status);
 396         if (retval) {
 397                 err("%s: Cannot read SLOTSTATUS register\n", __func__);
 398                 return retval;
 399         }
 400
 401         *status = (((slot_status & MRL_STATE) >> 5) == 0) ? 0 : 1;
 402
 403         return 0;
 404 }
 405
 406 static int hpc_get_adapter_status(struct slot *slot, u8 *status)
 407 {
 408         struct controller *ctrl = slot->ctrl;
 409         u16 slot_status;
 410         u8 card_state;
 411         int retval = 0;
 412
 413         retval = pciehp_readw(ctrl, SLOTSTATUS, &slot_status);
 414         if (retval) {
 415                 err("%s: Cannot read SLOTSTATUS register\n", __func__);
 416                 return retval;
 417         }
 418         card_state = (u8)((slot_status & PRSN_STATE) >> 6);
 419         *status = (card_state == 1) ? 1 : 0;
 420
 421         return 0;
 422 }
 423
 424 static int hpc_query_power_fault(struct slot *slot)
 425 {
 426         struct controller *ctrl = slot->ctrl;
 427         u16 slot_status;
 428         u8 pwr_fault;
 429         int retval = 0;
 430
 431         retval = pciehp_readw(ctrl, SLOTSTATUS, &slot_status);
 432         if (retval) {
 433                 err("%s: Cannot check for power fault\n", __func__);
 434                 return retval;
 435         }
 436         pwr_fault = (u8)((slot_status & PWR_FAULT_DETECTED) >> 1);
 437
 438         return pwr_fault;
 439 }
 440
 441 static int hpc_get_emi_status(struct slot *slot, u8 *status)
 442 {
 443         struct controller *ctrl = slot->ctrl;
 444         u16 slot_status;
 445         int retval = 0;
 446
 447         retval = pciehp_readw(ctrl, SLOTSTATUS, &slot_status);
 448         if (retval) {
 449                 err("%s : Cannot check EMI status\n", __func__);
 450                 return retval;
 451         }
 452         *status = (slot_status & EMI_STATE) >> EMI_STATUS_BIT;
 453
 454         return retval;
 455 }
 456
 457 static int hpc_toggle_emi(struct slot *slot)
 458 {
 459         u16 slot_cmd;
 460         u16 cmd_mask;
 461         int rc;
 462
 463         slot_cmd = EMI_CTRL;
 464         cmd_mask = EMI_CTRL;
 465         rc = pcie_write_cmd(slot->ctrl, slot_cmd, cmd_mask);
 466         slot->last_emi_toggle = get_seconds();
 467
 468         return rc;
 469 }
 470
 471 static int hpc_set_attention_status(struct slot *slot, u8 value)
 472 {
 473         struct controller *ctrl = slot->ctrl;
 474         u16 slot_cmd;
 475         u16 cmd_mask;
 476         int rc;
 477
 478         cmd_mask = ATTN_LED_CTRL;
 479         switch (value) {
 480                 case 0 :        /* turn off */
 481                         slot_cmd = 0x00C0;
 482                         break;
 483                 case 1:         /* turn on */
 484                         slot_cmd = 0x0040;
 485                         break;
 486                 case 2:         /* turn blink */
 487                         slot_cmd = 0x0080;
 488                         break;
 489                 default:
 490                         return -1;
 491         }
 492         rc = pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 493         dbg("%s: SLOTCTRL %x write cmd %x\n",
 494             __func__, ctrl->cap_base + SLOTCTRL, slot_cmd);
 495
 496         return rc;
 497 }
 498
 499 static void hpc_set_green_led_on(struct slot *slot)
 500 {
 501         struct controller *ctrl = slot->ctrl;
 502         u16 slot_cmd;
 503         u16 cmd_mask;
 504
 505         slot_cmd = 0x0100;
 506         cmd_mask = PWR_LED_CTRL;
 507         pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 508         dbg("%s: SLOTCTRL %x write cmd %x\n",
 509             __func__, ctrl->cap_base + SLOTCTRL, slot_cmd);
 510 }
 511
 512 static void hpc_set_green_led_off(struct slot *slot)
 513 {
 514         struct controller *ctrl = slot->ctrl;
 515         u16 slot_cmd;
 516         u16 cmd_mask;
 517
 518         slot_cmd = 0x0300;
 519         cmd_mask = PWR_LED_CTRL;
 520         pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 521         dbg("%s: SLOTCTRL %x write cmd %x\n",
 522             __func__, ctrl->cap_base + SLOTCTRL, slot_cmd);
 523 }
 524
 525 static void hpc_set_green_led_blink(struct slot *slot)
 526 {
 527         struct controller *ctrl = slot->ctrl;
 528         u16 slot_cmd;
 529         u16 cmd_mask;
 530
 531         slot_cmd = 0x0200;
 532         cmd_mask = PWR_LED_CTRL;
 533         pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 534         dbg("%s: SLOTCTRL %x write cmd %x\n",
 535             __func__, ctrl->cap_base + SLOTCTRL, slot_cmd);
 536 }
 537
 538 static void hpc_release_ctlr(struct controller *ctrl)
 539 {
 540         /* Mask Hot-plug Interrupt Enable */
 541         if (pcie_write_cmd(ctrl, 0, HP_INTR_ENABLE | CMD_CMPL_INTR_ENABLE))
 542                 err("%s: Cannot mask hotplut interrupt enable\n", __func__);
 543
 544         if (pciehp_poll_mode)
 545                 del_timer(&ctrl->poll_timer);
 546         else
 547                 free_irq(ctrl->pci_dev->irq, ctrl);
 548
 549         /*
 550          * If this is the last controller to be released, destroy the
 551          * pciehp work queue
 552          */
 553         if (atomic_dec_and_test(&pciehp_num_controllers))
 554                 destroy_workqueue(pciehp_wq);
 555 }
 556
 557 static int hpc_power_on_slot(struct slot * slot)
 558 {
 559         struct controller *ctrl = slot->ctrl;
 560         u16 slot_cmd;
 561         u16 cmd_mask;
 562         u16 slot_status;
 563         int retval = 0;
 564
 565         dbg("%s: slot->hp_slot %x\n", __func__, slot->hp_slot);
 566
 567         /* Clear sticky power-fault bit from previous power failures */
 568         retval = pciehp_readw(ctrl, SLOTSTATUS, &slot_status);
 569         if (retval) {
 570                 err("%s: Cannot read SLOTSTATUS register\n", __func__);
 571                 return retval;
 572         }
 573         slot_status &= PWR_FAULT_DETECTED;
 574         if (slot_status) {
 575                 retval = pciehp_writew(ctrl, SLOTSTATUS, slot_status);
 576                 if (retval) {
 577                         err("%s: Cannot write to SLOTSTATUS register\n",
 578                             __func__);
 579                         return retval;
 580                 }
 581         }
 582
 583         slot_cmd = POWER_ON;
 584         cmd_mask = PWR_CTRL;
 585         /* Enable detection that we turned off at slot power-off time */
 586         if (!pciehp_poll_mode) {
 587                 slot_cmd |= (PWR_FAULT_DETECT_ENABLE | MRL_DETECT_ENABLE |
 588                              PRSN_DETECT_ENABLE);
 589                 cmd_mask |= (PWR_FAULT_DETECT_ENABLE | MRL_DETECT_ENABLE |
 590                              PRSN_DETECT_ENABLE);
 591         }
 592
 593         retval = pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 594
 595         if (retval) {
 596                 err("%s: Write %x command failed!\n", __func__, slot_cmd);
 597                 return -1;
 598         }
 599         dbg("%s: SLOTCTRL %x write cmd %x\n",
 600             __func__, ctrl->cap_base + SLOTCTRL, slot_cmd);
 601
 602         return retval;
 603 }
 604
 605 static inline int pcie_mask_bad_dllp(struct controller *ctrl)
 606 {
 607         struct pci_dev *dev = ctrl->pci_dev;
 608         int pos;
 609         u32 reg;
 610
 611         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ERR);
 612         if (!pos)
 613                 return 0;
 614         pci_read_config_dword(dev, pos + PCI_ERR_COR_MASK, &reg);
 615         if (reg & PCI_ERR_COR_BAD_DLLP)
 616                 return 0;
 617         reg |= PCI_ERR_COR_BAD_DLLP;
 618         pci_write_config_dword(dev, pos + PCI_ERR_COR_MASK, reg);
 619         return 1;
 620 }
 621
 622 static inline void pcie_unmask_bad_dllp(struct controller *ctrl)
 623 {
 624         struct pci_dev *dev = ctrl->pci_dev;
 625         u32 reg;
 626         int pos;
 627
 628         pos = pci_find_ext_capability(dev, PCI_EXT_CAP_ID_ERR);
 629         if (!pos)
 630                 return;
 631         pci_read_config_dword(dev, pos + PCI_ERR_COR_MASK, &reg);
 632         if (!(reg & PCI_ERR_COR_BAD_DLLP))
 633                 return;
 634         reg &= ~PCI_ERR_COR_BAD_DLLP;
 635         pci_write_config_dword(dev, pos + PCI_ERR_COR_MASK, reg);
 636 }
 637
 638 static int hpc_power_off_slot(struct slot * slot)
 639 {
 640         struct controller *ctrl = slot->ctrl;
 641         u16 slot_cmd;
 642         u16 cmd_mask;
 643         int retval = 0;
 644         int changed;
 645
 646         dbg("%s: slot->hp_slot %x\n", __func__, slot->hp_slot);
 647
 648         /*
 649          * Set Bad DLLP Mask bit in Correctable Error Mask
 650          * Register. This is the workaround against Bad DLLP error
 651          * that sometimes happens during turning power off the slot
 652          * which conforms to PCI Express 1.0a spec.
 653          */
 654         changed = pcie_mask_bad_dllp(ctrl);
 655
 656         slot_cmd = POWER_OFF;
 657         cmd_mask = PWR_CTRL;
 658         /*
 659          * If we get MRL or presence detect interrupts now, the isr
 660          * will notice the sticky power-fault bit too and issue power
 661          * indicator change commands. This will lead to an endless loop
 662          * of command completions, since the power-fault bit remains on
 663          * till the slot is powered on again.
 664          */
 665         if (!pciehp_poll_mode) {
 666                 slot_cmd &= ~(PWR_FAULT_DETECT_ENABLE | MRL_DETECT_ENABLE |
 667                               PRSN_DETECT_ENABLE);
 668                 cmd_mask |= (PWR_FAULT_DETECT_ENABLE | MRL_DETECT_ENABLE |
 669                              PRSN_DETECT_ENABLE);
 670         }
 671
 672         retval = pcie_write_cmd(ctrl, slot_cmd, cmd_mask);
 673         if (retval) {
 674                 err("%s: Write command failed!\n", __func__);
 675                 retval = -1;
 676                 goto out;
 677         }
 678         dbg("%s: SLOTCTRL %x write cmd %x\n",
 679             __func__, ctrl->cap_base + SLOTCTRL, slot_cmd);
 680
 681         /*
 682          * After turning power off, we must wait for at least 1 second
 683          * before taking any action that relies on power having been
 684          * removed from the slot/adapter.
 685          */
 686         msleep(1000);
 687  out:
 688         if (changed)
 689                 pcie_unmask_bad_dllp(ctrl);
 690
 691         return retval;
 692 }
 693
 694 static irqreturn_t pcie_isr(int irq, void *dev_id)
 695 {
 696         struct controller *ctrl = (struct controller *)dev_id;
 697         u16 detected, intr_loc;
 698
 699         /*
 700          * In order to guarantee that all interrupt events are
 701          * serviced, we need to re-inspect Slot Status register after
 702          * clearing what is presumed to be the last pending interrupt.
 703          */
 704         intr_loc = 0;
 705         do {
 706                 if (pciehp_readw(ctrl, SLOTSTATUS, &detected)) {
 707                         err("%s: Cannot read SLOTSTATUS\n", __func__);
 708                         return IRQ_NONE;
 709                 }
 710
 711                 detected &= (ATTN_BUTTN_PRESSED | PWR_FAULT_DETECTED |
 712                              MRL_SENS_CHANGED | PRSN_DETECT_CHANGED |
 713                              CMD_COMPLETED);
 714                 intr_loc |= detected;
 715                 if (!intr_loc)
 716                         return IRQ_NONE;
 717                 if (pciehp_writew(ctrl, SLOTSTATUS, detected)) {
 718                         err("%s: Cannot write to SLOTSTATUS\n", __func__);
 719                         return IRQ_NONE;
 720                 }
 721         } while (detected);
 722
 723         dbg("%s: intr_loc %x\n", __FUNCTION__, intr_loc);
 724
 725         /* Check Command Complete Interrupt Pending */
 726         if (intr_loc & CMD_COMPLETED) {
 727                 ctrl->cmd_busy = 0;
 728                 smp_mb();
 729                 wake_up_interruptible(&ctrl->queue);
 730         }
 731
 732         /* Check MRL Sensor Changed */
 733         if (intr_loc & MRL_SENS_CHANGED)
 734                 pciehp_handle_switch_change(0, ctrl);
 735
 736         /* Check Attention Button Pressed */
 737         if (intr_loc & ATTN_BUTTN_PRESSED)
 738                 pciehp_handle_attention_button(0, ctrl);
 739
 740         /* Check Presence Detect Changed */
 741         if (intr_loc & PRSN_DETECT_CHANGED)
 742                 pciehp_handle_presence_change(0, ctrl);
 743
 744         /* Check Power Fault Detected */
 745         if (intr_loc & PWR_FAULT_DETECTED)
 746                 pciehp_handle_power_fault(0, ctrl);
 747
 748         return IRQ_HANDLED;
 749 }
 750
 751 static int hpc_get_max_lnk_speed(struct slot *slot, enum pci_bus_speed *value)
 752 {
 753         struct controller *ctrl = slot->ctrl;
 754         enum pcie_link_speed lnk_speed;
 755         u32     lnk_cap;
 756         int retval = 0;
 757
 758         retval = pciehp_readl(ctrl, LNKCAP, &lnk_cap);
 759         if (retval) {
 760                 err("%s: Cannot read LNKCAP register\n", __func__);
 761                 return retval;
 762         }
 763
 764         switch (lnk_cap & 0x000F) {
 765         case 1:
 766                 lnk_speed = PCIE_2PT5GB;
 767                 break;
 768         default:
 769                 lnk_speed = PCIE_LNK_SPEED_UNKNOWN;
 770                 break;
 771         }
 772
 773         *value = lnk_speed;
 774         dbg("Max link speed = %d\n", lnk_speed);
 775
 776         return retval;
 777 }
 778
 779 static int hpc_get_max_lnk_width(struct slot *slot,
 780                                  enum pcie_link_width *value)
 781 {
 782         struct controller *ctrl = slot->ctrl;
 783         enum pcie_link_width lnk_wdth;
 784         u32     lnk_cap;
 785         int retval = 0;
 786
 787         retval = pciehp_readl(ctrl, LNKCAP, &lnk_cap);
 788         if (retval) {
 789                 err("%s: Cannot read LNKCAP register\n", __func__);
 790                 return retval;
 791         }
 792
 793         switch ((lnk_cap & 0x03F0) >> 4){
 794         case 0:
 795                 lnk_wdth = PCIE_LNK_WIDTH_RESRV;
 796                 break;
 797         case 1:
 798                 lnk_wdth = PCIE_LNK_X1;
 799                 break;
 800         case 2:
 801                 lnk_wdth = PCIE_LNK_X2;
 802                 break;
 803         case 4:
 804                 lnk_wdth = PCIE_LNK_X4;
 805                 break;
 806         case 8:
 807                 lnk_wdth = PCIE_LNK_X8;
 808                 break;
 809         case 12:
 810                 lnk_wdth = PCIE_LNK_X12;
 811                 break;
 812         case 16:
 813                 lnk_wdth = PCIE_LNK_X16;
 814                 break;
 815         case 32:
 816                 lnk_wdth = PCIE_LNK_X32;
 817                 break;
 818         default:
 819                 lnk_wdth = PCIE_LNK_WIDTH_UNKNOWN;
 820                 break;
 821         }
 822
 823         *value = lnk_wdth;
 824         dbg("Max link width = %d\n", lnk_wdth);
 825
 826         return retval;
 827 }
 828
 829 static int hpc_get_cur_lnk_speed(struct slot *slot, enum pci_bus_speed *value)
 830 {
 831         struct controller *ctrl = slot->ctrl;
 832         enum pcie_link_speed lnk_speed = PCI_SPEED_UNKNOWN;
 833         int retval = 0;
 834         u16 lnk_status;
 835
 836         retval = pciehp_readw(ctrl, LNKSTATUS, &lnk_status);
 837         if (retval) {
 838                 err("%s: Cannot read LNKSTATUS register\n", __func__);
 839                 return retval;
 840         }
 841
 842         switch (lnk_status & 0x0F) {
 843         case 1:
 844                 lnk_speed = PCIE_2PT5GB;
 845                 break;
 846         default:
 847                 lnk_speed = PCIE_LNK_SPEED_UNKNOWN;
 848                 break;
 849         }
 850
 851         *value = lnk_speed;
 852         dbg("Current link speed = %d\n", lnk_speed);
 853
 854         return retval;
 855 }
 856
 857 static int hpc_get_cur_lnk_width(struct slot *slot,
 858                                  enum pcie_link_width *value)
 859 {
 860         struct controller *ctrl = slot->ctrl;
 861         enum pcie_link_width lnk_wdth = PCIE_LNK_WIDTH_UNKNOWN;
 862         int retval = 0;
 863         u16 lnk_status;
 864
 865         retval = pciehp_readw(ctrl, LNKSTATUS, &lnk_status);
 866         if (retval) {
 867                 err("%s: Cannot read LNKSTATUS register\n", __func__);
 868                 return retval;
 869         }
 870
 871         switch ((lnk_status & 0x03F0) >> 4){
 872         case 0:
 873                 lnk_wdth = PCIE_LNK_WIDTH_RESRV;
 874                 break;
 875         case 1:
 876                 lnk_wdth = PCIE_LNK_X1;
 877                 break;
 878         case 2:
 879                 lnk_wdth = PCIE_LNK_X2;
 880                 break;
 881         case 4:
 882                 lnk_wdth = PCIE_LNK_X4;
 883                 break;
 884         case 8:
 885                 lnk_wdth = PCIE_LNK_X8;
 886                 break;
 887         case 12:
 888                 lnk_wdth = PCIE_LNK_X12;
 889                 break;
 890         case 16:
 891                 lnk_wdth = PCIE_LNK_X16;
 892                 break;
 893         case 32:
 894                 lnk_wdth = PCIE_LNK_X32;
 895                 break;
 896         default:
 897                 lnk_wdth = PCIE_LNK_WIDTH_UNKNOWN;
 898                 break;
 899         }
 900
 901         *value = lnk_wdth;
 902         dbg("Current link width = %d\n", lnk_wdth);
 903
 904         return retval;
 905 }
 906
 907 static struct hpc_ops pciehp_hpc_ops = {
 908         .power_on_slot                  = hpc_power_on_slot,
 909         .power_off_slot                 = hpc_power_off_slot,
 910         .set_attention_status           = hpc_set_attention_status,
 911         .get_power_status               = hpc_get_power_status,
 912         .get_attention_status           = hpc_get_attention_status,
 913         .get_latch_status               = hpc_get_latch_status,
 914         .get_adapter_status             = hpc_get_adapter_status,
 915         .get_emi_status                 = hpc_get_emi_status,
 916         .toggle_emi                     = hpc_toggle_emi,
 917
 918         .get_max_bus_speed              = hpc_get_max_lnk_speed,
 919         .get_cur_bus_speed              = hpc_get_cur_lnk_speed,
 920         .get_max_lnk_width              = hpc_get_max_lnk_width,
 921         .get_cur_lnk_width              = hpc_get_cur_lnk_width,
 922
 923         .query_power_fault              = hpc_query_power_fault,
 924         .green_led_on                   = hpc_set_green_led_on,
 925         .green_led_off                  = hpc_set_green_led_off,
 926         .green_led_blink                = hpc_set_green_led_blink,
 927
 928         .release_ctlr                   = hpc_release_ctlr,
 929         .check_lnk_status               = hpc_check_lnk_status,
 930 };
 931
 932 #ifdef CONFIG_ACPI
 933 int pciehp_acpi_get_hp_hw_control_from_firmware(struct pci_dev *dev)
 934 {
 935         acpi_status status;
 936         acpi_handle chandle, handle = DEVICE_ACPI_HANDLE(&(dev->dev));
 937         struct pci_dev *pdev = dev;
 938         struct pci_bus *parent;
 939         struct acpi_buffer string = { ACPI_ALLOCATE_BUFFER, NULL };
 940
 941         /*
 942          * Per PCI firmware specification, we should run the ACPI _OSC
 943          * method to get control of hotplug hardware before using it.
 944          * If an _OSC is missing, we look for an OSHP to do the same thing.
 945          * To handle different BIOS behavior, we look for _OSC and OSHP
 946          * within the scope of the hotplug controller and its parents, upto
 947          * the host bridge under which this controller exists.
 948          */
 949         while (!handle) {
 950                 /*
 951                  * This hotplug controller was not listed in the ACPI name
 952                  * space at all. Try to get acpi handle of parent pci bus.
 953                  */
 954                 if (!pdev || !pdev->bus->parent)
 955                         break;
 956                 parent = pdev->bus->parent;
 957                 dbg("Could not find %s in acpi namespace, trying parent\n",
 958                                 pci_name(pdev));
 959                 if (!parent->self)
 960                         /* Parent must be a host bridge */
 961                         handle = acpi_get_pci_rootbridge_handle(
 962                                         pci_domain_nr(parent),
 963                                         parent->number);
 964                 else
 965                         handle = DEVICE_ACPI_HANDLE(
 966                                         &(parent->self->dev));
 967                 pdev = parent->self;
 968         }
 969
 970         while (handle) {
 971                 acpi_get_name(handle, ACPI_FULL_PATHNAME, &string);
 972                 dbg("Trying to get hotplug control for %s \n",
 973                         (char *)string.pointer);
 974                 status = pci_osc_control_set(handle,
 975                                 OSC_PCI_EXPRESS_CAP_STRUCTURE_CONTROL |
 976                                 OSC_PCI_EXPRESS_NATIVE_HP_CONTROL);
 977                 if (status == AE_NOT_FOUND)
 978                         status = acpi_run_oshp(handle);
 979                 if (ACPI_SUCCESS(status)) {
 980                         dbg("Gained control for hotplug HW for pci %s (%s)\n",
 981                                 pci_name(dev), (char *)string.pointer);
 982                         kfree(string.pointer);
 983                         return 0;
 984                 }
 985                 if (acpi_root_bridge(handle))
 986                         break;
 987                 chandle = handle;
 988                 status = acpi_get_parent(chandle, &handle);
 989                 if (ACPI_FAILURE(status))
 990                         break;
 991         }
 992
 993         err("Cannot get control of hotplug hardware for pci %s\n",
 994                         pci_name(dev));
 995
 996         kfree(string.pointer);
 997         return -1;
 998 }
 999 #endif
1000
1001 static int pcie_init_hardware_part1(struct controller *ctrl,
1002                                     struct pcie_device *dev)
1003 {
1004         /* Mask Hot-plug Interrupt Enable */
1005         if (pcie_write_cmd(ctrl, 0, HP_INTR_ENABLE | CMD_CMPL_INTR_ENABLE)) {
1006                 err("%s: Cannot mask hotplug interrupt enable\n", __func__);
1007                 return -1;
1008         }
1009         return 0;
1010 }
1011
1012 int pcie_init_hardware_part2(struct controller *ctrl, struct pcie_device *dev)
1013 {
1014         u16 cmd, mask;
1015
1016         /*
1017          * We need to clear all events before enabling hotplug interrupt
1018          * notification mechanism in order for hotplug controler to
1019          * generate interrupts.
1020          */
1021         if (pciehp_writew(ctrl, SLOTSTATUS, 0x1f)) {
1022                 err("%s: Cannot write to SLOTSTATUS register\n", __FUNCTION__);
1023                 return -1;
1024         }
1025
1026         cmd = PRSN_DETECT_ENABLE;
1027         if (ATTN_BUTTN(ctrl))
1028                 cmd |= ATTN_BUTTN_ENABLE;
1029         if (POWER_CTRL(ctrl))
1030                 cmd |= PWR_FAULT_DETECT_ENABLE;
1031         if (MRL_SENS(ctrl))
1032                 cmd |= MRL_DETECT_ENABLE;
1033         if (!pciehp_poll_mode)
1034                 cmd |= HP_INTR_ENABLE;
1035
1036         mask = PRSN_DETECT_ENABLE | ATTN_BUTTN_ENABLE |
1037                 PWR_FAULT_DETECT_ENABLE | MRL_DETECT_ENABLE | HP_INTR_ENABLE;
1038
1039         if (pcie_write_cmd(ctrl, cmd, mask)) {
1040                 err("%s: Cannot enable software notification\n", __func__);
1041                 goto abort;
1042         }
1043
1044         if (pciehp_force)
1045                 dbg("Bypassing BIOS check for pciehp use on %s\n",
1046                                 pci_name(ctrl->pci_dev));
1047         else if (pciehp_get_hp_hw_control_from_firmware(ctrl->pci_dev))
1048                 goto abort_disable_intr;
1049
1050         return 0;
1051
1052         /* We end up here for the many possible ways to fail this API. */
1053 abort_disable_intr:
1054         if (pcie_write_cmd(ctrl, 0, HP_INTR_ENABLE))
1055                 err("%s : disabling interrupts failed\n", __func__);
1056 abort:
1057         return -1;
1058 }
1059
1060 int pcie_init(struct controller *ctrl, struct pcie_device *dev)
1061 {
1062         int rc;
1063         u16 cap_reg;
1064         u32 slot_cap;
1065         int cap_base;
1066         u16 slot_status, slot_ctrl;
1067         struct pci_dev *pdev;
1068
1069         pdev = dev->port;
1070         ctrl->pci_dev = pdev;   /* save pci_dev in context */
1071
1072         dbg("%s: hotplug controller vendor id 0x%x device id 0x%x\n",
1073                         __func__, pdev->vendor, pdev->device);
1074
1075         cap_base = pci_find_capability(pdev, PCI_CAP_ID_EXP);
1076         if (cap_base == 0) {
1077                 dbg("%s: Can't find PCI_CAP_ID_EXP (0x10)\n", __func__);
1078                 goto abort;
1079         }
1080
1081         ctrl->cap_base = cap_base;
1082
1083         dbg("%s: pcie_cap_base %x\n", __func__, cap_base);
1084
1085         rc = pciehp_readw(ctrl, CAPREG, &cap_reg);
1086         if (rc) {
1087                 err("%s: Cannot read CAPREG register\n", __func__);
1088                 goto abort;
1089         }
1090         dbg("%s: CAPREG offset %x cap_reg %x\n",
1091             __func__, ctrl->cap_base + CAPREG, cap_reg);
1092
1093         if (((cap_reg & SLOT_IMPL) == 0) ||
1094             (((cap_reg & DEV_PORT_TYPE) != 0x0040)
1095                 && ((cap_reg & DEV_PORT_TYPE) != 0x0060))) {
1096                 dbg("%s : This is not a root port or the port is not "
1097                     "connected to a slot\n", __func__);
1098                 goto abort;
1099         }
1100
1101         rc = pciehp_readl(ctrl, SLOTCAP, &slot_cap);
1102         if (rc) {
1103                 err("%s: Cannot read SLOTCAP register\n", __func__);
1104                 goto abort;
1105         }
1106         dbg("%s: SLOTCAP offset %x slot_cap %x\n",
1107             __func__, ctrl->cap_base + SLOTCAP, slot_cap);
1108
1109         if (!(slot_cap & HP_CAP)) {
1110                 dbg("%s : This slot is not hot-plug capable\n", __func__);
1111                 goto abort;
1112         }
1113         /* For debugging purpose */
1114         rc = pciehp_readw(ctrl, SLOTSTATUS, &slot_status);
1115         if (rc) {
1116                 err("%s: Cannot read SLOTSTATUS register\n", __func__);
1117                 goto abort;
1118         }
1119         dbg("%s: SLOTSTATUS offset %x slot_status %x\n",
1120             __func__, ctrl->cap_base + SLOTSTATUS, slot_status);
1121
1122         rc = pciehp_readw(ctrl, SLOTCTRL, &slot_ctrl);
1123         if (rc) {
1124                 err("%s: Cannot read SLOTCTRL register\n", __func__);
1125                 goto abort;
1126         }
1127         dbg("%s: SLOTCTRL offset %x slot_ctrl %x\n",
1128             __func__, ctrl->cap_base + SLOTCTRL, slot_ctrl);
1129
1130         for (rc = 0; rc < DEVICE_COUNT_RESOURCE; rc++)
1131                 if (pci_resource_len(pdev, rc) > 0)
1132                         dbg("pci resource[%d] start=0x%llx(len=0x%llx)\n", rc,
1133                             (unsigned long long)pci_resource_start(pdev, rc),
1134                             (unsigned long long)pci_resource_len(pdev, rc));
1135
1136         info("HPC vendor_id %x device_id %x ss_vid %x ss_did %x\n",
1137              pdev->vendor, pdev->device,
1138              pdev->subsystem_vendor, pdev->subsystem_device);
1139
1140         mutex_init(&ctrl->crit_sect);
1141         mutex_init(&ctrl->ctrl_lock);
1142
1143         /* setup wait queue */
1144         init_waitqueue_head(&ctrl->queue);
1145
1146         /* return PCI Controller Info */
1147         ctrl->slot_device_offset = 0;
1148         ctrl->num_slots = 1;
1149         ctrl->first_slot = slot_cap >> 19;
1150         ctrl->slot_cap = slot_cap;
1151
1152         rc = pcie_init_hardware_part1(ctrl, dev);
1153         if (rc)
1154                 goto abort;
1155
1156         if (pciehp_poll_mode) {
1157                 /* Install interrupt polling timer. Start with 10 sec delay */
1158                 init_timer(&ctrl->poll_timer);
1159                 start_int_poll_timer(ctrl, 10);
1160         } else {
1161                 /* Installs the interrupt handler */
1162                 rc = request_irq(ctrl->pci_dev->irq, pcie_isr, IRQF_SHARED,
1163                                  MY_NAME, (void *)ctrl);
1164                 dbg("%s: request_irq %d for hpc%d (returns %d)\n",
1165                     __func__, ctrl->pci_dev->irq,
1166                     atomic_read(&pciehp_num_controllers), rc);
1167                 if (rc) {
1168                         err("Can't get irq %d for the hotplug controller\n",
1169                             ctrl->pci_dev->irq);
1170                         goto abort;
1171                 }
1172         }
1173         dbg("pciehp ctrl b:d:f:irq=0x%x:%x:%x:%x\n", pdev->bus->number,
1174                 PCI_SLOT(pdev->devfn), PCI_FUNC(pdev->devfn), dev->irq);
1175
1176         /*
1177          * If this is the first controller to be initialized,
1178          * initialize the pciehp work queue
1179          */
1180         if (atomic_add_return(1, &pciehp_num_controllers) == 1) {
1181                 pciehp_wq = create_singlethread_workqueue("pciehpd");
1182                 if (!pciehp_wq) {
1183                         rc = -ENOMEM;
1184                         goto abort_free_irq;
1185                 }
1186         }
1187
1188         rc = pcie_init_hardware_part2(ctrl, dev);
1189         if (rc == 0) {
1190                 ctrl->hpc_ops = &pciehp_hpc_ops;
1191                 return 0;
1192         }
1193 abort_free_irq:
1194         if (pciehp_poll_mode)
1195                 del_timer_sync(&ctrl->poll_timer);
1196         else
1197                 free_irq(ctrl->pci_dev->irq, ctrl);
1198 abort:
1199         return -1;
1200 }