drivers/net/smc91x.h

   1 /*------------------------------------------------------------------------
   2  . smc91x.h - macros for SMSC's 91C9x/91C1xx single-chip Ethernet device.
   3  .
   4  . Copyright (C) 1996 by Erik Stahlman
   5  . Copyright (C) 2001 Standard Microsystems Corporation
   6  .      Developed by Simple Network Magic Corporation
   7  . Copyright (C) 2003 Monta Vista Software, Inc.
   8  .      Unified SMC91x driver by Nicolas Pitre
   9  .
  10  . This program is free software; you can redistribute it and/or modify
  11  . it under the terms of the GNU General Public License as published by
  12  . the Free Software Foundation; either version 2 of the License, or
  13  . (at your option) any later version.
  14  .
  15  . This program is distributed in the hope that it will be useful,
  16  . but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  . MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  . GNU General Public License for more details.
  19  .
  20  . You should have received a copy of the GNU General Public License
  21  . along with this program; if not, write to the Free Software
  22  . Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  23  .
  24  . Information contained in this file was obtained from the LAN91C111
  25  . manual from SMC.  To get a copy, if you really want one, you can find
  26  . information under www.smsc.com.
  27  .
  28  . Authors
  29  .      Erik Stahlman           <erik@vt.edu>
  30  .      Daris A Nevil           <dnevil@snmc.com>
  31  .      Nicolas Pitre           <nico@cam.org>
  32  .
  33  ---------------------------------------------------------------------------*/
  34 #ifndef _SMC91X_H_
  35 #define _SMC91X_H_
  36
  37
  38 /*
  39  * Define your architecture specific bus configuration parameters here.
  40  */
  41
  42 #if     defined(CONFIG_ARCH_LUBBOCK)
  43
  44 /* We can only do 16-bit reads and writes in the static memory space. */
  45 #define SMC_CAN_USE_8BIT        0
  46 #define SMC_CAN_USE_16BIT       1
  47 #define SMC_CAN_USE_32BIT       0
  48 #define SMC_NOWAIT              1
  49
  50 /* The first two address lines aren't connected... */
  51 #define SMC_IO_SHIFT            2
  52
  53 #define SMC_inw(a, r)           readw((a) + (r))
  54 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
  55 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
  56 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
  57
  58 #elif defined(CONFIG_REDWOOD_5) || defined(CONFIG_REDWOOD_6)
  59
  60 /* We can only do 16-bit reads and writes in the static memory space. */
  61 #define SMC_CAN_USE_8BIT        0
  62 #define SMC_CAN_USE_16BIT       1
  63 #define SMC_CAN_USE_32BIT       0
  64 #define SMC_NOWAIT              1
  65
  66 #define SMC_IO_SHIFT            0
  67
  68 #define SMC_inw(a, r)           in_be16((volatile u16 *)((a) + (r)))
  69 #define SMC_outw(v, a, r)       out_be16((volatile u16 *)((a) + (r)), v)
  70 #define SMC_insw(a, r, p, l)                                            \
  71         do {                                                            \
  72                 unsigned long __port = (a) + (r);                       \
  73                 u16 *__p = (u16 *)(p);                                  \
  74                 int __l = (l);                                          \
  75                 insw(__port, __p, __l);                                 \
  76                 while (__l > 0) {                                       \
  77                         *__p = swab16(*__p);                            \
  78                         __p++;                                          \
  79                         __l--;                                          \
  80                 }                                                       \
  81         } while (0)
  82 #define SMC_outsw(a, r, p, l)                                           \
  83         do {                                                            \
  84                 unsigned long __port = (a) + (r);                       \
  85                 u16 *__p = (u16 *)(p);                                  \
  86                 int __l = (l);                                          \
  87                 while (__l > 0) {                                       \
  88                         /* Believe it or not, the swab isn't needed. */ \
  89                         outw( /* swab16 */ (*__p++), __port);           \
  90                         __l--;                                          \
  91                 }                                                       \
  92         } while (0)
  93 #define SMC_IRQ_FLAGS           (0)
  94
  95 #elif defined(CONFIG_SA1100_PLEB)
  96 /* We can only do 16-bit reads and writes in the static memory space. */
  97 #define SMC_CAN_USE_8BIT        1
  98 #define SMC_CAN_USE_16BIT       1
  99 #define SMC_CAN_USE_32BIT       0
 100 #define SMC_IO_SHIFT            0
 101 #define SMC_NOWAIT              1
 102
 103 #define SMC_inb(a, r)           readb((a) + (r))
 104 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
 105 #define SMC_inw(a, r)           readw((a) + (r))
 106 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 107 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 108 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
 109 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 110 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 111
 112 #define SMC_IRQ_FLAGS           (0)
 113
 114 #elif defined(CONFIG_SA1100_ASSABET)
 115
 116 #include <asm/arch/neponset.h>
 117
 118 /* We can only do 8-bit reads and writes in the static memory space. */
 119 #define SMC_CAN_USE_8BIT        1
 120 #define SMC_CAN_USE_16BIT       0
 121 #define SMC_CAN_USE_32BIT       0
 122 #define SMC_NOWAIT              1
 123
 124 /* The first two address lines aren't connected... */
 125 #define SMC_IO_SHIFT            2
 126
 127 #define SMC_inb(a, r)           readb((a) + (r))
 128 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 129 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
 130 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
 131
 132 #elif   defined(CONFIG_MACH_LOGICPD_PXA270)
 133
 134 #define SMC_CAN_USE_8BIT        0
 135 #define SMC_CAN_USE_16BIT       1
 136 #define SMC_CAN_USE_32BIT       0
 137 #define SMC_IO_SHIFT            0
 138 #define SMC_NOWAIT              1
 139
 140 #define SMC_inw(a, r)           readw((a) + (r))
 141 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 142 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 143 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 144
 145 #elif   defined(CONFIG_ARCH_INNOKOM) || \
 146         defined(CONFIG_MACH_MAINSTONE) || \
 147         defined(CONFIG_ARCH_PXA_IDP) || \
 148         defined(CONFIG_ARCH_RAMSES)
 149
 150 #define SMC_CAN_USE_8BIT        1
 151 #define SMC_CAN_USE_16BIT       1
 152 #define SMC_CAN_USE_32BIT       1
 153 #define SMC_IO_SHIFT            0
 154 #define SMC_NOWAIT              1
 155 #define SMC_USE_PXA_DMA         1
 156
 157 #define SMC_inb(a, r)           readb((a) + (r))
 158 #define SMC_inw(a, r)           readw((a) + (r))
 159 #define SMC_inl(a, r)           readl((a) + (r))
 160 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 161 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 162 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 163 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 164
 165 /* We actually can't write halfwords properly if not word aligned */
 166 static inline void
 167 SMC_outw(u16 val, void __iomem *ioaddr, int reg)
 168 {
 169         if (reg & 2) {
 170                 unsigned int v = val << 16;
 171                 v |= readl(ioaddr + (reg & ~2)) & 0xffff;
 172                 writel(v, ioaddr + (reg & ~2));
 173         } else {
 174                 writew(val, ioaddr + reg);
 175         }
 176 }
 177
 178 #elif   defined(CONFIG_ARCH_OMAP)
 179
 180 /* We can only do 16-bit reads and writes in the static memory space. */
 181 #define SMC_CAN_USE_8BIT        0
 182 #define SMC_CAN_USE_16BIT       1
 183 #define SMC_CAN_USE_32BIT       0
 184 #define SMC_IO_SHIFT            0
 185 #define SMC_NOWAIT              1
 186
 187 #define SMC_inw(a, r)           readw((a) + (r))
 188 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 189 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 190 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 191
 192 #include <asm/mach-types.h>
 193 #include <asm/arch/cpu.h>
 194
 195 #ifdef CONFIG_ARCH_OMAP1
 196 #define SMC_IRQ_FLAGS           ((machine_is_omap_innovator() ||        \
 197                                         machine_is_omap_osk())          \
 198                                 ? IRQF_TRIGGER_RISING : IRQF_TRIGGER_FALLING)
 199 #else
 200 #define SMC_IRQ_FLAGS           (machine_is_omap_apollon()              \
 201                                 ? IRQF_TRIGGER_HIGH : IRQF_TRIGGER_LOW)
 202 #endif
 203
 204 #elif   defined(CONFIG_SH_SH4202_MICRODEV)
 205
 206 #define SMC_CAN_USE_8BIT        0
 207 #define SMC_CAN_USE_16BIT       1
 208 #define SMC_CAN_USE_32BIT       0
 209
 210 #define SMC_inb(a, r)           inb((a) + (r) - 0xa0000000)
 211 #define SMC_inw(a, r)           inw((a) + (r) - 0xa0000000)
 212 #define SMC_inl(a, r)           inl((a) + (r) - 0xa0000000)
 213 #define SMC_outb(v, a, r)       outb(v, (a) + (r) - 0xa0000000)
 214 #define SMC_outw(v, a, r)       outw(v, (a) + (r) - 0xa0000000)
 215 #define SMC_outl(v, a, r)       outl(v, (a) + (r) - 0xa0000000)
 216 #define SMC_insl(a, r, p, l)    insl((a) + (r) - 0xa0000000, p, l)
 217 #define SMC_outsl(a, r, p, l)   outsl((a) + (r) - 0xa0000000, p, l)
 218 #define SMC_insw(a, r, p, l)    insw((a) + (r) - 0xa0000000, p, l)
 219 #define SMC_outsw(a, r, p, l)   outsw((a) + (r) - 0xa0000000, p, l)
 220
 221 #define SMC_IRQ_FLAGS           (0)
 222
 223 #elif   defined(CONFIG_ISA)
 224
 225 #define SMC_CAN_USE_8BIT        1
 226 #define SMC_CAN_USE_16BIT       1
 227 #define SMC_CAN_USE_32BIT       0
 228
 229 #define SMC_inb(a, r)           inb((a) + (r))
 230 #define SMC_inw(a, r)           inw((a) + (r))
 231 #define SMC_outb(v, a, r)       outb(v, (a) + (r))
 232 #define SMC_outw(v, a, r)       outw(v, (a) + (r))
 233 #define SMC_insw(a, r, p, l)    insw((a) + (r), p, l)
 234 #define SMC_outsw(a, r, p, l)   outsw((a) + (r), p, l)
 235
 236 #elif   defined(CONFIG_M32R)
 237
 238 #define SMC_CAN_USE_8BIT        0
 239 #define SMC_CAN_USE_16BIT       1
 240 #define SMC_CAN_USE_32BIT       0
 241
 242 #define SMC_inb(a, r)           inb(((u32)a) + (r))
 243 #define SMC_inw(a, r)           inw(((u32)a) + (r))
 244 #define SMC_outb(v, a, r)       outb(v, ((u32)a) + (r))
 245 #define SMC_outw(v, a, r)       outw(v, ((u32)a) + (r))
 246 #define SMC_insw(a, r, p, l)    insw(((u32)a) + (r), p, l)
 247 #define SMC_outsw(a, r, p, l)   outsw(((u32)a) + (r), p, l)
 248
 249 #define SMC_IRQ_FLAGS           (0)
 250
 251 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
 252 #define RPC_LSB_DEFAULT         RPC_LED_100_10
 253
 254 #elif   defined(CONFIG_MACH_LPD79520) \
 255      || defined(CONFIG_MACH_LPD7A400) \
 256      || defined(CONFIG_MACH_LPD7A404)
 257
 258 /* The LPD7X_IOBARRIER is necessary to overcome a mismatch between the
 259  * way that the CPU handles chip selects and the way that the SMC chip
 260  * expects the chip select to operate.  Refer to
 261  * Documentation/arm/Sharp-LH/IOBarrier for details.  The read from
 262  * IOBARRIER is a byte, in order that we read the least-common
 263  * denominator.  It would be wasteful to read 32 bits from an 8-bit
 264  * accessible region.
 265  *
 266  * There is no explicit protection against interrupts intervening
 267  * between the writew and the IOBARRIER.  In SMC ISR there is a
 268  * preamble that performs an IOBARRIER in the extremely unlikely event
 269  * that the driver interrupts itself between a writew to the chip an
 270  * the IOBARRIER that follows *and* the cache is large enough that the
 271  * first off-chip access while handing the interrupt is to the SMC
 272  * chip.  Other devices in the same address space as the SMC chip must
 273  * be aware of the potential for trouble and perform a similar
 274  * IOBARRIER on entry to their ISR.
 275  */
 276
 277 #include <asm/arch/constants.h> /* IOBARRIER_VIRT */
 278
 279 #define SMC_CAN_USE_8BIT        0
 280 #define SMC_CAN_USE_16BIT       1
 281 #define SMC_CAN_USE_32BIT       0
 282 #define SMC_NOWAIT              0
 283 #define LPD7X_IOBARRIER         readb (IOBARRIER_VIRT)
 284
 285 #define SMC_inw(a,r)\
 286    ({ unsigned short v = readw ((void*) ((a) + (r))); LPD7X_IOBARRIER; v; })
 287 #define SMC_outw(v,a,r)   ({ writew ((v), (a) + (r)); LPD7X_IOBARRIER; })
 288
 289 #define SMC_insw                LPD7_SMC_insw
 290 static inline void LPD7_SMC_insw (unsigned char* a, int r,
 291                                   unsigned char* p, int l)
 292 {
 293         unsigned short* ps = (unsigned short*) p;
 294         while (l-- > 0) {
 295                 *ps++ = readw (a + r);
 296                 LPD7X_IOBARRIER;
 297         }
 298 }
 299
 300 #define SMC_outsw               LPD7_SMC_outsw
 301 static inline void LPD7_SMC_outsw (unsigned char* a, int r,
 302                                    unsigned char* p, int l)
 303 {
 304         unsigned short* ps = (unsigned short*) p;
 305         while (l-- > 0) {
 306                 writew (*ps++, a + r);
 307                 LPD7X_IOBARRIER;
 308         }
 309 }
 310
 311 #define SMC_INTERRUPT_PREAMBLE  LPD7X_IOBARRIER
 312
 313 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
 314 #define RPC_LSB_DEFAULT         RPC_LED_100_10
 315
 316 #elif defined(CONFIG_SOC_AU1X00)
 317
 318 #include <au1xxx.h>
 319
 320 /* We can only do 16-bit reads and writes in the static memory space. */
 321 #define SMC_CAN_USE_8BIT        0
 322 #define SMC_CAN_USE_16BIT       1
 323 #define SMC_CAN_USE_32BIT       0
 324 #define SMC_IO_SHIFT            0
 325 #define SMC_NOWAIT              1
 326
 327 #define SMC_inw(a, r)           au_readw((unsigned long)((a) + (r)))
 328 #define SMC_insw(a, r, p, l)    \
 329         do {    \
 330                 unsigned long _a = (unsigned long)((a) + (r)); \
 331                 int _l = (l); \
 332                 u16 *_p = (u16 *)(p); \
 333                 while (_l-- > 0) \
 334                         *_p++ = au_readw(_a); \
 335         } while(0)
 336 #define SMC_outw(v, a, r)       au_writew(v, (unsigned long)((a) + (r)))
 337 #define SMC_outsw(a, r, p, l)   \
 338         do {    \
 339                 unsigned long _a = (unsigned long)((a) + (r)); \
 340                 int _l = (l); \
 341                 const u16 *_p = (const u16 *)(p); \
 342                 while (_l-- > 0) \
 343                         au_writew(*_p++ , _a); \
 344         } while(0)
 345
 346 #define SMC_IRQ_FLAGS           (0)
 347
 348 #elif   defined(CONFIG_ARCH_VERSATILE)
 349
 350 #define SMC_CAN_USE_8BIT        1
 351 #define SMC_CAN_USE_16BIT       1
 352 #define SMC_CAN_USE_32BIT       1
 353 #define SMC_NOWAIT              1
 354
 355 #define SMC_inb(a, r)           readb((a) + (r))
 356 #define SMC_inw(a, r)           readw((a) + (r))
 357 #define SMC_inl(a, r)           readl((a) + (r))
 358 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 359 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 360 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 361 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 362 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 363
 364 #define SMC_IRQ_FLAGS           (0)
 365
 366 #else
 367
 368 #define SMC_CAN_USE_8BIT        1
 369 #define SMC_CAN_USE_16BIT       1
 370 #define SMC_CAN_USE_32BIT       1
 371 #define SMC_NOWAIT              1
 372
 373 #define SMC_inb(a, r)           readb((a) + (r))
 374 #define SMC_inw(a, r)           readw((a) + (r))
 375 #define SMC_inl(a, r)           readl((a) + (r))
 376 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 377 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 378 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 379 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 380 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 381
 382 #define RPC_LSA_DEFAULT         RPC_LED_100_10
 383 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
 384
 385 #endif
 386
 387 #ifdef SMC_USE_PXA_DMA
 388 /*
 389  * Let's use the DMA engine on the XScale PXA2xx for RX packets. This is
 390  * always happening in irq context so no need to worry about races.  TX is
 391  * different and probably not worth it for that reason, and not as critical
 392  * as RX which can overrun memory and lose packets.
 393  */
 394 #include <linux/dma-mapping.h>
 395 #include <asm/dma.h>
 396 #include <asm/arch/pxa-regs.h>
 397
 398 #ifdef SMC_insl
 399 #undef SMC_insl
 400 #define SMC_insl(a, r, p, l) \
 401         smc_pxa_dma_insl(a, lp->physaddr, r, dev->dma, p, l)
 402 static inline void
 403 smc_pxa_dma_insl(void __iomem *ioaddr, u_long physaddr, int reg, int dma,
 404                  u_char *buf, int len)
 405 {
 406         dma_addr_t dmabuf;
 407
 408         /* fallback if no DMA available */
 409         if (dma == (unsigned char)-1) {
 410                 readsl(ioaddr + reg, buf, len);
 411                 return;
 412         }
 413
 414         /* 64 bit alignment is required for memory to memory DMA */
 415         if ((long)buf & 4) {
 416                 *((u32 *)buf) = SMC_inl(ioaddr, reg);
 417                 buf += 4;
 418                 len--;
 419         }
 420
 421         len *= 4;
 422         dmabuf = dma_map_single(NULL, buf, len, DMA_FROM_DEVICE);
 423         DCSR(dma) = DCSR_NODESC;
 424         DTADR(dma) = dmabuf;
 425         DSADR(dma) = physaddr + reg;
 426         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 427                      DCMD_WIDTH4 | (DCMD_LENGTH & len));
 428         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 429         while (!(DCSR(dma) & DCSR_STOPSTATE))
 430                 cpu_relax();
 431         DCSR(dma) = 0;
 432         dma_unmap_single(NULL, dmabuf, len, DMA_FROM_DEVICE);
 433 }
 434 #endif
 435
 436 #ifdef SMC_insw
 437 #undef SMC_insw
 438 #define SMC_insw(a, r, p, l) \
 439         smc_pxa_dma_insw(a, lp->physaddr, r, dev->dma, p, l)
 440 static inline void
 441 smc_pxa_dma_insw(void __iomem *ioaddr, u_long physaddr, int reg, int dma,
 442                  u_char *buf, int len)
 443 {
 444         dma_addr_t dmabuf;
 445
 446         /* fallback if no DMA available */
 447         if (dma == (unsigned char)-1) {
 448                 readsw(ioaddr + reg, buf, len);
 449                 return;
 450         }
 451
 452         /* 64 bit alignment is required for memory to memory DMA */
 453         while ((long)buf & 6) {
 454                 *((u16 *)buf) = SMC_inw(ioaddr, reg);
 455                 buf += 2;
 456                 len--;
 457         }
 458
 459         len *= 2;
 460         dmabuf = dma_map_single(NULL, buf, len, DMA_FROM_DEVICE);
 461         DCSR(dma) = DCSR_NODESC;
 462         DTADR(dma) = dmabuf;
 463         DSADR(dma) = physaddr + reg;
 464         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 465                      DCMD_WIDTH2 | (DCMD_LENGTH & len));
 466         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 467         while (!(DCSR(dma) & DCSR_STOPSTATE))
 468                 cpu_relax();
 469         DCSR(dma) = 0;
 470         dma_unmap_single(NULL, dmabuf, len, DMA_FROM_DEVICE);
 471 }
 472 #endif
 473
 474 static void
 475 smc_pxa_dma_irq(int dma, void *dummy)
 476 {
 477         DCSR(dma) = 0;
 478 }
 479 #endif  /* SMC_USE_PXA_DMA */
 480
 481
 482 /*
 483  * Everything a particular hardware setup needs should have been defined
 484  * at this point.  Add stubs for the undefined cases, mainly to avoid
 485  * compilation warnings since they'll be optimized away, or to prevent buggy
 486  * use of them.
 487  */
 488
 489 #if ! SMC_CAN_USE_32BIT
 490 #define SMC_inl(ioaddr, reg)            ({ BUG(); 0; })
 491 #define SMC_outl(x, ioaddr, reg)        BUG()
 492 #define SMC_insl(a, r, p, l)            BUG()
 493 #define SMC_outsl(a, r, p, l)           BUG()
 494 #endif
 495
 496 #if !defined(SMC_insl) || !defined(SMC_outsl)
 497 #define SMC_insl(a, r, p, l)            BUG()
 498 #define SMC_outsl(a, r, p, l)           BUG()
 499 #endif
 500
 501 #if ! SMC_CAN_USE_16BIT
 502
 503 /*
 504  * Any 16-bit access is performed with two 8-bit accesses if the hardware
 505  * can't do it directly. Most registers are 16-bit so those are mandatory.
 506  */
 507 #define SMC_outw(x, ioaddr, reg)                                        \
 508         do {                                                            \
 509                 unsigned int __val16 = (x);                             \
 510                 SMC_outb( __val16, ioaddr, reg );                       \
 511                 SMC_outb( __val16 >> 8, ioaddr, reg + (1 << SMC_IO_SHIFT));\
 512         } while (0)
 513 #define SMC_inw(ioaddr, reg)                                            \
 514         ({                                                              \
 515                 unsigned int __val16;                                   \
 516                 __val16 =  SMC_inb( ioaddr, reg );                      \
 517                 __val16 |= SMC_inb( ioaddr, reg + (1 << SMC_IO_SHIFT)) << 8; \
 518                 __val16;                                                \
 519         })
 520
 521 #define SMC_insw(a, r, p, l)            BUG()
 522 #define SMC_outsw(a, r, p, l)           BUG()
 523
 524 #endif
 525
 526 #if !defined(SMC_insw) || !defined(SMC_outsw)
 527 #define SMC_insw(a, r, p, l)            BUG()
 528 #define SMC_outsw(a, r, p, l)           BUG()
 529 #endif
 530
 531 #if ! SMC_CAN_USE_8BIT
 532 #define SMC_inb(ioaddr, reg)            ({ BUG(); 0; })
 533 #define SMC_outb(x, ioaddr, reg)        BUG()
 534 #define SMC_insb(a, r, p, l)            BUG()
 535 #define SMC_outsb(a, r, p, l)           BUG()
 536 #endif
 537
 538 #if !defined(SMC_insb) || !defined(SMC_outsb)
 539 #define SMC_insb(a, r, p, l)            BUG()
 540 #define SMC_outsb(a, r, p, l)           BUG()
 541 #endif
 542
 543 #ifndef SMC_CAN_USE_DATACS
 544 #define SMC_CAN_USE_DATACS      0
 545 #endif
 546
 547 #ifndef SMC_IO_SHIFT
 548 #define SMC_IO_SHIFT    0
 549 #endif
 550
 551 #ifndef SMC_IRQ_FLAGS
 552 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_RISING
 553 #endif
 554
 555 #ifndef SMC_INTERRUPT_PREAMBLE
 556 #define SMC_INTERRUPT_PREAMBLE
 557 #endif
 558
 559
 560 /* Because of bank switching, the LAN91x uses only 16 I/O ports */
 561 #define SMC_IO_EXTENT   (16 << SMC_IO_SHIFT)
 562 #define SMC_DATA_EXTENT (4)
 563
 564 /*
 565  . Bank Select Register:
 566  .
 567  .              yyyy yyyy 0000 00xx
 568  .              xx              = bank number
 569  .              yyyy yyyy       = 0x33, for identification purposes.
 570 */
 571 #define BANK_SELECT             (14 << SMC_IO_SHIFT)
 572
 573
 574 // Transmit Control Register
 575 /* BANK 0  */
 576 #define TCR_REG         SMC_REG(0x0000, 0)
 577 #define TCR_ENABLE      0x0001  // When 1 we can transmit
 578 #define TCR_LOOP        0x0002  // Controls output pin LBK
 579 #define TCR_FORCOL      0x0004  // When 1 will force a collision
 580 #define TCR_PAD_EN      0x0080  // When 1 will pad tx frames < 64 bytes w/0
 581 #define TCR_NOCRC       0x0100  // When 1 will not append CRC to tx frames
 582 #define TCR_MON_CSN     0x0400  // When 1 tx monitors carrier
 583 #define TCR_FDUPLX      0x0800  // When 1 enables full duplex operation
 584 #define TCR_STP_SQET    0x1000  // When 1 stops tx if Signal Quality Error
 585 #define TCR_EPH_LOOP    0x2000  // When 1 enables EPH block loopback
 586 #define TCR_SWFDUP      0x8000  // When 1 enables Switched Full Duplex mode
 587
 588 #define TCR_CLEAR       0       /* do NOTHING */
 589 /* the default settings for the TCR register : */
 590 #define TCR_DEFAULT     (TCR_ENABLE | TCR_PAD_EN)
 591
 592
 593 // EPH Status Register
 594 /* BANK 0  */
 595 #define EPH_STATUS_REG  SMC_REG(0x0002, 0)
 596 #define ES_TX_SUC       0x0001  // Last TX was successful
 597 #define ES_SNGL_COL     0x0002  // Single collision detected for last tx
 598 #define ES_MUL_COL      0x0004  // Multiple collisions detected for last tx
 599 #define ES_LTX_MULT     0x0008  // Last tx was a multicast
 600 #define ES_16COL        0x0010  // 16 Collisions Reached
 601 #define ES_SQET         0x0020  // Signal Quality Error Test
 602 #define ES_LTXBRD       0x0040  // Last tx was a broadcast
 603 #define ES_TXDEFR       0x0080  // Transmit Deferred
 604 #define ES_LATCOL       0x0200  // Late collision detected on last tx
 605 #define ES_LOSTCARR     0x0400  // Lost Carrier Sense
 606 #define ES_EXC_DEF      0x0800  // Excessive Deferral
 607 #define ES_CTR_ROL      0x1000  // Counter Roll Over indication
 608 #define ES_LINK_OK      0x4000  // Driven by inverted value of nLNK pin
 609 #define ES_TXUNRN       0x8000  // Tx Underrun
 610
 611
 612 // Receive Control Register
 613 /* BANK 0  */
 614 #define RCR_REG         SMC_REG(0x0004, 0)
 615 #define RCR_RX_ABORT    0x0001  // Set if a rx frame was aborted
 616 #define RCR_PRMS        0x0002  // Enable promiscuous mode
 617 #define RCR_ALMUL       0x0004  // When set accepts all multicast frames
 618 #define RCR_RXEN        0x0100  // IFF this is set, we can receive packets
 619 #define RCR_STRIP_CRC   0x0200  // When set strips CRC from rx packets
 620 #define RCR_ABORT_ENB   0x0200  // When set will abort rx on collision
 621 #define RCR_FILT_CAR    0x0400  // When set filters leading 12 bit s of carrier
 622 #define RCR_SOFTRST     0x8000  // resets the chip
 623
 624 /* the normal settings for the RCR register : */
 625 #define RCR_DEFAULT     (RCR_STRIP_CRC | RCR_RXEN)
 626 #define RCR_CLEAR       0x0     // set it to a base state
 627
 628
 629 // Counter Register
 630 /* BANK 0  */
 631 #define COUNTER_REG     SMC_REG(0x0006, 0)
 632
 633
 634 // Memory Information Register
 635 /* BANK 0  */
 636 #define MIR_REG         SMC_REG(0x0008, 0)
 637
 638
 639 // Receive/Phy Control Register
 640 /* BANK 0  */
 641 #define RPC_REG         SMC_REG(0x000A, 0)
 642 #define RPC_SPEED       0x2000  // When 1 PHY is in 100Mbps mode.
 643 #define RPC_DPLX        0x1000  // When 1 PHY is in Full-Duplex Mode
 644 #define RPC_ANEG        0x0800  // When 1 PHY is in Auto-Negotiate Mode
 645 #define RPC_LSXA_SHFT   5       // Bits to shift LS2A,LS1A,LS0A to lsb
 646 #define RPC_LSXB_SHFT   2       // Bits to get LS2B,LS1B,LS0B to lsb
 647 #define RPC_LED_100_10  (0x00)  // LED = 100Mbps OR's with 10Mbps link detect
 648 #define RPC_LED_RES     (0x01)  // LED = Reserved
 649 #define RPC_LED_10      (0x02)  // LED = 10Mbps link detect
 650 #define RPC_LED_FD      (0x03)  // LED = Full Duplex Mode
 651 #define RPC_LED_TX_RX   (0x04)  // LED = TX or RX packet occurred
 652 #define RPC_LED_100     (0x05)  // LED = 100Mbps link dectect
 653 #define RPC_LED_TX      (0x06)  // LED = TX packet occurred
 654 #define RPC_LED_RX      (0x07)  // LED = RX packet occurred
 655
 656 #ifndef RPC_LSA_DEFAULT
 657 #define RPC_LSA_DEFAULT RPC_LED_100
 658 #endif
 659 #ifndef RPC_LSB_DEFAULT
 660 #define RPC_LSB_DEFAULT RPC_LED_FD
 661 #endif
 662
 663 #define RPC_DEFAULT (RPC_ANEG | (RPC_LSA_DEFAULT << RPC_LSXA_SHFT) | (RPC_LSB_DEFAULT << RPC_LSXB_SHFT) | RPC_SPEED | RPC_DPLX)
 664
 665
 666 /* Bank 0 0x0C is reserved */
 667
 668 // Bank Select Register
 669 /* All Banks */
 670 #define BSR_REG         0x000E
 671
 672
 673 // Configuration Reg
 674 /* BANK 1 */
 675 #define CONFIG_REG      SMC_REG(0x0000, 1)
 676 #define CONFIG_EXT_PHY  0x0200  // 1=external MII, 0=internal Phy
 677 #define CONFIG_GPCNTRL  0x0400  // Inverse value drives pin nCNTRL
 678 #define CONFIG_NO_WAIT  0x1000  // When 1 no extra wait states on ISA bus
 679 #define CONFIG_EPH_POWER_EN 0x8000 // When 0 EPH is placed into low power mode.
 680
 681 // Default is powered-up, Internal Phy, Wait States, and pin nCNTRL=low
 682 #define CONFIG_DEFAULT  (CONFIG_EPH_POWER_EN)
 683
 684
 685 // Base Address Register
 686 /* BANK 1 */
 687 #define BASE_REG        SMC_REG(0x0002, 1)
 688
 689
 690 // Individual Address Registers
 691 /* BANK 1 */
 692 #define ADDR0_REG       SMC_REG(0x0004, 1)
 693 #define ADDR1_REG       SMC_REG(0x0006, 1)
 694 #define ADDR2_REG       SMC_REG(0x0008, 1)
 695
 696
 697 // General Purpose Register
 698 /* BANK 1 */
 699 #define GP_REG          SMC_REG(0x000A, 1)
 700
 701
 702 // Control Register
 703 /* BANK 1 */
 704 #define CTL_REG         SMC_REG(0x000C, 1)
 705 #define CTL_RCV_BAD     0x4000 // When 1 bad CRC packets are received
 706 #define CTL_AUTO_RELEASE 0x0800 // When 1 tx pages are released automatically
 707 #define CTL_LE_ENABLE   0x0080 // When 1 enables Link Error interrupt
 708 #define CTL_CR_ENABLE   0x0040 // When 1 enables Counter Rollover interrupt
 709 #define CTL_TE_ENABLE   0x0020 // When 1 enables Transmit Error interrupt
 710 #define CTL_EEPROM_SELECT 0x0004 // Controls EEPROM reload & store
 711 #define CTL_RELOAD      0x0002 // When set reads EEPROM into registers
 712 #define CTL_STORE       0x0001 // When set stores registers into EEPROM
 713
 714
 715 // MMU Command Register
 716 /* BANK 2 */
 717 #define MMU_CMD_REG     SMC_REG(0x0000, 2)
 718 #define MC_BUSY         1       // When 1 the last release has not completed
 719 #define MC_NOP          (0<<5)  // No Op
 720 #define MC_ALLOC        (1<<5)  // OR with number of 256 byte packets
 721 #define MC_RESET        (2<<5)  // Reset MMU to initial state
 722 #define MC_REMOVE       (3<<5)  // Remove the current rx packet
 723 #define MC_RELEASE      (4<<5)  // Remove and release the current rx packet
 724 #define MC_FREEPKT      (5<<5)  // Release packet in PNR register
 725 #define MC_ENQUEUE      (6<<5)  // Enqueue the packet for transmit
 726 #define MC_RSTTXFIFO    (7<<5)  // Reset the TX FIFOs
 727
 728
 729 // Packet Number Register
 730 /* BANK 2 */
 731 #define PN_REG          SMC_REG(0x0002, 2)
 732
 733
 734 // Allocation Result Register
 735 /* BANK 2 */
 736 #define AR_REG          SMC_REG(0x0003, 2)
 737 #define AR_FAILED       0x80    // Alocation Failed
 738
 739
 740 // TX FIFO Ports Register
 741 /* BANK 2 */
 742 #define TXFIFO_REG      SMC_REG(0x0004, 2)
 743 #define TXFIFO_TEMPTY   0x80    // TX FIFO Empty
 744
 745 // RX FIFO Ports Register
 746 /* BANK 2 */
 747 #define RXFIFO_REG      SMC_REG(0x0005, 2)
 748 #define RXFIFO_REMPTY   0x80    // RX FIFO Empty
 749
 750 #define FIFO_REG        SMC_REG(0x0004, 2)
 751
 752 // Pointer Register
 753 /* BANK 2 */
 754 #define PTR_REG         SMC_REG(0x0006, 2)
 755 #define PTR_RCV         0x8000 // 1=Receive area, 0=Transmit area
 756 #define PTR_AUTOINC     0x4000 // Auto increment the pointer on each access
 757 #define PTR_READ        0x2000 // When 1 the operation is a read
 758
 759
 760 // Data Register
 761 /* BANK 2 */
 762 #define DATA_REG        SMC_REG(0x0008, 2)
 763
 764
 765 // Interrupt Status/Acknowledge Register
 766 /* BANK 2 */
 767 #define INT_REG         SMC_REG(0x000C, 2)
 768
 769
 770 // Interrupt Mask Register
 771 /* BANK 2 */
 772 #define IM_REG          SMC_REG(0x000D, 2)
 773 #define IM_MDINT        0x80 // PHY MI Register 18 Interrupt
 774 #define IM_ERCV_INT     0x40 // Early Receive Interrupt
 775 #define IM_EPH_INT      0x20 // Set by Ethernet Protocol Handler section
 776 #define IM_RX_OVRN_INT  0x10 // Set by Receiver Overruns
 777 #define IM_ALLOC_INT    0x08 // Set when allocation request is completed
 778 #define IM_TX_EMPTY_INT 0x04 // Set if the TX FIFO goes empty
 779 #define IM_TX_INT       0x02 // Transmit Interrupt
 780 #define IM_RCV_INT      0x01 // Receive Interrupt
 781
 782
 783 // Multicast Table Registers
 784 /* BANK 3 */
 785 #define MCAST_REG1      SMC_REG(0x0000, 3)
 786 #define MCAST_REG2      SMC_REG(0x0002, 3)
 787 #define MCAST_REG3      SMC_REG(0x0004, 3)
 788 #define MCAST_REG4      SMC_REG(0x0006, 3)
 789
 790
 791 // Management Interface Register (MII)
 792 /* BANK 3 */
 793 #define MII_REG         SMC_REG(0x0008, 3)
 794 #define MII_MSK_CRS100  0x4000 // Disables CRS100 detection during tx half dup
 795 #define MII_MDOE        0x0008 // MII Output Enable
 796 #define MII_MCLK        0x0004 // MII Clock, pin MDCLK
 797 #define MII_MDI         0x0002 // MII Input, pin MDI
 798 #define MII_MDO         0x0001 // MII Output, pin MDO
 799
 800
 801 // Revision Register
 802 /* BANK 3 */
 803 /* ( hi: chip id   low: rev # ) */
 804 #define REV_REG         SMC_REG(0x000A, 3)
 805
 806
 807 // Early RCV Register
 808 /* BANK 3 */
 809 /* this is NOT on SMC9192 */
 810 #define ERCV_REG        SMC_REG(0x000C, 3)
 811 #define ERCV_RCV_DISCRD 0x0080 // When 1 discards a packet being received
 812 #define ERCV_THRESHOLD  0x001F // ERCV Threshold Mask
 813
 814
 815 // External Register
 816 /* BANK 7 */
 817 #define EXT_REG         SMC_REG(0x0000, 7)
 818
 819
 820 #define CHIP_9192       3
 821 #define CHIP_9194       4
 822 #define CHIP_9195       5
 823 #define CHIP_9196       6
 824 #define CHIP_91100      7
 825 #define CHIP_91100FD    8
 826 #define CHIP_91111FD    9
 827
 828 static const char * chip_ids[ 16 ] =  {
 829         NULL, NULL, NULL,
 830         /* 3 */ "SMC91C90/91C92",
 831         /* 4 */ "SMC91C94",
 832         /* 5 */ "SMC91C95",
 833         /* 6 */ "SMC91C96",
 834         /* 7 */ "SMC91C100",
 835         /* 8 */ "SMC91C100FD",
 836         /* 9 */ "SMC91C11xFD",
 837         NULL, NULL, NULL,
 838         NULL, NULL, NULL};
 839
 840
 841 /*
 842  . Receive status bits
 843 */
 844 #define RS_ALGNERR      0x8000
 845 #define RS_BRODCAST     0x4000
 846 #define RS_BADCRC       0x2000
 847 #define RS_ODDFRAME     0x1000
 848 #define RS_TOOLONG      0x0800
 849 #define RS_TOOSHORT     0x0400
 850 #define RS_MULTICAST    0x0001
 851 #define RS_ERRORS       (RS_ALGNERR | RS_BADCRC | RS_TOOLONG | RS_TOOSHORT)
 852
 853
 854 /*
 855  * PHY IDs
 856  *  LAN83C183 == LAN91C111 Internal PHY
 857  */
 858 #define PHY_LAN83C183   0x0016f840
 859 #define PHY_LAN83C180   0x02821c50
 860
 861 /*
 862  * PHY Register Addresses (LAN91C111 Internal PHY)
 863  *
 864  * Generic PHY registers can be found in <linux/mii.h>
 865  *
 866  * These phy registers are specific to our on-board phy.
 867  */
 868
 869 // PHY Configuration Register 1
 870 #define PHY_CFG1_REG            0x10
 871 #define PHY_CFG1_LNKDIS         0x8000  // 1=Rx Link Detect Function disabled
 872 #define PHY_CFG1_XMTDIS         0x4000  // 1=TP Transmitter Disabled
 873 #define PHY_CFG1_XMTPDN         0x2000  // 1=TP Transmitter Powered Down
 874 #define PHY_CFG1_BYPSCR         0x0400  // 1=Bypass scrambler/descrambler
 875 #define PHY_CFG1_UNSCDS         0x0200  // 1=Unscramble Idle Reception Disable
 876 #define PHY_CFG1_EQLZR          0x0100  // 1=Rx Equalizer Disabled
 877 #define PHY_CFG1_CABLE          0x0080  // 1=STP(150ohm), 0=UTP(100ohm)
 878 #define PHY_CFG1_RLVL0          0x0040  // 1=Rx Squelch level reduced by 4.5db
 879 #define PHY_CFG1_TLVL_SHIFT     2       // Transmit Output Level Adjust
 880 #define PHY_CFG1_TLVL_MASK      0x003C
 881 #define PHY_CFG1_TRF_MASK       0x0003  // Transmitter Rise/Fall time
 882
 883
 884 // PHY Configuration Register 2
 885 #define PHY_CFG2_REG            0x11
 886 #define PHY_CFG2_APOLDIS        0x0020  // 1=Auto Polarity Correction disabled
 887 #define PHY_CFG2_JABDIS         0x0010  // 1=Jabber disabled
 888 #define PHY_CFG2_MREG           0x0008  // 1=Multiple register access (MII mgt)
 889 #define PHY_CFG2_INTMDIO        0x0004  // 1=Interrupt signaled with MDIO pulseo
 890
 891 // PHY Status Output (and Interrupt status) Register
 892 #define PHY_INT_REG             0x12    // Status Output (Interrupt Status)
 893 #define PHY_INT_INT             0x8000  // 1=bits have changed since last read
 894 #define PHY_INT_LNKFAIL         0x4000  // 1=Link Not detected
 895 #define PHY_INT_LOSSSYNC        0x2000  // 1=Descrambler has lost sync
 896 #define PHY_INT_CWRD            0x1000  // 1=Invalid 4B5B code detected on rx
 897 #define PHY_INT_SSD             0x0800  // 1=No Start Of Stream detected on rx
 898 #define PHY_INT_ESD             0x0400  // 1=No End Of Stream detected on rx
 899 #define PHY_INT_RPOL            0x0200  // 1=Reverse Polarity detected
 900 #define PHY_INT_JAB             0x0100  // 1=Jabber detected
 901 #define PHY_INT_SPDDET          0x0080  // 1=100Base-TX mode, 0=10Base-T mode
 902 #define PHY_INT_DPLXDET         0x0040  // 1=Device in Full Duplex
 903
 904 // PHY Interrupt/Status Mask Register
 905 #define PHY_MASK_REG            0x13    // Interrupt Mask
 906 // Uses the same bit definitions as PHY_INT_REG
 907
 908
 909 /*
 910  * SMC91C96 ethernet config and status registers.
 911  * These are in the "attribute" space.
 912  */
 913 #define ECOR                    0x8000
 914 #define ECOR_RESET              0x80
 915 #define ECOR_LEVEL_IRQ          0x40
 916 #define ECOR_WR_ATTRIB          0x04
 917 #define ECOR_ENABLE             0x01
 918
 919 #define ECSR                    0x8002
 920 #define ECSR_IOIS8              0x20
 921 #define ECSR_PWRDWN             0x04
 922 #define ECSR_INT                0x02
 923
 924 #define ATTRIB_SIZE             ((64*1024) << SMC_IO_SHIFT)
 925
 926
 927 /*
 928  * Macros to abstract register access according to the data bus
 929  * capabilities.  Please use those and not the in/out primitives.
 930  * Note: the following macros do *not* select the bank -- this must
 931  * be done separately as needed in the main code.  The SMC_REG() macro
 932  * only uses the bank argument for debugging purposes (when enabled).
 933  *
 934  * Note: despite inline functions being safer, everything leading to this
 935  * should preferably be macros to let BUG() display the line number in
 936  * the core source code since we're interested in the top call site
 937  * not in any inline function location.
 938  */
 939
 940 #if SMC_DEBUG > 0
 941 #define SMC_REG(reg, bank)                                              \
 942         ({                                                              \
 943                 int __b = SMC_CURRENT_BANK();                           \
 944                 if (unlikely((__b & ~0xf0) != (0x3300 | bank))) {       \
 945                         printk( "%s: bank reg screwed (0x%04x)\n",      \
 946                                 CARDNAME, __b );                        \
 947                         BUG();                                          \
 948                 }                                                       \
 949                 reg<<SMC_IO_SHIFT;                                      \
 950         })
 951 #else
 952 #define SMC_REG(reg, bank)      (reg<<SMC_IO_SHIFT)
 953 #endif
 954
 955 /*
 956  * Hack Alert: Some setups just can't write 8 or 16 bits reliably when not
 957  * aligned to a 32 bit boundary.  I tell you that does exist!
 958  * Fortunately the affected register accesses can be easily worked around
 959  * since we can write zeroes to the preceeding 16 bits without adverse
 960  * effects and use a 32-bit access.
 961  *
 962  * Enforce it on any 32-bit capable setup for now.
 963  */
 964 #define SMC_MUST_ALIGN_WRITE    SMC_CAN_USE_32BIT
 965
 966 #define SMC_GET_PN()                                                    \
 967         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, PN_REG))             \
 968                                 : (SMC_inw(ioaddr, PN_REG) & 0xFF) )
 969
 970 #define SMC_SET_PN(x)                                                   \
 971         do {                                                            \
 972                 if (SMC_MUST_ALIGN_WRITE)                               \
 973                         SMC_outl((x)<<16, ioaddr, SMC_REG(0, 2));       \
 974                 else if (SMC_CAN_USE_8BIT)                              \
 975                         SMC_outb(x, ioaddr, PN_REG);                    \
 976                 else                                                    \
 977                         SMC_outw(x, ioaddr, PN_REG);                    \
 978         } while (0)
 979
 980 #define SMC_GET_AR()                                                    \
 981         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, AR_REG))             \
 982                                 : (SMC_inw(ioaddr, PN_REG) >> 8) )
 983
 984 #define SMC_GET_TXFIFO()                                                \
 985         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, TXFIFO_REG))         \
 986                                 : (SMC_inw(ioaddr, TXFIFO_REG) & 0xFF) )
 987
 988 #define SMC_GET_RXFIFO()                                                \
 989           ( SMC_CAN_USE_8BIT    ? (SMC_inb(ioaddr, RXFIFO_REG))         \
 990                                 : (SMC_inw(ioaddr, TXFIFO_REG) >> 8) )
 991
 992 #define SMC_GET_INT()                                                   \
 993         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, INT_REG))            \
 994                                 : (SMC_inw(ioaddr, INT_REG) & 0xFF) )
 995
 996 #define SMC_ACK_INT(x)                                                  \
 997         do {                                                            \
 998                 if (SMC_CAN_USE_8BIT)                                   \
 999                         SMC_outb(x, ioaddr, INT_REG);                   \
1000                 else {                                                  \
1001                         unsigned long __flags;                          \
1002                         int __mask;                                     \
1003                         local_irq_save(__flags);                        \
1004                         __mask = SMC_inw( ioaddr, INT_REG ) & ~0xff;    \
1005                         SMC_outw( __mask | (x), ioaddr, INT_REG );      \
1006                         local_irq_restore(__flags);                     \
1007                 }                                                       \
1008         } while (0)
1009
1010 #define SMC_GET_INT_MASK()                                              \
1011         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, IM_REG))             \
1012                                 : (SMC_inw( ioaddr, INT_REG ) >> 8) )
1013
1014 #define SMC_SET_INT_MASK(x)                                             \
1015         do {                                                            \
1016                 if (SMC_CAN_USE_8BIT)                                   \
1017                         SMC_outb(x, ioaddr, IM_REG);                    \
1018                 else                                                    \
1019                         SMC_outw((x) << 8, ioaddr, INT_REG);            \
1020         } while (0)
1021
1022 #define SMC_CURRENT_BANK()      SMC_inw(ioaddr, BANK_SELECT)
1023
1024 #define SMC_SELECT_BANK(x)                                              \
1025         do {                                                            \
1026                 if (SMC_MUST_ALIGN_WRITE)                               \
1027                         SMC_outl((x)<<16, ioaddr, 12<<SMC_IO_SHIFT);    \
1028                 else                                                    \
1029                         SMC_outw(x, ioaddr, BANK_SELECT);               \
1030         } while (0)
1031
1032 #define SMC_GET_BASE()          SMC_inw(ioaddr, BASE_REG)
1033
1034 #define SMC_SET_BASE(x)         SMC_outw(x, ioaddr, BASE_REG)
1035
1036 #define SMC_GET_CONFIG()        SMC_inw(ioaddr, CONFIG_REG)
1037
1038 #define SMC_SET_CONFIG(x)       SMC_outw(x, ioaddr, CONFIG_REG)
1039
1040 #define SMC_GET_COUNTER()       SMC_inw(ioaddr, COUNTER_REG)
1041
1042 #define SMC_GET_CTL()           SMC_inw(ioaddr, CTL_REG)
1043
1044 #define SMC_SET_CTL(x)          SMC_outw(x, ioaddr, CTL_REG)
1045
1046 #define SMC_GET_MII()           SMC_inw(ioaddr, MII_REG)
1047
1048 #define SMC_SET_MII(x)          SMC_outw(x, ioaddr, MII_REG)
1049
1050 #define SMC_GET_MIR()           SMC_inw(ioaddr, MIR_REG)
1051
1052 #define SMC_SET_MIR(x)          SMC_outw(x, ioaddr, MIR_REG)
1053
1054 #define SMC_GET_MMU_CMD()       SMC_inw(ioaddr, MMU_CMD_REG)
1055
1056 #define SMC_SET_MMU_CMD(x)      SMC_outw(x, ioaddr, MMU_CMD_REG)
1057
1058 #define SMC_GET_FIFO()          SMC_inw(ioaddr, FIFO_REG)
1059
1060 #define SMC_GET_PTR()           SMC_inw(ioaddr, PTR_REG)
1061
1062 #define SMC_SET_PTR(x)                                                  \
1063         do {                                                            \
1064                 if (SMC_MUST_ALIGN_WRITE)                               \
1065                         SMC_outl((x)<<16, ioaddr, SMC_REG(4, 2));       \
1066                 else                                                    \
1067                         SMC_outw(x, ioaddr, PTR_REG);                   \
1068         } while (0)
1069
1070 #define SMC_GET_EPH_STATUS()    SMC_inw(ioaddr, EPH_STATUS_REG)
1071
1072 #define SMC_GET_RCR()           SMC_inw(ioaddr, RCR_REG)
1073
1074 #define SMC_SET_RCR(x)          SMC_outw(x, ioaddr, RCR_REG)
1075
1076 #define SMC_GET_REV()           SMC_inw(ioaddr, REV_REG)
1077
1078 #define SMC_GET_RPC()           SMC_inw(ioaddr, RPC_REG)
1079
1080 #define SMC_SET_RPC(x)                                                  \
1081         do {                                                            \
1082                 if (SMC_MUST_ALIGN_WRITE)                               \
1083                         SMC_outl((x)<<16, ioaddr, SMC_REG(8, 0));       \
1084                 else                                                    \
1085                         SMC_outw(x, ioaddr, RPC_REG);                   \
1086         } while (0)
1087
1088 #define SMC_GET_TCR()           SMC_inw(ioaddr, TCR_REG)
1089
1090 #define SMC_SET_TCR(x)          SMC_outw(x, ioaddr, TCR_REG)
1091
1092 #ifndef SMC_GET_MAC_ADDR
1093 #define SMC_GET_MAC_ADDR(addr)                                          \
1094         do {                                                            \
1095                 unsigned int __v;                                       \
1096                 __v = SMC_inw( ioaddr, ADDR0_REG );                     \
1097                 addr[0] = __v; addr[1] = __v >> 8;                      \
1098                 __v = SMC_inw( ioaddr, ADDR1_REG );                     \
1099                 addr[2] = __v; addr[3] = __v >> 8;                      \
1100                 __v = SMC_inw( ioaddr, ADDR2_REG );                     \
1101                 addr[4] = __v; addr[5] = __v >> 8;                      \
1102         } while (0)
1103 #endif
1104
1105 #define SMC_SET_MAC_ADDR(addr)                                          \
1106         do {                                                            \
1107                 SMC_outw( addr[0]|(addr[1] << 8), ioaddr, ADDR0_REG );  \
1108                 SMC_outw( addr[2]|(addr[3] << 8), ioaddr, ADDR1_REG );  \
1109                 SMC_outw( addr[4]|(addr[5] << 8), ioaddr, ADDR2_REG );  \
1110         } while (0)
1111
1112 #define SMC_SET_MCAST(x)                                                \
1113         do {                                                            \
1114                 const unsigned char *mt = (x);                          \
1115                 SMC_outw( mt[0] | (mt[1] << 8), ioaddr, MCAST_REG1 );   \
1116                 SMC_outw( mt[2] | (mt[3] << 8), ioaddr, MCAST_REG2 );   \
1117                 SMC_outw( mt[4] | (mt[5] << 8), ioaddr, MCAST_REG3 );   \
1118                 SMC_outw( mt[6] | (mt[7] << 8), ioaddr, MCAST_REG4 );   \
1119         } while (0)
1120
1121 #define SMC_PUT_PKT_HDR(status, length)                                 \
1122         do {                                                            \
1123                 if (SMC_CAN_USE_32BIT)                                  \
1124                         SMC_outl((status) | (length)<<16, ioaddr, DATA_REG); \
1125                 else {                                                  \
1126                         SMC_outw(status, ioaddr, DATA_REG);             \
1127                         SMC_outw(length, ioaddr, DATA_REG);             \
1128                 }                                                       \
1129         } while (0)
1130
1131 #define SMC_GET_PKT_HDR(status, length)                                 \
1132         do {                                                            \
1133                 if (SMC_CAN_USE_32BIT) {                                \
1134                         unsigned int __val = SMC_inl(ioaddr, DATA_REG); \
1135                         (status) = __val & 0xffff;                      \
1136                         (length) = __val >> 16;                         \
1137                 } else {                                                \
1138                         (status) = SMC_inw(ioaddr, DATA_REG);           \
1139                         (length) = SMC_inw(ioaddr, DATA_REG);           \
1140                 }                                                       \
1141         } while (0)
1142
1143 #define SMC_PUSH_DATA(p, l)                                             \
1144         do {                                                            \
1145                 if (SMC_CAN_USE_32BIT) {                                \
1146                         void *__ptr = (p);                              \
1147                         int __len = (l);                                \
1148                         void __iomem *__ioaddr = ioaddr;                \
1149                         if (__len >= 2 && (unsigned long)__ptr & 2) {   \
1150                                 __len -= 2;                             \
1151                                 SMC_outw(*(u16 *)__ptr, ioaddr, DATA_REG); \
1152                                 __ptr += 2;                             \
1153                         }                                               \
1154                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1155                                 __ioaddr = lp->datacs;                  \
1156                         SMC_outsl(__ioaddr, DATA_REG, __ptr, __len>>2); \
1157                         if (__len & 2) {                                \
1158                                 __ptr += (__len & ~3);                  \
1159                                 SMC_outw(*((u16 *)__ptr), ioaddr, DATA_REG); \
1160                         }                                               \
1161                 } else if (SMC_CAN_USE_16BIT)                           \
1162                         SMC_outsw(ioaddr, DATA_REG, p, (l) >> 1);       \
1163                 else if (SMC_CAN_USE_8BIT)                              \
1164                         SMC_outsb(ioaddr, DATA_REG, p, l);              \
1165         } while (0)
1166
1167 #define SMC_PULL_DATA(p, l)                                             \
1168         do {                                                            \
1169                 if (SMC_CAN_USE_32BIT) {                                \
1170                         void *__ptr = (p);                              \
1171                         int __len = (l);                                \
1172                         void __iomem *__ioaddr = ioaddr;                \
1173                         if ((unsigned long)__ptr & 2) {                 \
1174                                 /*                                      \
1175                                  * We want 32bit alignment here.        \
1176                                  * Since some buses perform a full      \
1177                                  * 32bit fetch even for 16bit data      \
1178                                  * we can't use SMC_inw() here.         \
1179                                  * Back both source (on-chip) and       \
1180                                  * destination pointers of 2 bytes.     \
1181                                  * This is possible since the call to   \
1182                                  * SMC_GET_PKT_HDR() already advanced   \
1183                                  * the source pointer of 4 bytes, and   \
1184                                  * the skb_reserve(skb, 2) advanced     \
1185                                  * the destination pointer of 2 bytes.  \
1186                                  */                                     \
1187                                 __ptr -= 2;                             \
1188                                 __len += 2;                             \
1189                                 SMC_SET_PTR(2|PTR_READ|PTR_RCV|PTR_AUTOINC); \
1190                         }                                               \
1191                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1192                                 __ioaddr = lp->datacs;                  \
1193                         __len += 2;                                     \
1194                         SMC_insl(__ioaddr, DATA_REG, __ptr, __len>>2);  \
1195                 } else if (SMC_CAN_USE_16BIT)                           \
1196                         SMC_insw(ioaddr, DATA_REG, p, (l) >> 1);        \
1197                 else if (SMC_CAN_USE_8BIT)                              \
1198                         SMC_insb(ioaddr, DATA_REG, p, l);               \
1199         } while (0)
1200
1201 #endif  /* _SMC91X_H_ */