drivers/net/smc91x.h

   1 /*------------------------------------------------------------------------
   2  . smc91x.h - macros for SMSC's 91C9x/91C1xx single-chip Ethernet device.
   3  .
   4  . Copyright (C) 1996 by Erik Stahlman
   5  . Copyright (C) 2001 Standard Microsystems Corporation
   6  .      Developed by Simple Network Magic Corporation
   7  . Copyright (C) 2003 Monta Vista Software, Inc.
   8  .      Unified SMC91x driver by Nicolas Pitre
   9  .
  10  . This program is free software; you can redistribute it and/or modify
  11  . it under the terms of the GNU General Public License as published by
  12  . the Free Software Foundation; either version 2 of the License, or
  13  . (at your option) any later version.
  14  .
  15  . This program is distributed in the hope that it will be useful,
  16  . but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  . MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  . GNU General Public License for more details.
  19  .
  20  . You should have received a copy of the GNU General Public License
  21  . along with this program; if not, write to the Free Software
  22  . Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  23  .
  24  . Information contained in this file was obtained from the LAN91C111
  25  . manual from SMC.  To get a copy, if you really want one, you can find
  26  . information under www.smsc.com.
  27  .
  28  . Authors
  29  .      Erik Stahlman           <erik@vt.edu>
  30  .      Daris A Nevil           <dnevil@snmc.com>
  31  .      Nicolas Pitre           <nico@cam.org>
  32  .
  33  ---------------------------------------------------------------------------*/
  34 #ifndef _SMC91X_H_
  35 #define _SMC91X_H_
  36
  37
  38 /*
  39  * Define your architecture specific bus configuration parameters here.
  40  */
  41
  42 #if     defined(CONFIG_ARCH_LUBBOCK)
  43
  44 /* We can only do 16-bit reads and writes in the static memory space. */
  45 #define SMC_CAN_USE_8BIT        0
  46 #define SMC_CAN_USE_16BIT       1
  47 #define SMC_CAN_USE_32BIT       0
  48 #define SMC_NOWAIT              1
  49
  50 /* The first two address lines aren't connected... */
  51 #define SMC_IO_SHIFT            2
  52
  53 #define SMC_inw(a, r)           readw((a) + (r))
  54 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
  55 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
  56 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
  57
  58 #elif defined(CONFIG_BFIN)
  59
  60 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_HIGH
  61 #define RPC_LSA_DEFAULT         RPC_LED_100_10
  62 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
  63
  64 # if defined (CONFIG_BFIN561_EZKIT)
  65 #define SMC_CAN_USE_8BIT        0
  66 #define SMC_CAN_USE_16BIT       1
  67 #define SMC_CAN_USE_32BIT       1
  68 #define SMC_IO_SHIFT            0
  69 #define SMC_NOWAIT              1
  70 #define SMC_USE_BFIN_DMA        0
  71
  72
  73 #define SMC_inw(a, r)           readw((a) + (r))
  74 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
  75 #define SMC_inl(a, r)           readl((a) + (r))
  76 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
  77 #define SMC_outsl(a, r, p, l)   outsl((unsigned long *)((a) + (r)), p, l)
  78 #define SMC_insl(a, r, p, l)    insl ((unsigned long *)((a) + (r)), p, l)
  79 # else
  80 #define SMC_CAN_USE_8BIT        0
  81 #define SMC_CAN_USE_16BIT       1
  82 #define SMC_CAN_USE_32BIT       0
  83 #define SMC_IO_SHIFT            0
  84 #define SMC_NOWAIT              1
  85 #define SMC_USE_BFIN_DMA        0
  86
  87
  88 #define SMC_inw(a, r)           readw((a) + (r))
  89 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
  90 #define SMC_outsw(a, r, p, l)   outsw((unsigned long *)((a) + (r)), p, l)
  91 #define SMC_insw(a, r, p, l)    insw ((unsigned long *)((a) + (r)), p, l)
  92 # endif
  93 /* check if the mac in reg is valid */
  94 #define SMC_GET_MAC_ADDR(addr)                                  \
  95         do {                                                    \
  96                 unsigned int __v;                               \
  97                 __v = SMC_inw(ioaddr, ADDR0_REG);               \
  98                 addr[0] = __v; addr[1] = __v >> 8;              \
  99                 __v = SMC_inw(ioaddr, ADDR1_REG);               \
 100                 addr[2] = __v; addr[3] = __v >> 8;              \
 101                 __v = SMC_inw(ioaddr, ADDR2_REG);               \
 102                 addr[4] = __v; addr[5] = __v >> 8;              \
 103                 if (*(u32 *)(&addr[0]) == 0xFFFFFFFF) {         \
 104                         random_ether_addr(addr);                \
 105                 }                                               \
 106         } while (0)
 107 #elif defined(CONFIG_REDWOOD_5) || defined(CONFIG_REDWOOD_6)
 108
 109 /* We can only do 16-bit reads and writes in the static memory space. */
 110 #define SMC_CAN_USE_8BIT        0
 111 #define SMC_CAN_USE_16BIT       1
 112 #define SMC_CAN_USE_32BIT       0
 113 #define SMC_NOWAIT              1
 114
 115 #define SMC_IO_SHIFT            0
 116
 117 #define SMC_inw(a, r)           in_be16((volatile u16 *)((a) + (r)))
 118 #define SMC_outw(v, a, r)       out_be16((volatile u16 *)((a) + (r)), v)
 119 #define SMC_insw(a, r, p, l)                                            \
 120         do {                                                            \
 121                 unsigned long __port = (a) + (r);                       \
 122                 u16 *__p = (u16 *)(p);                                  \
 123                 int __l = (l);                                          \
 124                 insw(__port, __p, __l);                                 \
 125                 while (__l > 0) {                                       \
 126                         *__p = swab16(*__p);                            \
 127                         __p++;                                          \
 128                         __l--;                                          \
 129                 }                                                       \
 130         } while (0)
 131 #define SMC_outsw(a, r, p, l)                                           \
 132         do {                                                            \
 133                 unsigned long __port = (a) + (r);                       \
 134                 u16 *__p = (u16 *)(p);                                  \
 135                 int __l = (l);                                          \
 136                 while (__l > 0) {                                       \
 137                         /* Believe it or not, the swab isn't needed. */ \
 138                         outw( /* swab16 */ (*__p++), __port);           \
 139                         __l--;                                          \
 140                 }                                                       \
 141         } while (0)
 142 #define SMC_IRQ_FLAGS           (0)
 143
 144 #elif defined(CONFIG_SA1100_PLEB)
 145 /* We can only do 16-bit reads and writes in the static memory space. */
 146 #define SMC_CAN_USE_8BIT        1
 147 #define SMC_CAN_USE_16BIT       1
 148 #define SMC_CAN_USE_32BIT       0
 149 #define SMC_IO_SHIFT            0
 150 #define SMC_NOWAIT              1
 151
 152 #define SMC_inb(a, r)           readb((a) + (r))
 153 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
 154 #define SMC_inw(a, r)           readw((a) + (r))
 155 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 156 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 157 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
 158 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 159 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 160
 161 #define SMC_IRQ_FLAGS           (0)
 162
 163 #elif defined(CONFIG_SA1100_ASSABET)
 164
 165 #include <asm/arch/neponset.h>
 166
 167 /* We can only do 8-bit reads and writes in the static memory space. */
 168 #define SMC_CAN_USE_8BIT        1
 169 #define SMC_CAN_USE_16BIT       0
 170 #define SMC_CAN_USE_32BIT       0
 171 #define SMC_NOWAIT              1
 172
 173 /* The first two address lines aren't connected... */
 174 #define SMC_IO_SHIFT            2
 175
 176 #define SMC_inb(a, r)           readb((a) + (r))
 177 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 178 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
 179 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
 180
 181 #elif   defined(CONFIG_MACH_LOGICPD_PXA270)
 182
 183 #define SMC_CAN_USE_8BIT        0
 184 #define SMC_CAN_USE_16BIT       1
 185 #define SMC_CAN_USE_32BIT       0
 186 #define SMC_IO_SHIFT            0
 187 #define SMC_NOWAIT              1
 188
 189 #define SMC_inw(a, r)           readw((a) + (r))
 190 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 191 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 192 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 193
 194 #elif   defined(CONFIG_ARCH_INNOKOM) || \
 195         defined(CONFIG_MACH_MAINSTONE) || \
 196         defined(CONFIG_ARCH_PXA_IDP) || \
 197         defined(CONFIG_ARCH_RAMSES)
 198
 199 #define SMC_CAN_USE_8BIT        1
 200 #define SMC_CAN_USE_16BIT       1
 201 #define SMC_CAN_USE_32BIT       1
 202 #define SMC_IO_SHIFT            0
 203 #define SMC_NOWAIT              1
 204 #define SMC_USE_PXA_DMA         1
 205
 206 #define SMC_inb(a, r)           readb((a) + (r))
 207 #define SMC_inw(a, r)           readw((a) + (r))
 208 #define SMC_inl(a, r)           readl((a) + (r))
 209 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 210 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 211 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 212 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 213
 214 /* We actually can't write halfwords properly if not word aligned */
 215 static inline void
 216 SMC_outw(u16 val, void __iomem *ioaddr, int reg)
 217 {
 218         if (reg & 2) {
 219                 unsigned int v = val << 16;
 220                 v |= readl(ioaddr + (reg & ~2)) & 0xffff;
 221                 writel(v, ioaddr + (reg & ~2));
 222         } else {
 223                 writew(val, ioaddr + reg);
 224         }
 225 }
 226
 227 #elif   defined(CONFIG_ARCH_OMAP)
 228
 229 /* We can only do 16-bit reads and writes in the static memory space. */
 230 #define SMC_CAN_USE_8BIT        0
 231 #define SMC_CAN_USE_16BIT       1
 232 #define SMC_CAN_USE_32BIT       0
 233 #define SMC_IO_SHIFT            0
 234 #define SMC_NOWAIT              1
 235
 236 #define SMC_inw(a, r)           readw((a) + (r))
 237 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 238 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 239 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 240
 241 #include <asm/mach-types.h>
 242 #include <asm/arch/cpu.h>
 243
 244 #ifdef CONFIG_ARCH_OMAP1
 245 #define SMC_IRQ_FLAGS           ((machine_is_omap_innovator() ||        \
 246                                         machine_is_omap_osk())          \
 247                                 ? IRQF_TRIGGER_RISING : IRQF_TRIGGER_FALLING)
 248 #else
 249 #define SMC_IRQ_FLAGS           (machine_is_omap_apollon()              \
 250                                 ? IRQF_TRIGGER_RISING : IRQF_TRIGGER_LOW)
 251 #endif
 252
 253 #elif   defined(CONFIG_SH_SH4202_MICRODEV)
 254
 255 #define SMC_CAN_USE_8BIT        0
 256 #define SMC_CAN_USE_16BIT       1
 257 #define SMC_CAN_USE_32BIT       0
 258
 259 #define SMC_inb(a, r)           inb((a) + (r) - 0xa0000000)
 260 #define SMC_inw(a, r)           inw((a) + (r) - 0xa0000000)
 261 #define SMC_inl(a, r)           inl((a) + (r) - 0xa0000000)
 262 #define SMC_outb(v, a, r)       outb(v, (a) + (r) - 0xa0000000)
 263 #define SMC_outw(v, a, r)       outw(v, (a) + (r) - 0xa0000000)
 264 #define SMC_outl(v, a, r)       outl(v, (a) + (r) - 0xa0000000)
 265 #define SMC_insl(a, r, p, l)    insl((a) + (r) - 0xa0000000, p, l)
 266 #define SMC_outsl(a, r, p, l)   outsl((a) + (r) - 0xa0000000, p, l)
 267 #define SMC_insw(a, r, p, l)    insw((a) + (r) - 0xa0000000, p, l)
 268 #define SMC_outsw(a, r, p, l)   outsw((a) + (r) - 0xa0000000, p, l)
 269
 270 #define SMC_IRQ_FLAGS           (0)
 271
 272 #elif   defined(CONFIG_ISA)
 273
 274 #define SMC_CAN_USE_8BIT        1
 275 #define SMC_CAN_USE_16BIT       1
 276 #define SMC_CAN_USE_32BIT       0
 277
 278 #define SMC_inb(a, r)           inb((a) + (r))
 279 #define SMC_inw(a, r)           inw((a) + (r))
 280 #define SMC_outb(v, a, r)       outb(v, (a) + (r))
 281 #define SMC_outw(v, a, r)       outw(v, (a) + (r))
 282 #define SMC_insw(a, r, p, l)    insw((a) + (r), p, l)
 283 #define SMC_outsw(a, r, p, l)   outsw((a) + (r), p, l)
 284
 285 #elif   defined(CONFIG_SUPERH)
 286
 287 #ifdef CONFIG_SOLUTION_ENGINE
 288 #define SMC_IRQ_FLAGS           (0)
 289 #define SMC_CAN_USE_8BIT       0
 290 #define SMC_CAN_USE_16BIT      1
 291 #define SMC_CAN_USE_32BIT      0
 292 #define SMC_IO_SHIFT           0
 293 #define SMC_NOWAIT             1
 294
 295 #define SMC_inw(a, r)          inw((a) + (r))
 296 #define SMC_outw(v, a, r)      outw(v, (a) + (r))
 297 #define SMC_insw(a, r, p, l)   insw((a) + (r), p, l)
 298 #define SMC_outsw(a, r, p, l)  outsw((a) + (r), p, l)
 299
 300 #else /* BOARDS */
 301
 302 #define SMC_CAN_USE_8BIT       1
 303 #define SMC_CAN_USE_16BIT      1
 304 #define SMC_CAN_USE_32BIT      0
 305
 306 #define SMC_inb(a, r)          inb((a) + (r))
 307 #define SMC_inw(a, r)          inw((a) + (r))
 308 #define SMC_outb(v, a, r)      outb(v, (a) + (r))
 309 #define SMC_outw(v, a, r)      outw(v, (a) + (r))
 310 #define SMC_insw(a, r, p, l)   insw((a) + (r), p, l)
 311 #define SMC_outsw(a, r, p, l)  outsw((a) + (r), p, l)
 312
 313 #endif  /* BOARDS */
 314
 315 #elif   defined(CONFIG_M32R)
 316
 317 #define SMC_CAN_USE_8BIT        0
 318 #define SMC_CAN_USE_16BIT       1
 319 #define SMC_CAN_USE_32BIT       0
 320
 321 #define SMC_inb(a, r)           inb(((u32)a) + (r))
 322 #define SMC_inw(a, r)           inw(((u32)a) + (r))
 323 #define SMC_outb(v, a, r)       outb(v, ((u32)a) + (r))
 324 #define SMC_outw(v, a, r)       outw(v, ((u32)a) + (r))
 325 #define SMC_insw(a, r, p, l)    insw(((u32)a) + (r), p, l)
 326 #define SMC_outsw(a, r, p, l)   outsw(((u32)a) + (r), p, l)
 327
 328 #define SMC_IRQ_FLAGS           (0)
 329
 330 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
 331 #define RPC_LSB_DEFAULT         RPC_LED_100_10
 332
 333 #elif   defined(CONFIG_MACH_LPD79520) \
 334      || defined(CONFIG_MACH_LPD7A400) \
 335      || defined(CONFIG_MACH_LPD7A404)
 336
 337 /* The LPD7X_IOBARRIER is necessary to overcome a mismatch between the
 338  * way that the CPU handles chip selects and the way that the SMC chip
 339  * expects the chip select to operate.  Refer to
 340  * Documentation/arm/Sharp-LH/IOBarrier for details.  The read from
 341  * IOBARRIER is a byte, in order that we read the least-common
 342  * denominator.  It would be wasteful to read 32 bits from an 8-bit
 343  * accessible region.
 344  *
 345  * There is no explicit protection against interrupts intervening
 346  * between the writew and the IOBARRIER.  In SMC ISR there is a
 347  * preamble that performs an IOBARRIER in the extremely unlikely event
 348  * that the driver interrupts itself between a writew to the chip an
 349  * the IOBARRIER that follows *and* the cache is large enough that the
 350  * first off-chip access while handing the interrupt is to the SMC
 351  * chip.  Other devices in the same address space as the SMC chip must
 352  * be aware of the potential for trouble and perform a similar
 353  * IOBARRIER on entry to their ISR.
 354  */
 355
 356 #include <asm/arch/constants.h> /* IOBARRIER_VIRT */
 357
 358 #define SMC_CAN_USE_8BIT        0
 359 #define SMC_CAN_USE_16BIT       1
 360 #define SMC_CAN_USE_32BIT       0
 361 #define SMC_NOWAIT              0
 362 #define LPD7X_IOBARRIER         readb (IOBARRIER_VIRT)
 363
 364 #define SMC_inw(a,r)\
 365    ({ unsigned short v = readw ((void*) ((a) + (r))); LPD7X_IOBARRIER; v; })
 366 #define SMC_outw(v,a,r)   ({ writew ((v), (a) + (r)); LPD7X_IOBARRIER; })
 367
 368 #define SMC_insw                LPD7_SMC_insw
 369 static inline void LPD7_SMC_insw (unsigned char* a, int r,
 370                                   unsigned char* p, int l)
 371 {
 372         unsigned short* ps = (unsigned short*) p;
 373         while (l-- > 0) {
 374                 *ps++ = readw (a + r);
 375                 LPD7X_IOBARRIER;
 376         }
 377 }
 378
 379 #define SMC_outsw               LPD7_SMC_outsw
 380 static inline void LPD7_SMC_outsw (unsigned char* a, int r,
 381                                    unsigned char* p, int l)
 382 {
 383         unsigned short* ps = (unsigned short*) p;
 384         while (l-- > 0) {
 385                 writew (*ps++, a + r);
 386                 LPD7X_IOBARRIER;
 387         }
 388 }
 389
 390 #define SMC_INTERRUPT_PREAMBLE  LPD7X_IOBARRIER
 391
 392 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
 393 #define RPC_LSB_DEFAULT         RPC_LED_100_10
 394
 395 #elif defined(CONFIG_SOC_AU1X00)
 396
 397 #include <au1xxx.h>
 398
 399 /* We can only do 16-bit reads and writes in the static memory space. */
 400 #define SMC_CAN_USE_8BIT        0
 401 #define SMC_CAN_USE_16BIT       1
 402 #define SMC_CAN_USE_32BIT       0
 403 #define SMC_IO_SHIFT            0
 404 #define SMC_NOWAIT              1
 405
 406 #define SMC_inw(a, r)           au_readw((unsigned long)((a) + (r)))
 407 #define SMC_insw(a, r, p, l)    \
 408         do {    \
 409                 unsigned long _a = (unsigned long)((a) + (r)); \
 410                 int _l = (l); \
 411                 u16 *_p = (u16 *)(p); \
 412                 while (_l-- > 0) \
 413                         *_p++ = au_readw(_a); \
 414         } while(0)
 415 #define SMC_outw(v, a, r)       au_writew(v, (unsigned long)((a) + (r)))
 416 #define SMC_outsw(a, r, p, l)   \
 417         do {    \
 418                 unsigned long _a = (unsigned long)((a) + (r)); \
 419                 int _l = (l); \
 420                 const u16 *_p = (const u16 *)(p); \
 421                 while (_l-- > 0) \
 422                         au_writew(*_p++ , _a); \
 423         } while(0)
 424
 425 #define SMC_IRQ_FLAGS           (0)
 426
 427 #elif   defined(CONFIG_ARCH_VERSATILE)
 428
 429 #define SMC_CAN_USE_8BIT        1
 430 #define SMC_CAN_USE_16BIT       1
 431 #define SMC_CAN_USE_32BIT       1
 432 #define SMC_NOWAIT              1
 433
 434 #define SMC_inb(a, r)           readb((a) + (r))
 435 #define SMC_inw(a, r)           readw((a) + (r))
 436 #define SMC_inl(a, r)           readl((a) + (r))
 437 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 438 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 439 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 440 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 441 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 442
 443 #define SMC_IRQ_FLAGS           (0)
 444
 445 #else
 446
 447 #define SMC_CAN_USE_8BIT        1
 448 #define SMC_CAN_USE_16BIT       1
 449 #define SMC_CAN_USE_32BIT       1
 450 #define SMC_NOWAIT              1
 451
 452 #define SMC_inb(a, r)           readb((a) + (r))
 453 #define SMC_inw(a, r)           readw((a) + (r))
 454 #define SMC_inl(a, r)           readl((a) + (r))
 455 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 456 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 457 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 458 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 459 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 460
 461 #define RPC_LSA_DEFAULT         RPC_LED_100_10
 462 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
 463
 464 #endif
 465
 466
 467 /* store this information for the driver.. */
 468 struct smc_local {
 469         /*
 470          * If I have to wait until memory is available to send a
 471          * packet, I will store the skbuff here, until I get the
 472          * desired memory.  Then, I'll send it out and free it.
 473          */
 474         struct sk_buff *pending_tx_skb;
 475         struct tasklet_struct tx_task;
 476
 477         /* version/revision of the SMC91x chip */
 478         int     version;
 479
 480         /* Contains the current active transmission mode */
 481         int     tcr_cur_mode;
 482
 483         /* Contains the current active receive mode */
 484         int     rcr_cur_mode;
 485
 486         /* Contains the current active receive/phy mode */
 487         int     rpc_cur_mode;
 488         int     ctl_rfduplx;
 489         int     ctl_rspeed;
 490
 491         u32     msg_enable;
 492         u32     phy_type;
 493         struct mii_if_info mii;
 494
 495         /* work queue */
 496         struct work_struct phy_configure;
 497         struct net_device *dev;
 498         int     work_pending;
 499
 500         spinlock_t lock;
 501
 502 #ifdef SMC_USE_PXA_DMA
 503         /* DMA needs the physical address of the chip */
 504         u_long physaddr;
 505         struct device *device;
 506 #endif
 507         void __iomem *base;
 508         void __iomem *datacs;
 509 };
 510
 511
 512 #ifdef SMC_USE_PXA_DMA
 513 /*
 514  * Let's use the DMA engine on the XScale PXA2xx for RX packets. This is
 515  * always happening in irq context so no need to worry about races.  TX is
 516  * different and probably not worth it for that reason, and not as critical
 517  * as RX which can overrun memory and lose packets.
 518  */
 519 #include <linux/dma-mapping.h>
 520 #include <asm/dma.h>
 521 #include <asm/arch/pxa-regs.h>
 522
 523 #ifdef SMC_insl
 524 #undef SMC_insl
 525 #define SMC_insl(a, r, p, l) \
 526         smc_pxa_dma_insl(a, lp, r, dev->dma, p, l)
 527 static inline void
 528 smc_pxa_dma_insl(void __iomem *ioaddr, struct smc_local *lp, int reg, int dma,
 529                  u_char *buf, int len)
 530 {
 531         u_long physaddr = lp->physaddr;
 532         dma_addr_t dmabuf;
 533
 534         /* fallback if no DMA available */
 535         if (dma == (unsigned char)-1) {
 536                 readsl(ioaddr + reg, buf, len);
 537                 return;
 538         }
 539
 540         /* 64 bit alignment is required for memory to memory DMA */
 541         if ((long)buf & 4) {
 542                 *((u32 *)buf) = SMC_inl(ioaddr, reg);
 543                 buf += 4;
 544                 len--;
 545         }
 546
 547         len *= 4;
 548         dmabuf = dma_map_single(lp->device, buf, len, DMA_FROM_DEVICE);
 549         DCSR(dma) = DCSR_NODESC;
 550         DTADR(dma) = dmabuf;
 551         DSADR(dma) = physaddr + reg;
 552         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 553                      DCMD_WIDTH4 | (DCMD_LENGTH & len));
 554         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 555         while (!(DCSR(dma) & DCSR_STOPSTATE))
 556                 cpu_relax();
 557         DCSR(dma) = 0;
 558         dma_unmap_single(lp->device, dmabuf, len, DMA_FROM_DEVICE);
 559 }
 560 #endif
 561
 562 #ifdef SMC_insw
 563 #undef SMC_insw
 564 #define SMC_insw(a, r, p, l) \
 565         smc_pxa_dma_insw(a, lp, r, dev->dma, p, l)
 566 static inline void
 567 smc_pxa_dma_insw(void __iomem *ioaddr, struct smc_local *lp, int reg, int dma,
 568                  u_char *buf, int len)
 569 {
 570         u_long physaddr = lp->physaddr;
 571         dma_addr_t dmabuf;
 572
 573         /* fallback if no DMA available */
 574         if (dma == (unsigned char)-1) {
 575                 readsw(ioaddr + reg, buf, len);
 576                 return;
 577         }
 578
 579         /* 64 bit alignment is required for memory to memory DMA */
 580         while ((long)buf & 6) {
 581                 *((u16 *)buf) = SMC_inw(ioaddr, reg);
 582                 buf += 2;
 583                 len--;
 584         }
 585
 586         len *= 2;
 587         dmabuf = dma_map_single(lp->device, buf, len, DMA_FROM_DEVICE);
 588         DCSR(dma) = DCSR_NODESC;
 589         DTADR(dma) = dmabuf;
 590         DSADR(dma) = physaddr + reg;
 591         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 592                      DCMD_WIDTH2 | (DCMD_LENGTH & len));
 593         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 594         while (!(DCSR(dma) & DCSR_STOPSTATE))
 595                 cpu_relax();
 596         DCSR(dma) = 0;
 597         dma_unmap_single(lp->device, dmabuf, len, DMA_FROM_DEVICE);
 598 }
 599 #endif
 600
 601 static void
 602 smc_pxa_dma_irq(int dma, void *dummy)
 603 {
 604         DCSR(dma) = 0;
 605 }
 606 #endif  /* SMC_USE_PXA_DMA */
 607
 608
 609 /*
 610  * Everything a particular hardware setup needs should have been defined
 611  * at this point.  Add stubs for the undefined cases, mainly to avoid
 612  * compilation warnings since they'll be optimized away, or to prevent buggy
 613  * use of them.
 614  */
 615
 616 #if ! SMC_CAN_USE_32BIT
 617 #define SMC_inl(ioaddr, reg)            ({ BUG(); 0; })
 618 #define SMC_outl(x, ioaddr, reg)        BUG()
 619 #define SMC_insl(a, r, p, l)            BUG()
 620 #define SMC_outsl(a, r, p, l)           BUG()
 621 #endif
 622
 623 #if !defined(SMC_insl) || !defined(SMC_outsl)
 624 #define SMC_insl(a, r, p, l)            BUG()
 625 #define SMC_outsl(a, r, p, l)           BUG()
 626 #endif
 627
 628 #if ! SMC_CAN_USE_16BIT
 629
 630 /*
 631  * Any 16-bit access is performed with two 8-bit accesses if the hardware
 632  * can't do it directly. Most registers are 16-bit so those are mandatory.
 633  */
 634 #define SMC_outw(x, ioaddr, reg)                                        \
 635         do {                                                            \
 636                 unsigned int __val16 = (x);                             \
 637                 SMC_outb( __val16, ioaddr, reg );                       \
 638                 SMC_outb( __val16 >> 8, ioaddr, reg + (1 << SMC_IO_SHIFT));\
 639         } while (0)
 640 #define SMC_inw(ioaddr, reg)                                            \
 641         ({                                                              \
 642                 unsigned int __val16;                                   \
 643                 __val16 =  SMC_inb( ioaddr, reg );                      \
 644                 __val16 |= SMC_inb( ioaddr, reg + (1 << SMC_IO_SHIFT)) << 8; \
 645                 __val16;                                                \
 646         })
 647
 648 #define SMC_insw(a, r, p, l)            BUG()
 649 #define SMC_outsw(a, r, p, l)           BUG()
 650
 651 #endif
 652
 653 #if !defined(SMC_insw) || !defined(SMC_outsw)
 654 #define SMC_insw(a, r, p, l)            BUG()
 655 #define SMC_outsw(a, r, p, l)           BUG()
 656 #endif
 657
 658 #if ! SMC_CAN_USE_8BIT
 659 #define SMC_inb(ioaddr, reg)            ({ BUG(); 0; })
 660 #define SMC_outb(x, ioaddr, reg)        BUG()
 661 #define SMC_insb(a, r, p, l)            BUG()
 662 #define SMC_outsb(a, r, p, l)           BUG()
 663 #endif
 664
 665 #if !defined(SMC_insb) || !defined(SMC_outsb)
 666 #define SMC_insb(a, r, p, l)            BUG()
 667 #define SMC_outsb(a, r, p, l)           BUG()
 668 #endif
 669
 670 #ifndef SMC_CAN_USE_DATACS
 671 #define SMC_CAN_USE_DATACS      0
 672 #endif
 673
 674 #ifndef SMC_IO_SHIFT
 675 #define SMC_IO_SHIFT    0
 676 #endif
 677
 678 #ifndef SMC_IRQ_FLAGS
 679 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_RISING
 680 #endif
 681
 682 #ifndef SMC_INTERRUPT_PREAMBLE
 683 #define SMC_INTERRUPT_PREAMBLE
 684 #endif
 685
 686
 687 /* Because of bank switching, the LAN91x uses only 16 I/O ports */
 688 #define SMC_IO_EXTENT   (16 << SMC_IO_SHIFT)
 689 #define SMC_DATA_EXTENT (4)
 690
 691 /*
 692  . Bank Select Register:
 693  .
 694  .              yyyy yyyy 0000 00xx
 695  .              xx              = bank number
 696  .              yyyy yyyy       = 0x33, for identification purposes.
 697 */
 698 #define BANK_SELECT             (14 << SMC_IO_SHIFT)
 699
 700
 701 // Transmit Control Register
 702 /* BANK 0  */
 703 #define TCR_REG         SMC_REG(0x0000, 0)
 704 #define TCR_ENABLE      0x0001  // When 1 we can transmit
 705 #define TCR_LOOP        0x0002  // Controls output pin LBK
 706 #define TCR_FORCOL      0x0004  // When 1 will force a collision
 707 #define TCR_PAD_EN      0x0080  // When 1 will pad tx frames < 64 bytes w/0
 708 #define TCR_NOCRC       0x0100  // When 1 will not append CRC to tx frames
 709 #define TCR_MON_CSN     0x0400  // When 1 tx monitors carrier
 710 #define TCR_FDUPLX      0x0800  // When 1 enables full duplex operation
 711 #define TCR_STP_SQET    0x1000  // When 1 stops tx if Signal Quality Error
 712 #define TCR_EPH_LOOP    0x2000  // When 1 enables EPH block loopback
 713 #define TCR_SWFDUP      0x8000  // When 1 enables Switched Full Duplex mode
 714
 715 #define TCR_CLEAR       0       /* do NOTHING */
 716 /* the default settings for the TCR register : */
 717 #define TCR_DEFAULT     (TCR_ENABLE | TCR_PAD_EN)
 718
 719
 720 // EPH Status Register
 721 /* BANK 0  */
 722 #define EPH_STATUS_REG  SMC_REG(0x0002, 0)
 723 #define ES_TX_SUC       0x0001  // Last TX was successful
 724 #define ES_SNGL_COL     0x0002  // Single collision detected for last tx
 725 #define ES_MUL_COL      0x0004  // Multiple collisions detected for last tx
 726 #define ES_LTX_MULT     0x0008  // Last tx was a multicast
 727 #define ES_16COL        0x0010  // 16 Collisions Reached
 728 #define ES_SQET         0x0020  // Signal Quality Error Test
 729 #define ES_LTXBRD       0x0040  // Last tx was a broadcast
 730 #define ES_TXDEFR       0x0080  // Transmit Deferred
 731 #define ES_LATCOL       0x0200  // Late collision detected on last tx
 732 #define ES_LOSTCARR     0x0400  // Lost Carrier Sense
 733 #define ES_EXC_DEF      0x0800  // Excessive Deferral
 734 #define ES_CTR_ROL      0x1000  // Counter Roll Over indication
 735 #define ES_LINK_OK      0x4000  // Driven by inverted value of nLNK pin
 736 #define ES_TXUNRN       0x8000  // Tx Underrun
 737
 738
 739 // Receive Control Register
 740 /* BANK 0  */
 741 #define RCR_REG         SMC_REG(0x0004, 0)
 742 #define RCR_RX_ABORT    0x0001  // Set if a rx frame was aborted
 743 #define RCR_PRMS        0x0002  // Enable promiscuous mode
 744 #define RCR_ALMUL       0x0004  // When set accepts all multicast frames
 745 #define RCR_RXEN        0x0100  // IFF this is set, we can receive packets
 746 #define RCR_STRIP_CRC   0x0200  // When set strips CRC from rx packets
 747 #define RCR_ABORT_ENB   0x0200  // When set will abort rx on collision
 748 #define RCR_FILT_CAR    0x0400  // When set filters leading 12 bit s of carrier
 749 #define RCR_SOFTRST     0x8000  // resets the chip
 750
 751 /* the normal settings for the RCR register : */
 752 #define RCR_DEFAULT     (RCR_STRIP_CRC | RCR_RXEN)
 753 #define RCR_CLEAR       0x0     // set it to a base state
 754
 755
 756 // Counter Register
 757 /* BANK 0  */
 758 #define COUNTER_REG     SMC_REG(0x0006, 0)
 759
 760
 761 // Memory Information Register
 762 /* BANK 0  */
 763 #define MIR_REG         SMC_REG(0x0008, 0)
 764
 765
 766 // Receive/Phy Control Register
 767 /* BANK 0  */
 768 #define RPC_REG         SMC_REG(0x000A, 0)
 769 #define RPC_SPEED       0x2000  // When 1 PHY is in 100Mbps mode.
 770 #define RPC_DPLX        0x1000  // When 1 PHY is in Full-Duplex Mode
 771 #define RPC_ANEG        0x0800  // When 1 PHY is in Auto-Negotiate Mode
 772 #define RPC_LSXA_SHFT   5       // Bits to shift LS2A,LS1A,LS0A to lsb
 773 #define RPC_LSXB_SHFT   2       // Bits to get LS2B,LS1B,LS0B to lsb
 774 #define RPC_LED_100_10  (0x00)  // LED = 100Mbps OR's with 10Mbps link detect
 775 #define RPC_LED_RES     (0x01)  // LED = Reserved
 776 #define RPC_LED_10      (0x02)  // LED = 10Mbps link detect
 777 #define RPC_LED_FD      (0x03)  // LED = Full Duplex Mode
 778 #define RPC_LED_TX_RX   (0x04)  // LED = TX or RX packet occurred
 779 #define RPC_LED_100     (0x05)  // LED = 100Mbps link dectect
 780 #define RPC_LED_TX      (0x06)  // LED = TX packet occurred
 781 #define RPC_LED_RX      (0x07)  // LED = RX packet occurred
 782
 783 #ifndef RPC_LSA_DEFAULT
 784 #define RPC_LSA_DEFAULT RPC_LED_100
 785 #endif
 786 #ifndef RPC_LSB_DEFAULT
 787 #define RPC_LSB_DEFAULT RPC_LED_FD
 788 #endif
 789
 790 #define RPC_DEFAULT (RPC_ANEG | (RPC_LSA_DEFAULT << RPC_LSXA_SHFT) | (RPC_LSB_DEFAULT << RPC_LSXB_SHFT) | RPC_SPEED | RPC_DPLX)
 791
 792
 793 /* Bank 0 0x0C is reserved */
 794
 795 // Bank Select Register
 796 /* All Banks */
 797 #define BSR_REG         0x000E
 798
 799
 800 // Configuration Reg
 801 /* BANK 1 */
 802 #define CONFIG_REG      SMC_REG(0x0000, 1)
 803 #define CONFIG_EXT_PHY  0x0200  // 1=external MII, 0=internal Phy
 804 #define CONFIG_GPCNTRL  0x0400  // Inverse value drives pin nCNTRL
 805 #define CONFIG_NO_WAIT  0x1000  // When 1 no extra wait states on ISA bus
 806 #define CONFIG_EPH_POWER_EN 0x8000 // When 0 EPH is placed into low power mode.
 807
 808 // Default is powered-up, Internal Phy, Wait States, and pin nCNTRL=low
 809 #define CONFIG_DEFAULT  (CONFIG_EPH_POWER_EN)
 810
 811
 812 // Base Address Register
 813 /* BANK 1 */
 814 #define BASE_REG        SMC_REG(0x0002, 1)
 815
 816
 817 // Individual Address Registers
 818 /* BANK 1 */
 819 #define ADDR0_REG       SMC_REG(0x0004, 1)
 820 #define ADDR1_REG       SMC_REG(0x0006, 1)
 821 #define ADDR2_REG       SMC_REG(0x0008, 1)
 822
 823
 824 // General Purpose Register
 825 /* BANK 1 */
 826 #define GP_REG          SMC_REG(0x000A, 1)
 827
 828
 829 // Control Register
 830 /* BANK 1 */
 831 #define CTL_REG         SMC_REG(0x000C, 1)
 832 #define CTL_RCV_BAD     0x4000 // When 1 bad CRC packets are received
 833 #define CTL_AUTO_RELEASE 0x0800 // When 1 tx pages are released automatically
 834 #define CTL_LE_ENABLE   0x0080 // When 1 enables Link Error interrupt
 835 #define CTL_CR_ENABLE   0x0040 // When 1 enables Counter Rollover interrupt
 836 #define CTL_TE_ENABLE   0x0020 // When 1 enables Transmit Error interrupt
 837 #define CTL_EEPROM_SELECT 0x0004 // Controls EEPROM reload & store
 838 #define CTL_RELOAD      0x0002 // When set reads EEPROM into registers
 839 #define CTL_STORE       0x0001 // When set stores registers into EEPROM
 840
 841
 842 // MMU Command Register
 843 /* BANK 2 */
 844 #define MMU_CMD_REG     SMC_REG(0x0000, 2)
 845 #define MC_BUSY         1       // When 1 the last release has not completed
 846 #define MC_NOP          (0<<5)  // No Op
 847 #define MC_ALLOC        (1<<5)  // OR with number of 256 byte packets
 848 #define MC_RESET        (2<<5)  // Reset MMU to initial state
 849 #define MC_REMOVE       (3<<5)  // Remove the current rx packet
 850 #define MC_RELEASE      (4<<5)  // Remove and release the current rx packet
 851 #define MC_FREEPKT      (5<<5)  // Release packet in PNR register
 852 #define MC_ENQUEUE      (6<<5)  // Enqueue the packet for transmit
 853 #define MC_RSTTXFIFO    (7<<5)  // Reset the TX FIFOs
 854
 855
 856 // Packet Number Register
 857 /* BANK 2 */
 858 #define PN_REG          SMC_REG(0x0002, 2)
 859
 860
 861 // Allocation Result Register
 862 /* BANK 2 */
 863 #define AR_REG          SMC_REG(0x0003, 2)
 864 #define AR_FAILED       0x80    // Alocation Failed
 865
 866
 867 // TX FIFO Ports Register
 868 /* BANK 2 */
 869 #define TXFIFO_REG      SMC_REG(0x0004, 2)
 870 #define TXFIFO_TEMPTY   0x80    // TX FIFO Empty
 871
 872 // RX FIFO Ports Register
 873 /* BANK 2 */
 874 #define RXFIFO_REG      SMC_REG(0x0005, 2)
 875 #define RXFIFO_REMPTY   0x80    // RX FIFO Empty
 876
 877 #define FIFO_REG        SMC_REG(0x0004, 2)
 878
 879 // Pointer Register
 880 /* BANK 2 */
 881 #define PTR_REG         SMC_REG(0x0006, 2)
 882 #define PTR_RCV         0x8000 // 1=Receive area, 0=Transmit area
 883 #define PTR_AUTOINC     0x4000 // Auto increment the pointer on each access
 884 #define PTR_READ        0x2000 // When 1 the operation is a read
 885
 886
 887 // Data Register
 888 /* BANK 2 */
 889 #define DATA_REG        SMC_REG(0x0008, 2)
 890
 891
 892 // Interrupt Status/Acknowledge Register
 893 /* BANK 2 */
 894 #define INT_REG         SMC_REG(0x000C, 2)
 895
 896
 897 // Interrupt Mask Register
 898 /* BANK 2 */
 899 #define IM_REG          SMC_REG(0x000D, 2)
 900 #define IM_MDINT        0x80 // PHY MI Register 18 Interrupt
 901 #define IM_ERCV_INT     0x40 // Early Receive Interrupt
 902 #define IM_EPH_INT      0x20 // Set by Ethernet Protocol Handler section
 903 #define IM_RX_OVRN_INT  0x10 // Set by Receiver Overruns
 904 #define IM_ALLOC_INT    0x08 // Set when allocation request is completed
 905 #define IM_TX_EMPTY_INT 0x04 // Set if the TX FIFO goes empty
 906 #define IM_TX_INT       0x02 // Transmit Interrupt
 907 #define IM_RCV_INT      0x01 // Receive Interrupt
 908
 909
 910 // Multicast Table Registers
 911 /* BANK 3 */
 912 #define MCAST_REG1      SMC_REG(0x0000, 3)
 913 #define MCAST_REG2      SMC_REG(0x0002, 3)
 914 #define MCAST_REG3      SMC_REG(0x0004, 3)
 915 #define MCAST_REG4      SMC_REG(0x0006, 3)
 916
 917
 918 // Management Interface Register (MII)
 919 /* BANK 3 */
 920 #define MII_REG         SMC_REG(0x0008, 3)
 921 #define MII_MSK_CRS100  0x4000 // Disables CRS100 detection during tx half dup
 922 #define MII_MDOE        0x0008 // MII Output Enable
 923 #define MII_MCLK        0x0004 // MII Clock, pin MDCLK
 924 #define MII_MDI         0x0002 // MII Input, pin MDI
 925 #define MII_MDO         0x0001 // MII Output, pin MDO
 926
 927
 928 // Revision Register
 929 /* BANK 3 */
 930 /* ( hi: chip id   low: rev # ) */
 931 #define REV_REG         SMC_REG(0x000A, 3)
 932
 933
 934 // Early RCV Register
 935 /* BANK 3 */
 936 /* this is NOT on SMC9192 */
 937 #define ERCV_REG        SMC_REG(0x000C, 3)
 938 #define ERCV_RCV_DISCRD 0x0080 // When 1 discards a packet being received
 939 #define ERCV_THRESHOLD  0x001F // ERCV Threshold Mask
 940
 941
 942 // External Register
 943 /* BANK 7 */
 944 #define EXT_REG         SMC_REG(0x0000, 7)
 945
 946
 947 #define CHIP_9192       3
 948 #define CHIP_9194       4
 949 #define CHIP_9195       5
 950 #define CHIP_9196       6
 951 #define CHIP_91100      7
 952 #define CHIP_91100FD    8
 953 #define CHIP_91111FD    9
 954
 955 static const char * chip_ids[ 16 ] =  {
 956         NULL, NULL, NULL,
 957         /* 3 */ "SMC91C90/91C92",
 958         /* 4 */ "SMC91C94",
 959         /* 5 */ "SMC91C95",
 960         /* 6 */ "SMC91C96",
 961         /* 7 */ "SMC91C100",
 962         /* 8 */ "SMC91C100FD",
 963         /* 9 */ "SMC91C11xFD",
 964         NULL, NULL, NULL,
 965         NULL, NULL, NULL};
 966
 967
 968 /*
 969  . Receive status bits
 970 */
 971 #define RS_ALGNERR      0x8000
 972 #define RS_BRODCAST     0x4000
 973 #define RS_BADCRC       0x2000
 974 #define RS_ODDFRAME     0x1000
 975 #define RS_TOOLONG      0x0800
 976 #define RS_TOOSHORT     0x0400
 977 #define RS_MULTICAST    0x0001
 978 #define RS_ERRORS       (RS_ALGNERR | RS_BADCRC | RS_TOOLONG | RS_TOOSHORT)
 979
 980
 981 /*
 982  * PHY IDs
 983  *  LAN83C183 == LAN91C111 Internal PHY
 984  */
 985 #define PHY_LAN83C183   0x0016f840
 986 #define PHY_LAN83C180   0x02821c50
 987
 988 /*
 989  * PHY Register Addresses (LAN91C111 Internal PHY)
 990  *
 991  * Generic PHY registers can be found in <linux/mii.h>
 992  *
 993  * These phy registers are specific to our on-board phy.
 994  */
 995
 996 // PHY Configuration Register 1
 997 #define PHY_CFG1_REG            0x10
 998 #define PHY_CFG1_LNKDIS         0x8000  // 1=Rx Link Detect Function disabled
 999 #define PHY_CFG1_XMTDIS         0x4000  // 1=TP Transmitter Disabled
1000 #define PHY_CFG1_XMTPDN         0x2000  // 1=TP Transmitter Powered Down
1001 #define PHY_CFG1_BYPSCR         0x0400  // 1=Bypass scrambler/descrambler
1002 #define PHY_CFG1_UNSCDS         0x0200  // 1=Unscramble Idle Reception Disable
1003 #define PHY_CFG1_EQLZR          0x0100  // 1=Rx Equalizer Disabled
1004 #define PHY_CFG1_CABLE          0x0080  // 1=STP(150ohm), 0=UTP(100ohm)
1005 #define PHY_CFG1_RLVL0          0x0040  // 1=Rx Squelch level reduced by 4.5db
1006 #define PHY_CFG1_TLVL_SHIFT     2       // Transmit Output Level Adjust
1007 #define PHY_CFG1_TLVL_MASK      0x003C
1008 #define PHY_CFG1_TRF_MASK       0x0003  // Transmitter Rise/Fall time
1009
1010
1011 // PHY Configuration Register 2
1012 #define PHY_CFG2_REG            0x11
1013 #define PHY_CFG2_APOLDIS        0x0020  // 1=Auto Polarity Correction disabled
1014 #define PHY_CFG2_JABDIS         0x0010  // 1=Jabber disabled
1015 #define PHY_CFG2_MREG           0x0008  // 1=Multiple register access (MII mgt)
1016 #define PHY_CFG2_INTMDIO        0x0004  // 1=Interrupt signaled with MDIO pulseo
1017
1018 // PHY Status Output (and Interrupt status) Register
1019 #define PHY_INT_REG             0x12    // Status Output (Interrupt Status)
1020 #define PHY_INT_INT             0x8000  // 1=bits have changed since last read
1021 #define PHY_INT_LNKFAIL         0x4000  // 1=Link Not detected
1022 #define PHY_INT_LOSSSYNC        0x2000  // 1=Descrambler has lost sync
1023 #define PHY_INT_CWRD            0x1000  // 1=Invalid 4B5B code detected on rx
1024 #define PHY_INT_SSD             0x0800  // 1=No Start Of Stream detected on rx
1025 #define PHY_INT_ESD             0x0400  // 1=No End Of Stream detected on rx
1026 #define PHY_INT_RPOL            0x0200  // 1=Reverse Polarity detected
1027 #define PHY_INT_JAB             0x0100  // 1=Jabber detected
1028 #define PHY_INT_SPDDET          0x0080  // 1=100Base-TX mode, 0=10Base-T mode
1029 #define PHY_INT_DPLXDET         0x0040  // 1=Device in Full Duplex
1030
1031 // PHY Interrupt/Status Mask Register
1032 #define PHY_MASK_REG            0x13    // Interrupt Mask
1033 // Uses the same bit definitions as PHY_INT_REG
1034
1035
1036 /*
1037  * SMC91C96 ethernet config and status registers.
1038  * These are in the "attribute" space.
1039  */
1040 #define ECOR                    0x8000
1041 #define ECOR_RESET              0x80
1042 #define ECOR_LEVEL_IRQ          0x40
1043 #define ECOR_WR_ATTRIB          0x04
1044 #define ECOR_ENABLE             0x01
1045
1046 #define ECSR                    0x8002
1047 #define ECSR_IOIS8              0x20
1048 #define ECSR_PWRDWN             0x04
1049 #define ECSR_INT                0x02
1050
1051 #define ATTRIB_SIZE             ((64*1024) << SMC_IO_SHIFT)
1052
1053
1054 /*
1055  * Macros to abstract register access according to the data bus
1056  * capabilities.  Please use those and not the in/out primitives.
1057  * Note: the following macros do *not* select the bank -- this must
1058  * be done separately as needed in the main code.  The SMC_REG() macro
1059  * only uses the bank argument for debugging purposes (when enabled).
1060  *
1061  * Note: despite inline functions being safer, everything leading to this
1062  * should preferably be macros to let BUG() display the line number in
1063  * the core source code since we're interested in the top call site
1064  * not in any inline function location.
1065  */
1066
1067 #if SMC_DEBUG > 0
1068 #define SMC_REG(reg, bank)                                              \
1069         ({                                                              \
1070                 int __b = SMC_CURRENT_BANK();                           \
1071                 if (unlikely((__b & ~0xf0) != (0x3300 | bank))) {       \
1072                         printk( "%s: bank reg screwed (0x%04x)\n",      \
1073                                 CARDNAME, __b );                        \
1074                         BUG();                                          \
1075                 }                                                       \
1076                 reg<<SMC_IO_SHIFT;                                      \
1077         })
1078 #else
1079 #define SMC_REG(reg, bank)      (reg<<SMC_IO_SHIFT)
1080 #endif
1081
1082 /*
1083  * Hack Alert: Some setups just can't write 8 or 16 bits reliably when not
1084  * aligned to a 32 bit boundary.  I tell you that does exist!
1085  * Fortunately the affected register accesses can be easily worked around
1086  * since we can write zeroes to the preceeding 16 bits without adverse
1087  * effects and use a 32-bit access.
1088  *
1089  * Enforce it on any 32-bit capable setup for now.
1090  */
1091 #define SMC_MUST_ALIGN_WRITE    SMC_CAN_USE_32BIT
1092
1093 #define SMC_GET_PN()                                                    \
1094         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, PN_REG))             \
1095                                 : (SMC_inw(ioaddr, PN_REG) & 0xFF) )
1096
1097 #define SMC_SET_PN(x)                                                   \
1098         do {                                                            \
1099                 if (SMC_MUST_ALIGN_WRITE)                               \
1100                         SMC_outl((x)<<16, ioaddr, SMC_REG(0, 2));       \
1101                 else if (SMC_CAN_USE_8BIT)                              \
1102                         SMC_outb(x, ioaddr, PN_REG);                    \
1103                 else                                                    \
1104                         SMC_outw(x, ioaddr, PN_REG);                    \
1105         } while (0)
1106
1107 #define SMC_GET_AR()                                                    \
1108         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, AR_REG))             \
1109                                 : (SMC_inw(ioaddr, PN_REG) >> 8) )
1110
1111 #define SMC_GET_TXFIFO()                                                \
1112         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, TXFIFO_REG))         \
1113                                 : (SMC_inw(ioaddr, TXFIFO_REG) & 0xFF) )
1114
1115 #define SMC_GET_RXFIFO()                                                \
1116           ( SMC_CAN_USE_8BIT    ? (SMC_inb(ioaddr, RXFIFO_REG))         \
1117                                 : (SMC_inw(ioaddr, TXFIFO_REG) >> 8) )
1118
1119 #define SMC_GET_INT()                                                   \
1120         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, INT_REG))            \
1121                                 : (SMC_inw(ioaddr, INT_REG) & 0xFF) )
1122
1123 #define SMC_ACK_INT(x)                                                  \
1124         do {                                                            \
1125                 if (SMC_CAN_USE_8BIT)                                   \
1126                         SMC_outb(x, ioaddr, INT_REG);                   \
1127                 else {                                                  \
1128                         unsigned long __flags;                          \
1129                         int __mask;                                     \
1130                         local_irq_save(__flags);                        \
1131                         __mask = SMC_inw( ioaddr, INT_REG ) & ~0xff;    \
1132                         SMC_outw( __mask | (x), ioaddr, INT_REG );      \
1133                         local_irq_restore(__flags);                     \
1134                 }                                                       \
1135         } while (0)
1136
1137 #define SMC_GET_INT_MASK()                                              \
1138         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, IM_REG))             \
1139                                 : (SMC_inw( ioaddr, INT_REG ) >> 8) )
1140
1141 #define SMC_SET_INT_MASK(x)                                             \
1142         do {                                                            \
1143                 if (SMC_CAN_USE_8BIT)                                   \
1144                         SMC_outb(x, ioaddr, IM_REG);                    \
1145                 else                                                    \
1146                         SMC_outw((x) << 8, ioaddr, INT_REG);            \
1147         } while (0)
1148
1149 #define SMC_CURRENT_BANK()      SMC_inw(ioaddr, BANK_SELECT)
1150
1151 #define SMC_SELECT_BANK(x)                                              \
1152         do {                                                            \
1153                 if (SMC_MUST_ALIGN_WRITE)                               \
1154                         SMC_outl((x)<<16, ioaddr, 12<<SMC_IO_SHIFT);    \
1155                 else                                                    \
1156                         SMC_outw(x, ioaddr, BANK_SELECT);               \
1157         } while (0)
1158
1159 #define SMC_GET_BASE()          SMC_inw(ioaddr, BASE_REG)
1160
1161 #define SMC_SET_BASE(x)         SMC_outw(x, ioaddr, BASE_REG)
1162
1163 #define SMC_GET_CONFIG()        SMC_inw(ioaddr, CONFIG_REG)
1164
1165 #define SMC_SET_CONFIG(x)       SMC_outw(x, ioaddr, CONFIG_REG)
1166
1167 #define SMC_GET_COUNTER()       SMC_inw(ioaddr, COUNTER_REG)
1168
1169 #define SMC_GET_CTL()           SMC_inw(ioaddr, CTL_REG)
1170
1171 #define SMC_SET_CTL(x)          SMC_outw(x, ioaddr, CTL_REG)
1172
1173 #define SMC_GET_MII()           SMC_inw(ioaddr, MII_REG)
1174
1175 #define SMC_SET_MII(x)          SMC_outw(x, ioaddr, MII_REG)
1176
1177 #define SMC_GET_MIR()           SMC_inw(ioaddr, MIR_REG)
1178
1179 #define SMC_SET_MIR(x)          SMC_outw(x, ioaddr, MIR_REG)
1180
1181 #define SMC_GET_MMU_CMD()       SMC_inw(ioaddr, MMU_CMD_REG)
1182
1183 #define SMC_SET_MMU_CMD(x)      SMC_outw(x, ioaddr, MMU_CMD_REG)
1184
1185 #define SMC_GET_FIFO()          SMC_inw(ioaddr, FIFO_REG)
1186
1187 #define SMC_GET_PTR()           SMC_inw(ioaddr, PTR_REG)
1188
1189 #define SMC_SET_PTR(x)                                                  \
1190         do {                                                            \
1191                 if (SMC_MUST_ALIGN_WRITE)                               \
1192                         SMC_outl((x)<<16, ioaddr, SMC_REG(4, 2));       \
1193                 else                                                    \
1194                         SMC_outw(x, ioaddr, PTR_REG);                   \
1195         } while (0)
1196
1197 #define SMC_GET_EPH_STATUS()    SMC_inw(ioaddr, EPH_STATUS_REG)
1198
1199 #define SMC_GET_RCR()           SMC_inw(ioaddr, RCR_REG)
1200
1201 #define SMC_SET_RCR(x)          SMC_outw(x, ioaddr, RCR_REG)
1202
1203 #define SMC_GET_REV()           SMC_inw(ioaddr, REV_REG)
1204
1205 #define SMC_GET_RPC()           SMC_inw(ioaddr, RPC_REG)
1206
1207 #define SMC_SET_RPC(x)                                                  \
1208         do {                                                            \
1209                 if (SMC_MUST_ALIGN_WRITE)                               \
1210                         SMC_outl((x)<<16, ioaddr, SMC_REG(8, 0));       \
1211                 else                                                    \
1212                         SMC_outw(x, ioaddr, RPC_REG);                   \
1213         } while (0)
1214
1215 #define SMC_GET_TCR()           SMC_inw(ioaddr, TCR_REG)
1216
1217 #define SMC_SET_TCR(x)          SMC_outw(x, ioaddr, TCR_REG)
1218
1219 #ifndef SMC_GET_MAC_ADDR
1220 #define SMC_GET_MAC_ADDR(addr)                                          \
1221         do {                                                            \
1222                 unsigned int __v;                                       \
1223                 __v = SMC_inw( ioaddr, ADDR0_REG );                     \
1224                 addr[0] = __v; addr[1] = __v >> 8;                      \
1225                 __v = SMC_inw( ioaddr, ADDR1_REG );                     \
1226                 addr[2] = __v; addr[3] = __v >> 8;                      \
1227                 __v = SMC_inw( ioaddr, ADDR2_REG );                     \
1228                 addr[4] = __v; addr[5] = __v >> 8;                      \
1229         } while (0)
1230 #endif
1231
1232 #define SMC_SET_MAC_ADDR(addr)                                          \
1233         do {                                                            \
1234                 SMC_outw( addr[0]|(addr[1] << 8), ioaddr, ADDR0_REG );  \
1235                 SMC_outw( addr[2]|(addr[3] << 8), ioaddr, ADDR1_REG );  \
1236                 SMC_outw( addr[4]|(addr[5] << 8), ioaddr, ADDR2_REG );  \
1237         } while (0)
1238
1239 #define SMC_SET_MCAST(x)                                                \
1240         do {                                                            \
1241                 const unsigned char *mt = (x);                          \
1242                 SMC_outw( mt[0] | (mt[1] << 8), ioaddr, MCAST_REG1 );   \
1243                 SMC_outw( mt[2] | (mt[3] << 8), ioaddr, MCAST_REG2 );   \
1244                 SMC_outw( mt[4] | (mt[5] << 8), ioaddr, MCAST_REG3 );   \
1245                 SMC_outw( mt[6] | (mt[7] << 8), ioaddr, MCAST_REG4 );   \
1246         } while (0)
1247
1248 #define SMC_PUT_PKT_HDR(status, length)                                 \
1249         do {                                                            \
1250                 if (SMC_CAN_USE_32BIT)                                  \
1251                         SMC_outl((status) | (length)<<16, ioaddr, DATA_REG); \
1252                 else {                                                  \
1253                         SMC_outw(status, ioaddr, DATA_REG);             \
1254                         SMC_outw(length, ioaddr, DATA_REG);             \
1255                 }                                                       \
1256         } while (0)
1257
1258 #define SMC_GET_PKT_HDR(status, length)                                 \
1259         do {                                                            \
1260                 if (SMC_CAN_USE_32BIT) {                                \
1261                         unsigned int __val = SMC_inl(ioaddr, DATA_REG); \
1262                         (status) = __val & 0xffff;                      \
1263                         (length) = __val >> 16;                         \
1264                 } else {                                                \
1265                         (status) = SMC_inw(ioaddr, DATA_REG);           \
1266                         (length) = SMC_inw(ioaddr, DATA_REG);           \
1267                 }                                                       \
1268         } while (0)
1269
1270 #define SMC_PUSH_DATA(p, l)                                             \
1271         do {                                                            \
1272                 if (SMC_CAN_USE_32BIT) {                                \
1273                         void *__ptr = (p);                              \
1274                         int __len = (l);                                \
1275                         void __iomem *__ioaddr = ioaddr;                \
1276                         if (__len >= 2 && (unsigned long)__ptr & 2) {   \
1277                                 __len -= 2;                             \
1278                                 SMC_outw(*(u16 *)__ptr, ioaddr, DATA_REG); \
1279                                 __ptr += 2;                             \
1280                         }                                               \
1281                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1282                                 __ioaddr = lp->datacs;                  \
1283                         SMC_outsl(__ioaddr, DATA_REG, __ptr, __len>>2); \
1284                         if (__len & 2) {                                \
1285                                 __ptr += (__len & ~3);                  \
1286                                 SMC_outw(*((u16 *)__ptr), ioaddr, DATA_REG); \
1287                         }                                               \
1288                 } else if (SMC_CAN_USE_16BIT)                           \
1289                         SMC_outsw(ioaddr, DATA_REG, p, (l) >> 1);       \
1290                 else if (SMC_CAN_USE_8BIT)                              \
1291                         SMC_outsb(ioaddr, DATA_REG, p, l);              \
1292         } while (0)
1293
1294 #define SMC_PULL_DATA(p, l)                                             \
1295         do {                                                            \
1296                 if (SMC_CAN_USE_32BIT) {                                \
1297                         void *__ptr = (p);                              \
1298                         int __len = (l);                                \
1299                         void __iomem *__ioaddr = ioaddr;                \
1300                         if ((unsigned long)__ptr & 2) {                 \
1301                                 /*                                      \
1302                                  * We want 32bit alignment here.        \
1303                                  * Since some buses perform a full      \
1304                                  * 32bit fetch even for 16bit data      \
1305                                  * we can't use SMC_inw() here.         \
1306                                  * Back both source (on-chip) and       \
1307                                  * destination pointers of 2 bytes.     \
1308                                  * This is possible since the call to   \
1309                                  * SMC_GET_PKT_HDR() already advanced   \
1310                                  * the source pointer of 4 bytes, and   \
1311                                  * the skb_reserve(skb, 2) advanced     \
1312                                  * the destination pointer of 2 bytes.  \
1313                                  */                                     \
1314                                 __ptr -= 2;                             \
1315                                 __len += 2;                             \
1316                                 SMC_SET_PTR(2|PTR_READ|PTR_RCV|PTR_AUTOINC); \
1317                         }                                               \
1318                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1319                                 __ioaddr = lp->datacs;                  \
1320                         __len += 2;                                     \
1321                         SMC_insl(__ioaddr, DATA_REG, __ptr, __len>>2);  \
1322                 } else if (SMC_CAN_USE_16BIT)                           \
1323                         SMC_insw(ioaddr, DATA_REG, p, (l) >> 1);        \
1324                 else if (SMC_CAN_USE_8BIT)                              \
1325                         SMC_insb(ioaddr, DATA_REG, p, l);               \
1326         } while (0)
1327
1328 #endif  /* _SMC91X_H_ */