drivers/net/smc91x.h

   1 /*------------------------------------------------------------------------
   2  . smc91x.h - macros for SMSC's 91C9x/91C1xx single-chip Ethernet device.
   3  .
   4  . Copyright (C) 1996 by Erik Stahlman
   5  . Copyright (C) 2001 Standard Microsystems Corporation
   6  .      Developed by Simple Network Magic Corporation
   7  . Copyright (C) 2003 Monta Vista Software, Inc.
   8  .      Unified SMC91x driver by Nicolas Pitre
   9  .
  10  . This program is free software; you can redistribute it and/or modify
  11  . it under the terms of the GNU General Public License as published by
  12  . the Free Software Foundation; either version 2 of the License, or
  13  . (at your option) any later version.
  14  .
  15  . This program is distributed in the hope that it will be useful,
  16  . but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  . MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  . GNU General Public License for more details.
  19  .
  20  . You should have received a copy of the GNU General Public License
  21  . along with this program; if not, write to the Free Software
  22  . Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA
  23  .
  24  . Information contained in this file was obtained from the LAN91C111
  25  . manual from SMC.  To get a copy, if you really want one, you can find
  26  . information under www.smsc.com.
  27  .
  28  . Authors
  29  .      Erik Stahlman           <erik@vt.edu>
  30  .      Daris A Nevil           <dnevil@snmc.com>
  31  .      Nicolas Pitre           <nico@cam.org>
  32  .
  33  ---------------------------------------------------------------------------*/
  34 #ifndef _SMC91X_H_
  35 #define _SMC91X_H_
  36
  37
  38 /*
  39  * Define your architecture specific bus configuration parameters here.
  40  */
  41
  42 #if     defined(CONFIG_ARCH_LUBBOCK)
  43
  44 /* We can only do 16-bit reads and writes in the static memory space. */
  45 #define SMC_CAN_USE_8BIT        0
  46 #define SMC_CAN_USE_16BIT       1
  47 #define SMC_CAN_USE_32BIT       0
  48 #define SMC_NOWAIT              1
  49
  50 /* The first two address lines aren't connected... */
  51 #define SMC_IO_SHIFT            2
  52
  53 #define SMC_inw(a, r)           readw((a) + (r))
  54 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
  55 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
  56 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
  57
  58 #elif defined(CONFIG_REDWOOD_5) || defined(CONFIG_REDWOOD_6)
  59
  60 /* We can only do 16-bit reads and writes in the static memory space. */
  61 #define SMC_CAN_USE_8BIT        0
  62 #define SMC_CAN_USE_16BIT       1
  63 #define SMC_CAN_USE_32BIT       0
  64 #define SMC_NOWAIT              1
  65
  66 #define SMC_IO_SHIFT            0
  67
  68 #define SMC_inw(a, r)           in_be16((volatile u16 *)((a) + (r)))
  69 #define SMC_outw(v, a, r)       out_be16((volatile u16 *)((a) + (r)), v)
  70 #define SMC_insw(a, r, p, l)                                            \
  71         do {                                                            \
  72                 unsigned long __port = (a) + (r);                       \
  73                 u16 *__p = (u16 *)(p);                                  \
  74                 int __l = (l);                                          \
  75                 insw(__port, __p, __l);                                 \
  76                 while (__l > 0) {                                       \
  77                         *__p = swab16(*__p);                            \
  78                         __p++;                                          \
  79                         __l--;                                          \
  80                 }                                                       \
  81         } while (0)
  82 #define SMC_outsw(a, r, p, l)                                           \
  83         do {                                                            \
  84                 unsigned long __port = (a) + (r);                       \
  85                 u16 *__p = (u16 *)(p);                                  \
  86                 int __l = (l);                                          \
  87                 while (__l > 0) {                                       \
  88                         /* Believe it or not, the swab isn't needed. */ \
  89                         outw( /* swab16 */ (*__p++), __port);           \
  90                         __l--;                                          \
  91                 }                                                       \
  92         } while (0)
  93 #define SMC_IRQ_FLAGS           (0)
  94
  95 #elif defined(CONFIG_SA1100_PLEB)
  96 /* We can only do 16-bit reads and writes in the static memory space. */
  97 #define SMC_CAN_USE_8BIT        1
  98 #define SMC_CAN_USE_16BIT       1
  99 #define SMC_CAN_USE_32BIT       0
 100 #define SMC_IO_SHIFT            0
 101 #define SMC_NOWAIT              1
 102
 103 #define SMC_inb(a, r)           readb((a) + (r))
 104 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
 105 #define SMC_inw(a, r)           readw((a) + (r))
 106 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 107 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 108 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
 109 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 110 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 111
 112 #define SMC_IRQ_FLAGS           (0)
 113
 114 #elif defined(CONFIG_SA1100_ASSABET)
 115
 116 #include <asm/arch/neponset.h>
 117
 118 /* We can only do 8-bit reads and writes in the static memory space. */
 119 #define SMC_CAN_USE_8BIT        1
 120 #define SMC_CAN_USE_16BIT       0
 121 #define SMC_CAN_USE_32BIT       0
 122 #define SMC_NOWAIT              1
 123
 124 /* The first two address lines aren't connected... */
 125 #define SMC_IO_SHIFT            2
 126
 127 #define SMC_inb(a, r)           readb((a) + (r))
 128 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 129 #define SMC_insb(a, r, p, l)    readsb((a) + (r), p, (l))
 130 #define SMC_outsb(a, r, p, l)   writesb((a) + (r), p, (l))
 131
 132 #elif   defined(CONFIG_MACH_LOGICPD_PXA270)
 133
 134 #define SMC_CAN_USE_8BIT        0
 135 #define SMC_CAN_USE_16BIT       1
 136 #define SMC_CAN_USE_32BIT       0
 137 #define SMC_IO_SHIFT            0
 138 #define SMC_NOWAIT              1
 139 #define SMC_USE_PXA_DMA         1
 140
 141 #define SMC_inb(a, r)           readb((a) + (r))
 142 #define SMC_inw(a, r)           readw((a) + (r))
 143 #define SMC_inl(a, r)           readl((a) + (r))
 144 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 145 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 146 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 147 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 148 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 149
 150 #elif   defined(CONFIG_ARCH_INNOKOM) || \
 151         defined(CONFIG_MACH_MAINSTONE) || \
 152         defined(CONFIG_ARCH_PXA_IDP) || \
 153         defined(CONFIG_ARCH_RAMSES)
 154
 155 #define SMC_CAN_USE_8BIT        1
 156 #define SMC_CAN_USE_16BIT       1
 157 #define SMC_CAN_USE_32BIT       1
 158 #define SMC_IO_SHIFT            0
 159 #define SMC_NOWAIT              1
 160 #define SMC_USE_PXA_DMA         1
 161
 162 #define SMC_inb(a, r)           readb((a) + (r))
 163 #define SMC_inw(a, r)           readw((a) + (r))
 164 #define SMC_inl(a, r)           readl((a) + (r))
 165 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 166 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 167 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 168 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 169
 170 /* We actually can't write halfwords properly if not word aligned */
 171 static inline void
 172 SMC_outw(u16 val, void __iomem *ioaddr, int reg)
 173 {
 174         if (reg & 2) {
 175                 unsigned int v = val << 16;
 176                 v |= readl(ioaddr + (reg & ~2)) & 0xffff;
 177                 writel(v, ioaddr + (reg & ~2));
 178         } else {
 179                 writew(val, ioaddr + reg);
 180         }
 181 }
 182
 183 #elif   defined(CONFIG_ARCH_OMAP)
 184
 185 /* We can only do 16-bit reads and writes in the static memory space. */
 186 #define SMC_CAN_USE_8BIT        0
 187 #define SMC_CAN_USE_16BIT       1
 188 #define SMC_CAN_USE_32BIT       0
 189 #define SMC_IO_SHIFT            0
 190 #define SMC_NOWAIT              1
 191
 192 #define SMC_inb(a, r)           readb((a) + (r))
 193 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 194 #define SMC_inw(a, r)           readw((a) + (r))
 195 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 196 #define SMC_insw(a, r, p, l)    readsw((a) + (r), p, l)
 197 #define SMC_outsw(a, r, p, l)   writesw((a) + (r), p, l)
 198 #define SMC_inl(a, r)           readl((a) + (r))
 199 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 200 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 201 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 202
 203 #include <asm/mach-types.h>
 204 #include <asm/arch/cpu.h>
 205
 206 #define SMC_IRQ_FLAGS (( \
 207                    machine_is_omap_h2() \
 208                 || machine_is_omap_h3() \
 209                 || machine_is_omap_h4() \
 210                 || (machine_is_omap_innovator() && !cpu_is_omap1510()) \
 211         ) ? IRQF_TRIGGER_FALLING : IRQF_TRIGGER_RISING)
 212
 213
 214 #elif   defined(CONFIG_SH_SH4202_MICRODEV)
 215
 216 #define SMC_CAN_USE_8BIT        0
 217 #define SMC_CAN_USE_16BIT       1
 218 #define SMC_CAN_USE_32BIT       0
 219
 220 #define SMC_inb(a, r)           inb((a) + (r) - 0xa0000000)
 221 #define SMC_inw(a, r)           inw((a) + (r) - 0xa0000000)
 222 #define SMC_inl(a, r)           inl((a) + (r) - 0xa0000000)
 223 #define SMC_outb(v, a, r)       outb(v, (a) + (r) - 0xa0000000)
 224 #define SMC_outw(v, a, r)       outw(v, (a) + (r) - 0xa0000000)
 225 #define SMC_outl(v, a, r)       outl(v, (a) + (r) - 0xa0000000)
 226 #define SMC_insl(a, r, p, l)    insl((a) + (r) - 0xa0000000, p, l)
 227 #define SMC_outsl(a, r, p, l)   outsl((a) + (r) - 0xa0000000, p, l)
 228 #define SMC_insw(a, r, p, l)    insw((a) + (r) - 0xa0000000, p, l)
 229 #define SMC_outsw(a, r, p, l)   outsw((a) + (r) - 0xa0000000, p, l)
 230
 231 #define SMC_IRQ_FLAGS           (0)
 232
 233 #elif   defined(CONFIG_ISA)
 234
 235 #define SMC_CAN_USE_8BIT        1
 236 #define SMC_CAN_USE_16BIT       1
 237 #define SMC_CAN_USE_32BIT       0
 238
 239 #define SMC_inb(a, r)           inb((a) + (r))
 240 #define SMC_inw(a, r)           inw((a) + (r))
 241 #define SMC_outb(v, a, r)       outb(v, (a) + (r))
 242 #define SMC_outw(v, a, r)       outw(v, (a) + (r))
 243 #define SMC_insw(a, r, p, l)    insw((a) + (r), p, l)
 244 #define SMC_outsw(a, r, p, l)   outsw((a) + (r), p, l)
 245
 246 #elif   defined(CONFIG_M32R)
 247
 248 #define SMC_CAN_USE_8BIT        0
 249 #define SMC_CAN_USE_16BIT       1
 250 #define SMC_CAN_USE_32BIT       0
 251
 252 #define SMC_inb(a, r)           inb((u32)a) + (r))
 253 #define SMC_inw(a, r)           inw(((u32)a) + (r))
 254 #define SMC_outb(v, a, r)       outb(v, ((u32)a) + (r))
 255 #define SMC_outw(v, a, r)       outw(v, ((u32)a) + (r))
 256 #define SMC_insw(a, r, p, l)    insw(((u32)a) + (r), p, l)
 257 #define SMC_outsw(a, r, p, l)   outsw(((u32)a) + (r), p, l)
 258
 259 #define SMC_IRQ_FLAGS           (0)
 260
 261 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
 262 #define RPC_LSB_DEFAULT         RPC_LED_100_10
 263
 264 #elif   defined(CONFIG_MACH_LPD79520) \
 265      || defined(CONFIG_MACH_LPD7A400) \
 266      || defined(CONFIG_MACH_LPD7A404)
 267
 268 /* The LPD7X_IOBARRIER is necessary to overcome a mismatch between the
 269  * way that the CPU handles chip selects and the way that the SMC chip
 270  * expects the chip select to operate.  Refer to
 271  * Documentation/arm/Sharp-LH/IOBarrier for details.  The read from
 272  * IOBARRIER is a byte, in order that we read the least-common
 273  * denominator.  It would be wasteful to read 32 bits from an 8-bit
 274  * accessible region.
 275  *
 276  * There is no explicit protection against interrupts intervening
 277  * between the writew and the IOBARRIER.  In SMC ISR there is a
 278  * preamble that performs an IOBARRIER in the extremely unlikely event
 279  * that the driver interrupts itself between a writew to the chip an
 280  * the IOBARRIER that follows *and* the cache is large enough that the
 281  * first off-chip access while handing the interrupt is to the SMC
 282  * chip.  Other devices in the same address space as the SMC chip must
 283  * be aware of the potential for trouble and perform a similar
 284  * IOBARRIER on entry to their ISR.
 285  */
 286
 287 #include <asm/arch/constants.h> /* IOBARRIER_VIRT */
 288
 289 #define SMC_CAN_USE_8BIT        0
 290 #define SMC_CAN_USE_16BIT       1
 291 #define SMC_CAN_USE_32BIT       0
 292 #define SMC_NOWAIT              0
 293 #define LPD7X_IOBARRIER         readb (IOBARRIER_VIRT)
 294
 295 #define SMC_inw(a,r)\
 296    ({ unsigned short v = readw ((void*) ((a) + (r))); LPD7X_IOBARRIER; v; })
 297 #define SMC_outw(v,a,r)   ({ writew ((v), (a) + (r)); LPD7X_IOBARRIER; })
 298
 299 #define SMC_insw                LPD7_SMC_insw
 300 static inline void LPD7_SMC_insw (unsigned char* a, int r,
 301                                   unsigned char* p, int l)
 302 {
 303         unsigned short* ps = (unsigned short*) p;
 304         while (l-- > 0) {
 305                 *ps++ = readw (a + r);
 306                 LPD7X_IOBARRIER;
 307         }
 308 }
 309
 310 #define SMC_outsw               LPD7_SMC_outsw
 311 static inline void LPD7_SMC_outsw (unsigned char* a, int r,
 312                                    unsigned char* p, int l)
 313 {
 314         unsigned short* ps = (unsigned short*) p;
 315         while (l-- > 0) {
 316                 writew (*ps++, a + r);
 317                 LPD7X_IOBARRIER;
 318         }
 319 }
 320
 321 #define SMC_INTERRUPT_PREAMBLE  LPD7X_IOBARRIER
 322
 323 #define RPC_LSA_DEFAULT         RPC_LED_TX_RX
 324 #define RPC_LSB_DEFAULT         RPC_LED_100_10
 325
 326 #elif defined(CONFIG_SOC_AU1X00)
 327
 328 #include <au1xxx.h>
 329
 330 /* We can only do 16-bit reads and writes in the static memory space. */
 331 #define SMC_CAN_USE_8BIT        0
 332 #define SMC_CAN_USE_16BIT       1
 333 #define SMC_CAN_USE_32BIT       0
 334 #define SMC_IO_SHIFT            0
 335 #define SMC_NOWAIT              1
 336
 337 #define SMC_inw(a, r)           au_readw((unsigned long)((a) + (r)))
 338 #define SMC_insw(a, r, p, l)    \
 339         do {    \
 340                 unsigned long _a = (unsigned long)((a) + (r)); \
 341                 int _l = (l); \
 342                 u16 *_p = (u16 *)(p); \
 343                 while (_l-- > 0) \
 344                         *_p++ = au_readw(_a); \
 345         } while(0)
 346 #define SMC_outw(v, a, r)       au_writew(v, (unsigned long)((a) + (r)))
 347 #define SMC_outsw(a, r, p, l)   \
 348         do {    \
 349                 unsigned long _a = (unsigned long)((a) + (r)); \
 350                 int _l = (l); \
 351                 const u16 *_p = (const u16 *)(p); \
 352                 while (_l-- > 0) \
 353                         au_writew(*_p++ , _a); \
 354         } while(0)
 355
 356 #define SMC_IRQ_FLAGS           (0)
 357
 358 #elif   defined(CONFIG_ARCH_VERSATILE)
 359
 360 #define SMC_CAN_USE_8BIT        1
 361 #define SMC_CAN_USE_16BIT       1
 362 #define SMC_CAN_USE_32BIT       1
 363 #define SMC_NOWAIT              1
 364
 365 #define SMC_inb(a, r)           readb((a) + (r))
 366 #define SMC_inw(a, r)           readw((a) + (r))
 367 #define SMC_inl(a, r)           readl((a) + (r))
 368 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 369 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 370 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 371 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 372 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 373
 374 #define SMC_IRQ_FLAGS           (0)
 375
 376 #else
 377
 378 #define SMC_CAN_USE_8BIT        1
 379 #define SMC_CAN_USE_16BIT       1
 380 #define SMC_CAN_USE_32BIT       1
 381 #define SMC_NOWAIT              1
 382
 383 #define SMC_inb(a, r)           readb((a) + (r))
 384 #define SMC_inw(a, r)           readw((a) + (r))
 385 #define SMC_inl(a, r)           readl((a) + (r))
 386 #define SMC_outb(v, a, r)       writeb(v, (a) + (r))
 387 #define SMC_outw(v, a, r)       writew(v, (a) + (r))
 388 #define SMC_outl(v, a, r)       writel(v, (a) + (r))
 389 #define SMC_insl(a, r, p, l)    readsl((a) + (r), p, l)
 390 #define SMC_outsl(a, r, p, l)   writesl((a) + (r), p, l)
 391
 392 #define RPC_LSA_DEFAULT         RPC_LED_100_10
 393 #define RPC_LSB_DEFAULT         RPC_LED_TX_RX
 394
 395 #endif
 396
 397 #ifdef SMC_USE_PXA_DMA
 398 /*
 399  * Let's use the DMA engine on the XScale PXA2xx for RX packets. This is
 400  * always happening in irq context so no need to worry about races.  TX is
 401  * different and probably not worth it for that reason, and not as critical
 402  * as RX which can overrun memory and lose packets.
 403  */
 404 #include <linux/dma-mapping.h>
 405 #include <asm/dma.h>
 406 #include <asm/arch/pxa-regs.h>
 407
 408 #ifdef SMC_insl
 409 #undef SMC_insl
 410 #define SMC_insl(a, r, p, l) \
 411         smc_pxa_dma_insl(a, lp->physaddr, r, dev->dma, p, l)
 412 static inline void
 413 smc_pxa_dma_insl(void __iomem *ioaddr, u_long physaddr, int reg, int dma,
 414                  u_char *buf, int len)
 415 {
 416         dma_addr_t dmabuf;
 417
 418         /* fallback if no DMA available */
 419         if (dma == (unsigned char)-1) {
 420                 readsl(ioaddr + reg, buf, len);
 421                 return;
 422         }
 423
 424         /* 64 bit alignment is required for memory to memory DMA */
 425         if ((long)buf & 4) {
 426                 *((u32 *)buf) = SMC_inl(ioaddr, reg);
 427                 buf += 4;
 428                 len--;
 429         }
 430
 431         len *= 4;
 432         dmabuf = dma_map_single(NULL, buf, len, DMA_FROM_DEVICE);
 433         DCSR(dma) = DCSR_NODESC;
 434         DTADR(dma) = dmabuf;
 435         DSADR(dma) = physaddr + reg;
 436         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 437                      DCMD_WIDTH4 | (DCMD_LENGTH & len));
 438         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 439         while (!(DCSR(dma) & DCSR_STOPSTATE))
 440                 cpu_relax();
 441         DCSR(dma) = 0;
 442         dma_unmap_single(NULL, dmabuf, len, DMA_FROM_DEVICE);
 443 }
 444 #endif
 445
 446 #ifdef SMC_insw
 447 #undef SMC_insw
 448 #define SMC_insw(a, r, p, l) \
 449         smc_pxa_dma_insw(a, lp->physaddr, r, dev->dma, p, l)
 450 static inline void
 451 smc_pxa_dma_insw(void __iomem *ioaddr, u_long physaddr, int reg, int dma,
 452                  u_char *buf, int len)
 453 {
 454         dma_addr_t dmabuf;
 455
 456         /* fallback if no DMA available */
 457         if (dma == (unsigned char)-1) {
 458                 readsw(ioaddr + reg, buf, len);
 459                 return;
 460         }
 461
 462         /* 64 bit alignment is required for memory to memory DMA */
 463         while ((long)buf & 6) {
 464                 *((u16 *)buf) = SMC_inw(ioaddr, reg);
 465                 buf += 2;
 466                 len--;
 467         }
 468
 469         len *= 2;
 470         dmabuf = dma_map_single(NULL, buf, len, DMA_FROM_DEVICE);
 471         DCSR(dma) = DCSR_NODESC;
 472         DTADR(dma) = dmabuf;
 473         DSADR(dma) = physaddr + reg;
 474         DCMD(dma) = (DCMD_INCTRGADDR | DCMD_BURST32 |
 475                      DCMD_WIDTH2 | (DCMD_LENGTH & len));
 476         DCSR(dma) = DCSR_NODESC | DCSR_RUN;
 477         while (!(DCSR(dma) & DCSR_STOPSTATE))
 478                 cpu_relax();
 479         DCSR(dma) = 0;
 480         dma_unmap_single(NULL, dmabuf, len, DMA_FROM_DEVICE);
 481 }
 482 #endif
 483
 484 static void
 485 smc_pxa_dma_irq(int dma, void *dummy, struct pt_regs *regs)
 486 {
 487         DCSR(dma) = 0;
 488 }
 489 #endif  /* SMC_USE_PXA_DMA */
 490
 491
 492 /*
 493  * Everything a particular hardware setup needs should have been defined
 494  * at this point.  Add stubs for the undefined cases, mainly to avoid
 495  * compilation warnings since they'll be optimized away, or to prevent buggy
 496  * use of them.
 497  */
 498
 499 #if ! SMC_CAN_USE_32BIT
 500 #define SMC_inl(ioaddr, reg)            ({ BUG(); 0; })
 501 #define SMC_outl(x, ioaddr, reg)        BUG()
 502 #define SMC_insl(a, r, p, l)            BUG()
 503 #define SMC_outsl(a, r, p, l)           BUG()
 504 #endif
 505
 506 #if !defined(SMC_insl) || !defined(SMC_outsl)
 507 #define SMC_insl(a, r, p, l)            BUG()
 508 #define SMC_outsl(a, r, p, l)           BUG()
 509 #endif
 510
 511 #if ! SMC_CAN_USE_16BIT
 512
 513 /*
 514  * Any 16-bit access is performed with two 8-bit accesses if the hardware
 515  * can't do it directly. Most registers are 16-bit so those are mandatory.
 516  */
 517 #define SMC_outw(x, ioaddr, reg)                                        \
 518         do {                                                            \
 519                 unsigned int __val16 = (x);                             \
 520                 SMC_outb( __val16, ioaddr, reg );                       \
 521                 SMC_outb( __val16 >> 8, ioaddr, reg + (1 << SMC_IO_SHIFT));\
 522         } while (0)
 523 #define SMC_inw(ioaddr, reg)                                            \
 524         ({                                                              \
 525                 unsigned int __val16;                                   \
 526                 __val16 =  SMC_inb( ioaddr, reg );                      \
 527                 __val16 |= SMC_inb( ioaddr, reg + (1 << SMC_IO_SHIFT)) << 8; \
 528                 __val16;                                                \
 529         })
 530
 531 #define SMC_insw(a, r, p, l)            BUG()
 532 #define SMC_outsw(a, r, p, l)           BUG()
 533
 534 #endif
 535
 536 #if !defined(SMC_insw) || !defined(SMC_outsw)
 537 #define SMC_insw(a, r, p, l)            BUG()
 538 #define SMC_outsw(a, r, p, l)           BUG()
 539 #endif
 540
 541 #if ! SMC_CAN_USE_8BIT
 542 #define SMC_inb(ioaddr, reg)            ({ BUG(); 0; })
 543 #define SMC_outb(x, ioaddr, reg)        BUG()
 544 #define SMC_insb(a, r, p, l)            BUG()
 545 #define SMC_outsb(a, r, p, l)           BUG()
 546 #endif
 547
 548 #if !defined(SMC_insb) || !defined(SMC_outsb)
 549 #define SMC_insb(a, r, p, l)            BUG()
 550 #define SMC_outsb(a, r, p, l)           BUG()
 551 #endif
 552
 553 #ifndef SMC_CAN_USE_DATACS
 554 #define SMC_CAN_USE_DATACS      0
 555 #endif
 556
 557 #ifndef SMC_IO_SHIFT
 558 #define SMC_IO_SHIFT    0
 559 #endif
 560
 561 #ifndef SMC_IRQ_FLAGS
 562 #define SMC_IRQ_FLAGS           IRQF_TRIGGER_RISING
 563 #endif
 564
 565 #ifndef SMC_INTERRUPT_PREAMBLE
 566 #define SMC_INTERRUPT_PREAMBLE
 567 #endif
 568
 569
 570 /* Because of bank switching, the LAN91x uses only 16 I/O ports */
 571 #define SMC_IO_EXTENT   (16 << SMC_IO_SHIFT)
 572 #define SMC_DATA_EXTENT (4)
 573
 574 /*
 575  . Bank Select Register:
 576  .
 577  .              yyyy yyyy 0000 00xx
 578  .              xx              = bank number
 579  .              yyyy yyyy       = 0x33, for identification purposes.
 580 */
 581 #define BANK_SELECT             (14 << SMC_IO_SHIFT)
 582
 583
 584 // Transmit Control Register
 585 /* BANK 0  */
 586 #define TCR_REG         SMC_REG(0x0000, 0)
 587 #define TCR_ENABLE      0x0001  // When 1 we can transmit
 588 #define TCR_LOOP        0x0002  // Controls output pin LBK
 589 #define TCR_FORCOL      0x0004  // When 1 will force a collision
 590 #define TCR_PAD_EN      0x0080  // When 1 will pad tx frames < 64 bytes w/0
 591 #define TCR_NOCRC       0x0100  // When 1 will not append CRC to tx frames
 592 #define TCR_MON_CSN     0x0400  // When 1 tx monitors carrier
 593 #define TCR_FDUPLX      0x0800  // When 1 enables full duplex operation
 594 #define TCR_STP_SQET    0x1000  // When 1 stops tx if Signal Quality Error
 595 #define TCR_EPH_LOOP    0x2000  // When 1 enables EPH block loopback
 596 #define TCR_SWFDUP      0x8000  // When 1 enables Switched Full Duplex mode
 597
 598 #define TCR_CLEAR       0       /* do NOTHING */
 599 /* the default settings for the TCR register : */
 600 #define TCR_DEFAULT     (TCR_ENABLE | TCR_PAD_EN)
 601
 602
 603 // EPH Status Register
 604 /* BANK 0  */
 605 #define EPH_STATUS_REG  SMC_REG(0x0002, 0)
 606 #define ES_TX_SUC       0x0001  // Last TX was successful
 607 #define ES_SNGL_COL     0x0002  // Single collision detected for last tx
 608 #define ES_MUL_COL      0x0004  // Multiple collisions detected for last tx
 609 #define ES_LTX_MULT     0x0008  // Last tx was a multicast
 610 #define ES_16COL        0x0010  // 16 Collisions Reached
 611 #define ES_SQET         0x0020  // Signal Quality Error Test
 612 #define ES_LTXBRD       0x0040  // Last tx was a broadcast
 613 #define ES_TXDEFR       0x0080  // Transmit Deferred
 614 #define ES_LATCOL       0x0200  // Late collision detected on last tx
 615 #define ES_LOSTCARR     0x0400  // Lost Carrier Sense
 616 #define ES_EXC_DEF      0x0800  // Excessive Deferral
 617 #define ES_CTR_ROL      0x1000  // Counter Roll Over indication
 618 #define ES_LINK_OK      0x4000  // Driven by inverted value of nLNK pin
 619 #define ES_TXUNRN       0x8000  // Tx Underrun
 620
 621
 622 // Receive Control Register
 623 /* BANK 0  */
 624 #define RCR_REG         SMC_REG(0x0004, 0)
 625 #define RCR_RX_ABORT    0x0001  // Set if a rx frame was aborted
 626 #define RCR_PRMS        0x0002  // Enable promiscuous mode
 627 #define RCR_ALMUL       0x0004  // When set accepts all multicast frames
 628 #define RCR_RXEN        0x0100  // IFF this is set, we can receive packets
 629 #define RCR_STRIP_CRC   0x0200  // When set strips CRC from rx packets
 630 #define RCR_ABORT_ENB   0x0200  // When set will abort rx on collision
 631 #define RCR_FILT_CAR    0x0400  // When set filters leading 12 bit s of carrier
 632 #define RCR_SOFTRST     0x8000  // resets the chip
 633
 634 /* the normal settings for the RCR register : */
 635 #define RCR_DEFAULT     (RCR_STRIP_CRC | RCR_RXEN)
 636 #define RCR_CLEAR       0x0     // set it to a base state
 637
 638
 639 // Counter Register
 640 /* BANK 0  */
 641 #define COUNTER_REG     SMC_REG(0x0006, 0)
 642
 643
 644 // Memory Information Register
 645 /* BANK 0  */
 646 #define MIR_REG         SMC_REG(0x0008, 0)
 647
 648
 649 // Receive/Phy Control Register
 650 /* BANK 0  */
 651 #define RPC_REG         SMC_REG(0x000A, 0)
 652 #define RPC_SPEED       0x2000  // When 1 PHY is in 100Mbps mode.
 653 #define RPC_DPLX        0x1000  // When 1 PHY is in Full-Duplex Mode
 654 #define RPC_ANEG        0x0800  // When 1 PHY is in Auto-Negotiate Mode
 655 #define RPC_LSXA_SHFT   5       // Bits to shift LS2A,LS1A,LS0A to lsb
 656 #define RPC_LSXB_SHFT   2       // Bits to get LS2B,LS1B,LS0B to lsb
 657 #define RPC_LED_100_10  (0x00)  // LED = 100Mbps OR's with 10Mbps link detect
 658 #define RPC_LED_RES     (0x01)  // LED = Reserved
 659 #define RPC_LED_10      (0x02)  // LED = 10Mbps link detect
 660 #define RPC_LED_FD      (0x03)  // LED = Full Duplex Mode
 661 #define RPC_LED_TX_RX   (0x04)  // LED = TX or RX packet occurred
 662 #define RPC_LED_100     (0x05)  // LED = 100Mbps link dectect
 663 #define RPC_LED_TX      (0x06)  // LED = TX packet occurred
 664 #define RPC_LED_RX      (0x07)  // LED = RX packet occurred
 665
 666 #ifndef RPC_LSA_DEFAULT
 667 #define RPC_LSA_DEFAULT RPC_LED_100
 668 #endif
 669 #ifndef RPC_LSB_DEFAULT
 670 #define RPC_LSB_DEFAULT RPC_LED_FD
 671 #endif
 672
 673 #define RPC_DEFAULT (RPC_ANEG | (RPC_LSA_DEFAULT << RPC_LSXA_SHFT) | (RPC_LSB_DEFAULT << RPC_LSXB_SHFT) | RPC_SPEED | RPC_DPLX)
 674
 675
 676 /* Bank 0 0x0C is reserved */
 677
 678 // Bank Select Register
 679 /* All Banks */
 680 #define BSR_REG         0x000E
 681
 682
 683 // Configuration Reg
 684 /* BANK 1 */
 685 #define CONFIG_REG      SMC_REG(0x0000, 1)
 686 #define CONFIG_EXT_PHY  0x0200  // 1=external MII, 0=internal Phy
 687 #define CONFIG_GPCNTRL  0x0400  // Inverse value drives pin nCNTRL
 688 #define CONFIG_NO_WAIT  0x1000  // When 1 no extra wait states on ISA bus
 689 #define CONFIG_EPH_POWER_EN 0x8000 // When 0 EPH is placed into low power mode.
 690
 691 // Default is powered-up, Internal Phy, Wait States, and pin nCNTRL=low
 692 #define CONFIG_DEFAULT  (CONFIG_EPH_POWER_EN)
 693
 694
 695 // Base Address Register
 696 /* BANK 1 */
 697 #define BASE_REG        SMC_REG(0x0002, 1)
 698
 699
 700 // Individual Address Registers
 701 /* BANK 1 */
 702 #define ADDR0_REG       SMC_REG(0x0004, 1)
 703 #define ADDR1_REG       SMC_REG(0x0006, 1)
 704 #define ADDR2_REG       SMC_REG(0x0008, 1)
 705
 706
 707 // General Purpose Register
 708 /* BANK 1 */
 709 #define GP_REG          SMC_REG(0x000A, 1)
 710
 711
 712 // Control Register
 713 /* BANK 1 */
 714 #define CTL_REG         SMC_REG(0x000C, 1)
 715 #define CTL_RCV_BAD     0x4000 // When 1 bad CRC packets are received
 716 #define CTL_AUTO_RELEASE 0x0800 // When 1 tx pages are released automatically
 717 #define CTL_LE_ENABLE   0x0080 // When 1 enables Link Error interrupt
 718 #define CTL_CR_ENABLE   0x0040 // When 1 enables Counter Rollover interrupt
 719 #define CTL_TE_ENABLE   0x0020 // When 1 enables Transmit Error interrupt
 720 #define CTL_EEPROM_SELECT 0x0004 // Controls EEPROM reload & store
 721 #define CTL_RELOAD      0x0002 // When set reads EEPROM into registers
 722 #define CTL_STORE       0x0001 // When set stores registers into EEPROM
 723
 724
 725 // MMU Command Register
 726 /* BANK 2 */
 727 #define MMU_CMD_REG     SMC_REG(0x0000, 2)
 728 #define MC_BUSY         1       // When 1 the last release has not completed
 729 #define MC_NOP          (0<<5)  // No Op
 730 #define MC_ALLOC        (1<<5)  // OR with number of 256 byte packets
 731 #define MC_RESET        (2<<5)  // Reset MMU to initial state
 732 #define MC_REMOVE       (3<<5)  // Remove the current rx packet
 733 #define MC_RELEASE      (4<<5)  // Remove and release the current rx packet
 734 #define MC_FREEPKT      (5<<5)  // Release packet in PNR register
 735 #define MC_ENQUEUE      (6<<5)  // Enqueue the packet for transmit
 736 #define MC_RSTTXFIFO    (7<<5)  // Reset the TX FIFOs
 737
 738
 739 // Packet Number Register
 740 /* BANK 2 */
 741 #define PN_REG          SMC_REG(0x0002, 2)
 742
 743
 744 // Allocation Result Register
 745 /* BANK 2 */
 746 #define AR_REG          SMC_REG(0x0003, 2)
 747 #define AR_FAILED       0x80    // Alocation Failed
 748
 749
 750 // TX FIFO Ports Register
 751 /* BANK 2 */
 752 #define TXFIFO_REG      SMC_REG(0x0004, 2)
 753 #define TXFIFO_TEMPTY   0x80    // TX FIFO Empty
 754
 755 // RX FIFO Ports Register
 756 /* BANK 2 */
 757 #define RXFIFO_REG      SMC_REG(0x0005, 2)
 758 #define RXFIFO_REMPTY   0x80    // RX FIFO Empty
 759
 760 #define FIFO_REG        SMC_REG(0x0004, 2)
 761
 762 // Pointer Register
 763 /* BANK 2 */
 764 #define PTR_REG         SMC_REG(0x0006, 2)
 765 #define PTR_RCV         0x8000 // 1=Receive area, 0=Transmit area
 766 #define PTR_AUTOINC     0x4000 // Auto increment the pointer on each access
 767 #define PTR_READ        0x2000 // When 1 the operation is a read
 768
 769
 770 // Data Register
 771 /* BANK 2 */
 772 #define DATA_REG        SMC_REG(0x0008, 2)
 773
 774
 775 // Interrupt Status/Acknowledge Register
 776 /* BANK 2 */
 777 #define INT_REG         SMC_REG(0x000C, 2)
 778
 779
 780 // Interrupt Mask Register
 781 /* BANK 2 */
 782 #define IM_REG          SMC_REG(0x000D, 2)
 783 #define IM_MDINT        0x80 // PHY MI Register 18 Interrupt
 784 #define IM_ERCV_INT     0x40 // Early Receive Interrupt
 785 #define IM_EPH_INT      0x20 // Set by Ethernet Protocol Handler section
 786 #define IM_RX_OVRN_INT  0x10 // Set by Receiver Overruns
 787 #define IM_ALLOC_INT    0x08 // Set when allocation request is completed
 788 #define IM_TX_EMPTY_INT 0x04 // Set if the TX FIFO goes empty
 789 #define IM_TX_INT       0x02 // Transmit Interrupt
 790 #define IM_RCV_INT      0x01 // Receive Interrupt
 791
 792
 793 // Multicast Table Registers
 794 /* BANK 3 */
 795 #define MCAST_REG1      SMC_REG(0x0000, 3)
 796 #define MCAST_REG2      SMC_REG(0x0002, 3)
 797 #define MCAST_REG3      SMC_REG(0x0004, 3)
 798 #define MCAST_REG4      SMC_REG(0x0006, 3)
 799
 800
 801 // Management Interface Register (MII)
 802 /* BANK 3 */
 803 #define MII_REG         SMC_REG(0x0008, 3)
 804 #define MII_MSK_CRS100  0x4000 // Disables CRS100 detection during tx half dup
 805 #define MII_MDOE        0x0008 // MII Output Enable
 806 #define MII_MCLK        0x0004 // MII Clock, pin MDCLK
 807 #define MII_MDI         0x0002 // MII Input, pin MDI
 808 #define MII_MDO         0x0001 // MII Output, pin MDO
 809
 810
 811 // Revision Register
 812 /* BANK 3 */
 813 /* ( hi: chip id   low: rev # ) */
 814 #define REV_REG         SMC_REG(0x000A, 3)
 815
 816
 817 // Early RCV Register
 818 /* BANK 3 */
 819 /* this is NOT on SMC9192 */
 820 #define ERCV_REG        SMC_REG(0x000C, 3)
 821 #define ERCV_RCV_DISCRD 0x0080 // When 1 discards a packet being received
 822 #define ERCV_THRESHOLD  0x001F // ERCV Threshold Mask
 823
 824
 825 // External Register
 826 /* BANK 7 */
 827 #define EXT_REG         SMC_REG(0x0000, 7)
 828
 829
 830 #define CHIP_9192       3
 831 #define CHIP_9194       4
 832 #define CHIP_9195       5
 833 #define CHIP_9196       6
 834 #define CHIP_91100      7
 835 #define CHIP_91100FD    8
 836 #define CHIP_91111FD    9
 837
 838 static const char * chip_ids[ 16 ] =  {
 839         NULL, NULL, NULL,
 840         /* 3 */ "SMC91C90/91C92",
 841         /* 4 */ "SMC91C94",
 842         /* 5 */ "SMC91C95",
 843         /* 6 */ "SMC91C96",
 844         /* 7 */ "SMC91C100",
 845         /* 8 */ "SMC91C100FD",
 846         /* 9 */ "SMC91C11xFD",
 847         NULL, NULL, NULL,
 848         NULL, NULL, NULL};
 849
 850
 851 /*
 852  . Receive status bits
 853 */
 854 #define RS_ALGNERR      0x8000
 855 #define RS_BRODCAST     0x4000
 856 #define RS_BADCRC       0x2000
 857 #define RS_ODDFRAME     0x1000
 858 #define RS_TOOLONG      0x0800
 859 #define RS_TOOSHORT     0x0400
 860 #define RS_MULTICAST    0x0001
 861 #define RS_ERRORS       (RS_ALGNERR | RS_BADCRC | RS_TOOLONG | RS_TOOSHORT)
 862
 863
 864 /*
 865  * PHY IDs
 866  *  LAN83C183 == LAN91C111 Internal PHY
 867  */
 868 #define PHY_LAN83C183   0x0016f840
 869 #define PHY_LAN83C180   0x02821c50
 870
 871 /*
 872  * PHY Register Addresses (LAN91C111 Internal PHY)
 873  *
 874  * Generic PHY registers can be found in <linux/mii.h>
 875  *
 876  * These phy registers are specific to our on-board phy.
 877  */
 878
 879 // PHY Configuration Register 1
 880 #define PHY_CFG1_REG            0x10
 881 #define PHY_CFG1_LNKDIS         0x8000  // 1=Rx Link Detect Function disabled
 882 #define PHY_CFG1_XMTDIS         0x4000  // 1=TP Transmitter Disabled
 883 #define PHY_CFG1_XMTPDN         0x2000  // 1=TP Transmitter Powered Down
 884 #define PHY_CFG1_BYPSCR         0x0400  // 1=Bypass scrambler/descrambler
 885 #define PHY_CFG1_UNSCDS         0x0200  // 1=Unscramble Idle Reception Disable
 886 #define PHY_CFG1_EQLZR          0x0100  // 1=Rx Equalizer Disabled
 887 #define PHY_CFG1_CABLE          0x0080  // 1=STP(150ohm), 0=UTP(100ohm)
 888 #define PHY_CFG1_RLVL0          0x0040  // 1=Rx Squelch level reduced by 4.5db
 889 #define PHY_CFG1_TLVL_SHIFT     2       // Transmit Output Level Adjust
 890 #define PHY_CFG1_TLVL_MASK      0x003C
 891 #define PHY_CFG1_TRF_MASK       0x0003  // Transmitter Rise/Fall time
 892
 893
 894 // PHY Configuration Register 2
 895 #define PHY_CFG2_REG            0x11
 896 #define PHY_CFG2_APOLDIS        0x0020  // 1=Auto Polarity Correction disabled
 897 #define PHY_CFG2_JABDIS         0x0010  // 1=Jabber disabled
 898 #define PHY_CFG2_MREG           0x0008  // 1=Multiple register access (MII mgt)
 899 #define PHY_CFG2_INTMDIO        0x0004  // 1=Interrupt signaled with MDIO pulseo
 900
 901 // PHY Status Output (and Interrupt status) Register
 902 #define PHY_INT_REG             0x12    // Status Output (Interrupt Status)
 903 #define PHY_INT_INT             0x8000  // 1=bits have changed since last read
 904 #define PHY_INT_LNKFAIL         0x4000  // 1=Link Not detected
 905 #define PHY_INT_LOSSSYNC        0x2000  // 1=Descrambler has lost sync
 906 #define PHY_INT_CWRD            0x1000  // 1=Invalid 4B5B code detected on rx
 907 #define PHY_INT_SSD             0x0800  // 1=No Start Of Stream detected on rx
 908 #define PHY_INT_ESD             0x0400  // 1=No End Of Stream detected on rx
 909 #define PHY_INT_RPOL            0x0200  // 1=Reverse Polarity detected
 910 #define PHY_INT_JAB             0x0100  // 1=Jabber detected
 911 #define PHY_INT_SPDDET          0x0080  // 1=100Base-TX mode, 0=10Base-T mode
 912 #define PHY_INT_DPLXDET         0x0040  // 1=Device in Full Duplex
 913
 914 // PHY Interrupt/Status Mask Register
 915 #define PHY_MASK_REG            0x13    // Interrupt Mask
 916 // Uses the same bit definitions as PHY_INT_REG
 917
 918
 919 /*
 920  * SMC91C96 ethernet config and status registers.
 921  * These are in the "attribute" space.
 922  */
 923 #define ECOR                    0x8000
 924 #define ECOR_RESET              0x80
 925 #define ECOR_LEVEL_IRQ          0x40
 926 #define ECOR_WR_ATTRIB          0x04
 927 #define ECOR_ENABLE             0x01
 928
 929 #define ECSR                    0x8002
 930 #define ECSR_IOIS8              0x20
 931 #define ECSR_PWRDWN             0x04
 932 #define ECSR_INT                0x02
 933
 934 #define ATTRIB_SIZE             ((64*1024) << SMC_IO_SHIFT)
 935
 936
 937 /*
 938  * Macros to abstract register access according to the data bus
 939  * capabilities.  Please use those and not the in/out primitives.
 940  * Note: the following macros do *not* select the bank -- this must
 941  * be done separately as needed in the main code.  The SMC_REG() macro
 942  * only uses the bank argument for debugging purposes (when enabled).
 943  *
 944  * Note: despite inline functions being safer, everything leading to this
 945  * should preferably be macros to let BUG() display the line number in
 946  * the core source code since we're interested in the top call site
 947  * not in any inline function location.
 948  */
 949
 950 #if SMC_DEBUG > 0
 951 #define SMC_REG(reg, bank)                                              \
 952         ({                                                              \
 953                 int __b = SMC_CURRENT_BANK();                           \
 954                 if (unlikely((__b & ~0xf0) != (0x3300 | bank))) {       \
 955                         printk( "%s: bank reg screwed (0x%04x)\n",      \
 956                                 CARDNAME, __b );                        \
 957                         BUG();                                          \
 958                 }                                                       \
 959                 reg<<SMC_IO_SHIFT;                                      \
 960         })
 961 #else
 962 #define SMC_REG(reg, bank)      (reg<<SMC_IO_SHIFT)
 963 #endif
 964
 965 /*
 966  * Hack Alert: Some setups just can't write 8 or 16 bits reliably when not
 967  * aligned to a 32 bit boundary.  I tell you that does exist!
 968  * Fortunately the affected register accesses can be easily worked around
 969  * since we can write zeroes to the preceeding 16 bits without adverse
 970  * effects and use a 32-bit access.
 971  *
 972  * Enforce it on any 32-bit capable setup for now.
 973  */
 974 #define SMC_MUST_ALIGN_WRITE    SMC_CAN_USE_32BIT
 975
 976 #define SMC_GET_PN()                                                    \
 977         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, PN_REG))             \
 978                                 : (SMC_inw(ioaddr, PN_REG) & 0xFF) )
 979
 980 #define SMC_SET_PN(x)                                                   \
 981         do {                                                            \
 982                 if (SMC_MUST_ALIGN_WRITE)                               \
 983                         SMC_outl((x)<<16, ioaddr, SMC_REG(0, 2));       \
 984                 else if (SMC_CAN_USE_8BIT)                              \
 985                         SMC_outb(x, ioaddr, PN_REG);                    \
 986                 else                                                    \
 987                         SMC_outw(x, ioaddr, PN_REG);                    \
 988         } while (0)
 989
 990 #define SMC_GET_AR()                                                    \
 991         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, AR_REG))             \
 992                                 : (SMC_inw(ioaddr, PN_REG) >> 8) )
 993
 994 #define SMC_GET_TXFIFO()                                                \
 995         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, TXFIFO_REG))         \
 996                                 : (SMC_inw(ioaddr, TXFIFO_REG) & 0xFF) )
 997
 998 #define SMC_GET_RXFIFO()                                                \
 999           ( SMC_CAN_USE_8BIT    ? (SMC_inb(ioaddr, RXFIFO_REG))         \
1000                                 : (SMC_inw(ioaddr, TXFIFO_REG) >> 8) )
1001
1002 #define SMC_GET_INT()                                                   \
1003         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, INT_REG))            \
1004                                 : (SMC_inw(ioaddr, INT_REG) & 0xFF) )
1005
1006 #define SMC_ACK_INT(x)                                                  \
1007         do {                                                            \
1008                 if (SMC_CAN_USE_8BIT)                                   \
1009                         SMC_outb(x, ioaddr, INT_REG);                   \
1010                 else {                                                  \
1011                         unsigned long __flags;                          \
1012                         int __mask;                                     \
1013                         local_irq_save(__flags);                        \
1014                         __mask = SMC_inw( ioaddr, INT_REG ) & ~0xff;    \
1015                         SMC_outw( __mask | (x), ioaddr, INT_REG );      \
1016                         local_irq_restore(__flags);                     \
1017                 }                                                       \
1018         } while (0)
1019
1020 #define SMC_GET_INT_MASK()                                              \
1021         ( SMC_CAN_USE_8BIT      ? (SMC_inb(ioaddr, IM_REG))             \
1022                                 : (SMC_inw( ioaddr, INT_REG ) >> 8) )
1023
1024 #define SMC_SET_INT_MASK(x)                                             \
1025         do {                                                            \
1026                 if (SMC_CAN_USE_8BIT)                                   \
1027                         SMC_outb(x, ioaddr, IM_REG);                    \
1028                 else                                                    \
1029                         SMC_outw((x) << 8, ioaddr, INT_REG);            \
1030         } while (0)
1031
1032 #define SMC_CURRENT_BANK()      SMC_inw(ioaddr, BANK_SELECT)
1033
1034 #define SMC_SELECT_BANK(x)                                              \
1035         do {                                                            \
1036                 if (SMC_MUST_ALIGN_WRITE)                               \
1037                         SMC_outl((x)<<16, ioaddr, 12<<SMC_IO_SHIFT);    \
1038                 else                                                    \
1039                         SMC_outw(x, ioaddr, BANK_SELECT);               \
1040         } while (0)
1041
1042 #define SMC_GET_BASE()          SMC_inw(ioaddr, BASE_REG)
1043
1044 #define SMC_SET_BASE(x)         SMC_outw(x, ioaddr, BASE_REG)
1045
1046 #define SMC_GET_CONFIG()        SMC_inw(ioaddr, CONFIG_REG)
1047
1048 #define SMC_SET_CONFIG(x)       SMC_outw(x, ioaddr, CONFIG_REG)
1049
1050 #define SMC_GET_COUNTER()       SMC_inw(ioaddr, COUNTER_REG)
1051
1052 #define SMC_GET_CTL()           SMC_inw(ioaddr, CTL_REG)
1053
1054 #define SMC_SET_CTL(x)          SMC_outw(x, ioaddr, CTL_REG)
1055
1056 #define SMC_GET_MII()           SMC_inw(ioaddr, MII_REG)
1057
1058 #define SMC_SET_MII(x)          SMC_outw(x, ioaddr, MII_REG)
1059
1060 #define SMC_GET_MIR()           SMC_inw(ioaddr, MIR_REG)
1061
1062 #define SMC_SET_MIR(x)          SMC_outw(x, ioaddr, MIR_REG)
1063
1064 #define SMC_GET_MMU_CMD()       SMC_inw(ioaddr, MMU_CMD_REG)
1065
1066 #define SMC_SET_MMU_CMD(x)      SMC_outw(x, ioaddr, MMU_CMD_REG)
1067
1068 #define SMC_GET_FIFO()          SMC_inw(ioaddr, FIFO_REG)
1069
1070 #define SMC_GET_PTR()           SMC_inw(ioaddr, PTR_REG)
1071
1072 #define SMC_SET_PTR(x)                                                  \
1073         do {                                                            \
1074                 if (SMC_MUST_ALIGN_WRITE)                               \
1075                         SMC_outl((x)<<16, ioaddr, SMC_REG(4, 2));       \
1076                 else                                                    \
1077                         SMC_outw(x, ioaddr, PTR_REG);                   \
1078         } while (0)
1079
1080 #define SMC_GET_EPH_STATUS()    SMC_inw(ioaddr, EPH_STATUS_REG)
1081
1082 #define SMC_GET_RCR()           SMC_inw(ioaddr, RCR_REG)
1083
1084 #define SMC_SET_RCR(x)          SMC_outw(x, ioaddr, RCR_REG)
1085
1086 #define SMC_GET_REV()           SMC_inw(ioaddr, REV_REG)
1087
1088 #define SMC_GET_RPC()           SMC_inw(ioaddr, RPC_REG)
1089
1090 #define SMC_SET_RPC(x)                                                  \
1091         do {                                                            \
1092                 if (SMC_MUST_ALIGN_WRITE)                               \
1093                         SMC_outl((x)<<16, ioaddr, SMC_REG(8, 0));       \
1094                 else                                                    \
1095                         SMC_outw(x, ioaddr, RPC_REG);                   \
1096         } while (0)
1097
1098 #define SMC_GET_TCR()           SMC_inw(ioaddr, TCR_REG)
1099
1100 #define SMC_SET_TCR(x)          SMC_outw(x, ioaddr, TCR_REG)
1101
1102 #ifndef SMC_GET_MAC_ADDR
1103 #define SMC_GET_MAC_ADDR(addr)                                          \
1104         do {                                                            \
1105                 unsigned int __v;                                       \
1106                 __v = SMC_inw( ioaddr, ADDR0_REG );                     \
1107                 addr[0] = __v; addr[1] = __v >> 8;                      \
1108                 __v = SMC_inw( ioaddr, ADDR1_REG );                     \
1109                 addr[2] = __v; addr[3] = __v >> 8;                      \
1110                 __v = SMC_inw( ioaddr, ADDR2_REG );                     \
1111                 addr[4] = __v; addr[5] = __v >> 8;                      \
1112         } while (0)
1113 #endif
1114
1115 #define SMC_SET_MAC_ADDR(addr)                                          \
1116         do {                                                            \
1117                 SMC_outw( addr[0]|(addr[1] << 8), ioaddr, ADDR0_REG );  \
1118                 SMC_outw( addr[2]|(addr[3] << 8), ioaddr, ADDR1_REG );  \
1119                 SMC_outw( addr[4]|(addr[5] << 8), ioaddr, ADDR2_REG );  \
1120         } while (0)
1121
1122 #define SMC_SET_MCAST(x)                                                \
1123         do {                                                            \
1124                 const unsigned char *mt = (x);                          \
1125                 SMC_outw( mt[0] | (mt[1] << 8), ioaddr, MCAST_REG1 );   \
1126                 SMC_outw( mt[2] | (mt[3] << 8), ioaddr, MCAST_REG2 );   \
1127                 SMC_outw( mt[4] | (mt[5] << 8), ioaddr, MCAST_REG3 );   \
1128                 SMC_outw( mt[6] | (mt[7] << 8), ioaddr, MCAST_REG4 );   \
1129         } while (0)
1130
1131 #define SMC_PUT_PKT_HDR(status, length)                                 \
1132         do {                                                            \
1133                 if (SMC_CAN_USE_32BIT)                                  \
1134                         SMC_outl((status) | (length)<<16, ioaddr, DATA_REG); \
1135                 else {                                                  \
1136                         SMC_outw(status, ioaddr, DATA_REG);             \
1137                         SMC_outw(length, ioaddr, DATA_REG);             \
1138                 }                                                       \
1139         } while (0)
1140
1141 #define SMC_GET_PKT_HDR(status, length)                                 \
1142         do {                                                            \
1143                 if (SMC_CAN_USE_32BIT) {                                \
1144                         unsigned int __val = SMC_inl(ioaddr, DATA_REG); \
1145                         (status) = __val & 0xffff;                      \
1146                         (length) = __val >> 16;                         \
1147                 } else {                                                \
1148                         (status) = SMC_inw(ioaddr, DATA_REG);           \
1149                         (length) = SMC_inw(ioaddr, DATA_REG);           \
1150                 }                                                       \
1151         } while (0)
1152
1153 #define SMC_PUSH_DATA(p, l)                                             \
1154         do {                                                            \
1155                 if (SMC_CAN_USE_32BIT) {                                \
1156                         void *__ptr = (p);                              \
1157                         int __len = (l);                                \
1158                         void *__ioaddr = ioaddr;                        \
1159                         if (__len >= 2 && (unsigned long)__ptr & 2) {   \
1160                                 __len -= 2;                             \
1161                                 SMC_outw(*(u16 *)__ptr, ioaddr, DATA_REG); \
1162                                 __ptr += 2;                             \
1163                         }                                               \
1164                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1165                                 __ioaddr = lp->datacs;                  \
1166                         SMC_outsl(__ioaddr, DATA_REG, __ptr, __len>>2); \
1167                         if (__len & 2) {                                \
1168                                 __ptr += (__len & ~3);                  \
1169                                 SMC_outw(*((u16 *)__ptr), ioaddr, DATA_REG); \
1170                         }                                               \
1171                 } else if (SMC_CAN_USE_16BIT)                           \
1172                         SMC_outsw(ioaddr, DATA_REG, p, (l) >> 1);       \
1173                 else if (SMC_CAN_USE_8BIT)                              \
1174                         SMC_outsb(ioaddr, DATA_REG, p, l);              \
1175         } while (0)
1176
1177 #define SMC_PULL_DATA(p, l)                                             \
1178         do {                                                            \
1179                 if (SMC_CAN_USE_32BIT) {                                \
1180                         void *__ptr = (p);                              \
1181                         int __len = (l);                                \
1182                         void *__ioaddr = ioaddr;                        \
1183                         if ((unsigned long)__ptr & 2) {                 \
1184                                 /*                                      \
1185                                  * We want 32bit alignment here.        \
1186                                  * Since some buses perform a full      \
1187                                  * 32bit fetch even for 16bit data      \
1188                                  * we can't use SMC_inw() here.         \
1189                                  * Back both source (on-chip) and       \
1190                                  * destination pointers of 2 bytes.     \
1191                                  * This is possible since the call to   \
1192                                  * SMC_GET_PKT_HDR() already advanced   \
1193                                  * the source pointer of 4 bytes, and   \
1194                                  * the skb_reserve(skb, 2) advanced     \
1195                                  * the destination pointer of 2 bytes.  \
1196                                  */                                     \
1197                                 __ptr -= 2;                             \
1198                                 __len += 2;                             \
1199                                 SMC_SET_PTR(2|PTR_READ|PTR_RCV|PTR_AUTOINC); \
1200                         }                                               \
1201                         if (SMC_CAN_USE_DATACS && lp->datacs)           \
1202                                 __ioaddr = lp->datacs;                  \
1203                         __len += 2;                                     \
1204                         SMC_insl(__ioaddr, DATA_REG, __ptr, __len>>2);  \
1205                 } else if (SMC_CAN_USE_16BIT)                           \
1206                         SMC_insw(ioaddr, DATA_REG, p, (l) >> 1);        \
1207                 else if (SMC_CAN_USE_8BIT)                              \
1208                         SMC_insb(ioaddr, DATA_REG, p, l);               \
1209         } while (0)
1210
1211 #endif  /* _SMC91X_H_ */