drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #include <linux/crc32.h>
  26 #include <linux/kernel.h>
  27 #include <linux/version.h>
  28 #include <linux/module.h>
  29 #include <linux/netdevice.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/etherdevice.h>
  32 #include <linux/ethtool.h>
  33 #include <linux/pci.h>
  34 #include <linux/ip.h>
  35 #include <net/ip.h>
  36 #include <linux/tcp.h>
  37 #include <linux/in.h>
  38 #include <linux/delay.h>
  39 #include <linux/workqueue.h>
  40 #include <linux/if_vlan.h>
  41 #include <linux/prefetch.h>
  42 #include <linux/mii.h>
  43
  44 #include <asm/irq.h>
  45
  46 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  47 #define SKY2_VLAN_TAG_USED 1
  48 #endif
  49
  50 #include "sky2.h"
  51
  52 #define DRV_NAME                "sky2"
  53 #define DRV_VERSION             "1.14"
  54 #define PFX                     DRV_NAME " "
  55
  56 /*
  57  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  58  * that are organized into three (receive, transmit, status) different rings
  59  * similar to Tigon3.
  60  */
  61
  62 #define RX_LE_SIZE              1024
  63 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  64 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  65 #define RX_DEF_PENDING          RX_MAX_PENDING
  66 #define RX_SKB_ALIGN            8
  67 #define RX_BUF_WRITE            16
  68
  69 #define TX_RING_SIZE            512
  70 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  71 #define TX_MIN_PENDING          64
  72 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
  73
  74 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  75 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  76 #define TX_WATCHDOG             (5 * HZ)
  77 #define NAPI_WEIGHT             64
  78 #define PHY_RETRIES             1000
  79
  80 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  81
  82 static const u32 default_msg =
  83     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  84     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  85     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  86
  87 static int debug = -1;          /* defaults above */
  88 module_param(debug, int, 0);
  89 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  90
  91 static int copybreak __read_mostly = 128;
  92 module_param(copybreak, int, 0);
  93 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  94
  95 static int disable_msi = 0;
  96 module_param(disable_msi, int, 0);
  97 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
  98
  99 static int idle_timeout = 0;
 100 module_param(idle_timeout, int, 0);
 101 MODULE_PARM_DESC(idle_timeout, "Watchdog timer for lost interrupts (ms)");
 102
 103 static const struct pci_device_id sky2_id_table[] = {
 104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 105         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 109         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 133 //      { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 134         { 0 }
 135 };
 136
 137 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 138
 139 /* Avoid conditionals by using array */
 140 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 141 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 142 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 143
 144 /* This driver supports yukon2 chipset only */
 145 static const char *yukon2_name[] = {
 146         "XL",           /* 0xb3 */
 147         "EC Ultra",     /* 0xb4 */
 148         "Extreme",      /* 0xb5 */
 149         "EC",           /* 0xb6 */
 150         "FE",           /* 0xb7 */
 151 };
 152
 153 /* Access to external PHY */
 154 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 155 {
 156         int i;
 157
 158         gma_write16(hw, port, GM_SMI_DATA, val);
 159         gma_write16(hw, port, GM_SMI_CTRL,
 160                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 161
 162         for (i = 0; i < PHY_RETRIES; i++) {
 163                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 164                         return 0;
 165                 udelay(1);
 166         }
 167
 168         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 169         return -ETIMEDOUT;
 170 }
 171
 172 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 173 {
 174         int i;
 175
 176         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 177                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 178
 179         for (i = 0; i < PHY_RETRIES; i++) {
 180                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 181                         *val = gma_read16(hw, port, GM_SMI_DATA);
 182                         return 0;
 183                 }
 184
 185                 udelay(1);
 186         }
 187
 188         return -ETIMEDOUT;
 189 }
 190
 191 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 192 {
 193         u16 v;
 194
 195         if (__gm_phy_read(hw, port, reg, &v) != 0)
 196                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 197         return v;
 198 }
 199
 200
 201 static void sky2_power_on(struct sky2_hw *hw)
 202 {
 203         /* switch power to VCC (WA for VAUX problem) */
 204         sky2_write8(hw, B0_POWER_CTRL,
 205                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 206
 207         /* disable Core Clock Division, */
 208         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 209
 210         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 211                 /* enable bits are inverted */
 212                 sky2_write8(hw, B2_Y2_CLK_GATE,
 213                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 214                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 215                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 216         else
 217                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 218
 219         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX) {
 220                 u32 reg1;
 221
 222                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 223                 reg1 = sky2_pci_read32(hw, PCI_DEV_REG4);
 224                 reg1 &= P_ASPM_CONTROL_MSK;
 225                 sky2_pci_write32(hw, PCI_DEV_REG4, reg1);
 226                 sky2_pci_write32(hw, PCI_DEV_REG5, 0);
 227         }
 228 }
 229
 230 static void sky2_power_aux(struct sky2_hw *hw)
 231 {
 232         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 233                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 234         else
 235                 /* enable bits are inverted */
 236                 sky2_write8(hw, B2_Y2_CLK_GATE,
 237                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 238                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 239                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 240
 241         /* switch power to VAUX */
 242         if (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL)
 243                 sky2_write8(hw, B0_POWER_CTRL,
 244                             (PC_VAUX_ENA | PC_VCC_ENA |
 245                              PC_VAUX_ON | PC_VCC_OFF));
 246 }
 247
 248 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 249 {
 250         u16 reg;
 251
 252         /* disable all GMAC IRQ's */
 253         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 254         /* disable PHY IRQs */
 255         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 256
 257         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 258         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 259         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 260         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 261
 262         reg = gma_read16(hw, port, GM_RX_CTRL);
 263         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 264         gma_write16(hw, port, GM_RX_CTRL, reg);
 265 }
 266
 267 /* flow control to advertise bits */
 268 static const u16 copper_fc_adv[] = {
 269         [FC_NONE]       = 0,
 270         [FC_TX]         = PHY_M_AN_ASP,
 271         [FC_RX]         = PHY_M_AN_PC,
 272         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 273 };
 274
 275 /* flow control to advertise bits when using 1000BaseX */
 276 static const u16 fiber_fc_adv[] = {
 277         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 278         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 279         [FC_RX]   = PHY_M_P_SYM_MD_X,
 280         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 281 };
 282
 283 /* flow control to GMA disable bits */
 284 static const u16 gm_fc_disable[] = {
 285         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 286         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 287         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 288         [FC_BOTH] = 0,
 289 };
 290
 291
 292 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 293 {
 294         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 295         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 296
 297         if (sky2->autoneg == AUTONEG_ENABLE
 298             && !(hw->chip_id == CHIP_ID_YUKON_XL
 299                  || hw->chip_id == CHIP_ID_YUKON_EC_U
 300                  || hw->chip_id == CHIP_ID_YUKON_EX)) {
 301                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 302
 303                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 304                            PHY_M_EC_MAC_S_MSK);
 305                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 306
 307                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 308                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 309                         /* set downshift counter to 3x and enable downshift */
 310                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 311                 else
 312                         /* set master & slave downshift counter to 1x */
 313                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 314
 315                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 316         }
 317
 318         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 319         if (sky2_is_copper(hw)) {
 320                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 321                         /* enable automatic crossover */
 322                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 323                 } else {
 324                         /* disable energy detect */
 325                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 326
 327                         /* enable automatic crossover */
 328                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 329
 330                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 331                         if (sky2->autoneg == AUTONEG_ENABLE
 332                             && (hw->chip_id == CHIP_ID_YUKON_XL
 333                                 || hw->chip_id == CHIP_ID_YUKON_EC_U
 334                                 || hw->chip_id == CHIP_ID_YUKON_EX)) {
 335                                 /* set downshift counter to 3x and enable downshift */
 336                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 337                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 338                         }
 339                 }
 340         } else {
 341                 /* workaround for deviation #4.88 (CRC errors) */
 342                 /* disable Automatic Crossover */
 343
 344                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 345         }
 346
 347         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 348
 349         /* special setup for PHY 88E1112 Fiber */
 350         if (hw->chip_id == CHIP_ID_YUKON_XL && !sky2_is_copper(hw)) {
 351                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 352
 353                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 354                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 355                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 356                 ctrl &= ~PHY_M_MAC_MD_MSK;
 357                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 358                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 359
 360                 if (hw->pmd_type  == 'P') {
 361                         /* select page 1 to access Fiber registers */
 362                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 363
 364                         /* for SFP-module set SIGDET polarity to low */
 365                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 366                         ctrl |= PHY_M_FIB_SIGD_POL;
 367                         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 368                 }
 369
 370                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 371         }
 372
 373         ctrl = PHY_CT_RESET;
 374         ct1000 = 0;
 375         adv = PHY_AN_CSMA;
 376         reg = 0;
 377
 378         if (sky2->autoneg == AUTONEG_ENABLE) {
 379                 if (sky2_is_copper(hw)) {
 380                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 381                                 ct1000 |= PHY_M_1000C_AFD;
 382                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 383                                 ct1000 |= PHY_M_1000C_AHD;
 384                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 385                                 adv |= PHY_M_AN_100_FD;
 386                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 387                                 adv |= PHY_M_AN_100_HD;
 388                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 389                                 adv |= PHY_M_AN_10_FD;
 390                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 391                                 adv |= PHY_M_AN_10_HD;
 392
 393                         adv |= copper_fc_adv[sky2->flow_mode];
 394                 } else {        /* special defines for FIBER (88E1040S only) */
 395                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 396                                 adv |= PHY_M_AN_1000X_AFD;
 397                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 398                                 adv |= PHY_M_AN_1000X_AHD;
 399
 400                         adv |= fiber_fc_adv[sky2->flow_mode];
 401                 }
 402
 403                 /* Restart Auto-negotiation */
 404                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 405         } else {
 406                 /* forced speed/duplex settings */
 407                 ct1000 = PHY_M_1000C_MSE;
 408
 409                 /* Disable auto update for duplex flow control and speed */
 410                 reg |= GM_GPCR_AU_ALL_DIS;
 411
 412                 switch (sky2->speed) {
 413                 case SPEED_1000:
 414                         ctrl |= PHY_CT_SP1000;
 415                         reg |= GM_GPCR_SPEED_1000;
 416                         break;
 417                 case SPEED_100:
 418                         ctrl |= PHY_CT_SP100;
 419                         reg |= GM_GPCR_SPEED_100;
 420                         break;
 421                 }
 422
 423                 if (sky2->duplex == DUPLEX_FULL) {
 424                         reg |= GM_GPCR_DUP_FULL;
 425                         ctrl |= PHY_CT_DUP_MD;
 426                 } else if (sky2->speed < SPEED_1000)
 427                         sky2->flow_mode = FC_NONE;
 428
 429
 430                 reg |= gm_fc_disable[sky2->flow_mode];
 431
 432                 /* Forward pause packets to GMAC? */
 433                 if (sky2->flow_mode & FC_RX)
 434                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 435                 else
 436                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 437         }
 438
 439         gma_write16(hw, port, GM_GP_CTRL, reg);
 440
 441         if (hw->chip_id != CHIP_ID_YUKON_FE)
 442                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 443
 444         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 445         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 446
 447         /* Setup Phy LED's */
 448         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 449         ledover = 0;
 450
 451         switch (hw->chip_id) {
 452         case CHIP_ID_YUKON_FE:
 453                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 454                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 455
 456                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 457
 458                 /* delete ACT LED control bits */
 459                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 460                 /* change ACT LED control to blink mode */
 461                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 462                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 463                 break;
 464
 465         case CHIP_ID_YUKON_XL:
 466                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 467
 468                 /* select page 3 to access LED control register */
 469                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 470
 471                 /* set LED Function Control register */
 472                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 473                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 474                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 475                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 476                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 477
 478                 /* set Polarity Control register */
 479                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 480                              (PHY_M_POLC_LS1_P_MIX(4) |
 481                               PHY_M_POLC_IS0_P_MIX(4) |
 482                               PHY_M_POLC_LOS_CTRL(2) |
 483                               PHY_M_POLC_INIT_CTRL(2) |
 484                               PHY_M_POLC_STA1_CTRL(2) |
 485                               PHY_M_POLC_STA0_CTRL(2)));
 486
 487                 /* restore page register */
 488                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 489                 break;
 490
 491         case CHIP_ID_YUKON_EC_U:
 492         case CHIP_ID_YUKON_EX:
 493                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 494
 495                 /* select page 3 to access LED control register */
 496                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 497
 498                 /* set LED Function Control register */
 499                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 500                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 501                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 502                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 503                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 504
 505                 /* set Blink Rate in LED Timer Control Register */
 506                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 507                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 508                 /* restore page register */
 509                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 510                 break;
 511
 512         default:
 513                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 514                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 515                 /* turn off the Rx LED (LED_RX) */
 516                 ledover &= ~PHY_M_LED_MO_RX;
 517         }
 518
 519         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
 520             hw->chip_rev == CHIP_REV_YU_EC_U_A1) {
 521                 /* apply fixes in PHY AFE */
 522                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 523
 524                 /* increase differential signal amplitude in 10BASE-T */
 525                 gm_phy_write(hw, port, 0x18, 0xaa99);
 526                 gm_phy_write(hw, port, 0x17, 0x2011);
 527
 528                 /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 529                 gm_phy_write(hw, port, 0x18, 0xa204);
 530                 gm_phy_write(hw, port, 0x17, 0x2002);
 531
 532                 /* set page register to 0 */
 533                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 534         } else if (hw->chip_id != CHIP_ID_YUKON_EX) {
 535                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 536
 537                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 538                         /* turn on 100 Mbps LED (LED_LINK100) */
 539                         ledover |= PHY_M_LED_MO_100;
 540                 }
 541
 542                 if (ledover)
 543                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 544
 545         }
 546
 547         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 548         if (sky2->autoneg == AUTONEG_ENABLE)
 549                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 550         else
 551                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 552 }
 553
 554 static void sky2_phy_power(struct sky2_hw *hw, unsigned port, int onoff)
 555 {
 556         u32 reg1;
 557         static const u32 phy_power[]
 558                 = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 559
 560         /* looks like this XL is back asswards .. */
 561         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 562                 onoff = !onoff;
 563
 564         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 565         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 566         if (onoff)
 567                 /* Turn off phy power saving */
 568                 reg1 &= ~phy_power[port];
 569         else
 570                 reg1 |= phy_power[port];
 571
 572         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 573         sky2_pci_read32(hw, PCI_DEV_REG1);
 574         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 575         udelay(100);
 576 }
 577
 578 /* Force a renegotiation */
 579 static void sky2_phy_reinit(struct sky2_port *sky2)
 580 {
 581         spin_lock_bh(&sky2->phy_lock);
 582         sky2_phy_init(sky2->hw, sky2->port);
 583         spin_unlock_bh(&sky2->phy_lock);
 584 }
 585
 586 /* Put device in state to listen for Wake On Lan */
 587 static void sky2_wol_init(struct sky2_port *sky2)
 588 {
 589         struct sky2_hw *hw = sky2->hw;
 590         unsigned port = sky2->port;
 591         enum flow_control save_mode;
 592         u16 ctrl;
 593         u32 reg1;
 594
 595         /* Bring hardware out of reset */
 596         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 597         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 598
 599         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 600         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 601
 602         /* Force to 10/100
 603          * sky2_reset will re-enable on resume
 604          */
 605         save_mode = sky2->flow_mode;
 606         ctrl = sky2->advertising;
 607
 608         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 609         sky2->flow_mode = FC_NONE;
 610         sky2_phy_power(hw, port, 1);
 611         sky2_phy_reinit(sky2);
 612
 613         sky2->flow_mode = save_mode;
 614         sky2->advertising = ctrl;
 615
 616         /* Set GMAC to no flow control and auto update for speed/duplex */
 617         gma_write16(hw, port, GM_GP_CTRL,
 618                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 619                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 620
 621         /* Set WOL address */
 622         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 623                     sky2->netdev->dev_addr, ETH_ALEN);
 624
 625         /* Turn on appropriate WOL control bits */
 626         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 627         ctrl = 0;
 628         if (sky2->wol & WAKE_PHY)
 629                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 630         else
 631                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 632
 633         if (sky2->wol & WAKE_MAGIC)
 634                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 635         else
 636                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;;
 637
 638         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 639         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 640
 641         /* Turn on legacy PCI-Express PME mode */
 642         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 643         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 644         reg1 |= PCI_Y2_PME_LEGACY;
 645         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 646         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 647
 648         /* block receiver */
 649         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 650
 651 }
 652
 653 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 654 {
 655         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 656         u16 reg;
 657         int i;
 658         const u8 *addr = hw->dev[port]->dev_addr;
 659
 660         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 661         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR|GPC_ENA_PAUSE);
 662
 663         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 664
 665         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 666                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 667                 /* clear GMAC 1 Control reset */
 668                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 669                 do {
 670                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 671                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 672                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 673                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 674                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 675         }
 676
 677         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 678
 679         /* Enable Transmit FIFO Underrun */
 680         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 681
 682         spin_lock_bh(&sky2->phy_lock);
 683         sky2_phy_init(hw, port);
 684         spin_unlock_bh(&sky2->phy_lock);
 685
 686         /* MIB clear */
 687         reg = gma_read16(hw, port, GM_PHY_ADDR);
 688         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 689
 690         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 691                 gma_read16(hw, port, i);
 692         gma_write16(hw, port, GM_PHY_ADDR, reg);
 693
 694         /* transmit control */
 695         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 696
 697         /* receive control reg: unicast + multicast + no FCS  */
 698         gma_write16(hw, port, GM_RX_CTRL,
 699                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 700
 701         /* transmit flow control */
 702         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 703
 704         /* transmit parameter */
 705         gma_write16(hw, port, GM_TX_PARAM,
 706                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 707                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 708                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 709                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 710
 711         /* serial mode register */
 712         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 713                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 714
 715         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 716                 reg |= GM_SMOD_JUMBO_ENA;
 717
 718         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 719
 720         /* virtual address for data */
 721         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 722
 723         /* physical address: used for pause frames */
 724         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 725
 726         /* ignore counter overflows */
 727         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 728         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 729         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 730
 731         /* Configure Rx MAC FIFO */
 732         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 733         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
 734                      GMF_OPER_ON | GMF_RX_F_FL_ON);
 735
 736         /* Flush Rx MAC FIFO on any flow control or error */
 737         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 738
 739         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 740         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF+1);
 741
 742         /* Configure Tx MAC FIFO */
 743         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 744         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 745
 746         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX) {
 747                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 748                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 749
 750                 /* set Tx GMAC FIFO Almost Empty Threshold */
 751                 sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 752                              (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 753
 754                 if (hw->dev[port]->mtu > ETH_DATA_LEN)
 755                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
 756                                      TX_JUMBO_ENA | TX_STFW_DIS);
 757                 else
 758                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
 759                                      TX_JUMBO_DIS | TX_STFW_ENA);
 760         }
 761
 762 }
 763
 764 /* Assign Ram Buffer allocation to queue */
 765 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
 766 {
 767         u32 end;
 768
 769         /* convert from K bytes to qwords used for hw register */
 770         start *= 1024/8;
 771         space *= 1024/8;
 772         end = start + space - 1;
 773
 774         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 775         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 776         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 777         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 778         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 779
 780         if (q == Q_R1 || q == Q_R2) {
 781                 u32 tp = space - space/4;
 782
 783                 /* On receive queue's set the thresholds
 784                  * give receiver priority when > 3/4 full
 785                  * send pause when down to 2K
 786                  */
 787                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 788                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 789
 790                 tp = space - 2048/8;
 791                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 792                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 793         } else {
 794                 /* Enable store & forward on Tx queue's because
 795                  * Tx FIFO is only 1K on Yukon
 796                  */
 797                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 798         }
 799
 800         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 801         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 802 }
 803
 804 /* Setup Bus Memory Interface */
 805 static void sky2_qset(struct sky2_hw *hw, u16 q)
 806 {
 807         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 808         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 809         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 810         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 811 }
 812
 813 /* Setup prefetch unit registers. This is the interface between
 814  * hardware and driver list elements
 815  */
 816 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 817                                       u64 addr, u32 last)
 818 {
 819         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 820         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 821         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 822         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 823         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 824         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 825
 826         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 827 }
 828
 829 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 830 {
 831         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 832
 833         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
 834         le->ctrl = 0;
 835         return le;
 836 }
 837
 838 static inline struct tx_ring_info *tx_le_re(struct sky2_port *sky2,
 839                                             struct sky2_tx_le *le)
 840 {
 841         return sky2->tx_ring + (le - sky2->tx_le);
 842 }
 843
 844 /* Update chip's next pointer */
 845 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
 846 {
 847         q = Y2_QADDR(q, PREF_UNIT_PUT_IDX);
 848         wmb();
 849         sky2_write16(hw, q, idx);
 850         sky2_read16(hw, q);
 851 }
 852
 853
 854 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 855 {
 856         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 857         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
 858         le->ctrl = 0;
 859         return le;
 860 }
 861
 862 /* Return high part of DMA address (could be 32 or 64 bit) */
 863 static inline u32 high32(dma_addr_t a)
 864 {
 865         return sizeof(a) > sizeof(u32) ? (a >> 16) >> 16 : 0;
 866 }
 867
 868 /* Build description to hardware for one receive segment */
 869 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
 870                         dma_addr_t map, unsigned len)
 871 {
 872         struct sky2_rx_le *le;
 873         u32 hi = high32(map);
 874
 875         if (sky2->rx_addr64 != hi) {
 876                 le = sky2_next_rx(sky2);
 877                 le->addr = cpu_to_le32(hi);
 878                 le->opcode = OP_ADDR64 | HW_OWNER;
 879                 sky2->rx_addr64 = high32(map + len);
 880         }
 881
 882         le = sky2_next_rx(sky2);
 883         le->addr = cpu_to_le32((u32) map);
 884         le->length = cpu_to_le16(len);
 885         le->opcode = op | HW_OWNER;
 886 }
 887
 888 /* Build description to hardware for one possibly fragmented skb */
 889 static void sky2_rx_submit(struct sky2_port *sky2,
 890                            const struct rx_ring_info *re)
 891 {
 892         int i;
 893
 894         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
 895
 896         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
 897                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
 898 }
 899
 900
 901 static void sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
 902                             unsigned size)
 903 {
 904         struct sk_buff *skb = re->skb;
 905         int i;
 906
 907         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
 908         pci_unmap_len_set(re, data_size, size);
 909
 910         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
 911                 re->frag_addr[i] = pci_map_page(pdev,
 912                                                 skb_shinfo(skb)->frags[i].page,
 913                                                 skb_shinfo(skb)->frags[i].page_offset,
 914                                                 skb_shinfo(skb)->frags[i].size,
 915                                                 PCI_DMA_FROMDEVICE);
 916 }
 917
 918 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
 919 {
 920         struct sk_buff *skb = re->skb;
 921         int i;
 922
 923         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
 924                          PCI_DMA_FROMDEVICE);
 925
 926         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
 927                 pci_unmap_page(pdev, re->frag_addr[i],
 928                                skb_shinfo(skb)->frags[i].size,
 929                                PCI_DMA_FROMDEVICE);
 930 }
 931
 932 /* Tell chip where to start receive checksum.
 933  * Actually has two checksums, but set both same to avoid possible byte
 934  * order problems.
 935  */
 936 static void rx_set_checksum(struct sky2_port *sky2)
 937 {
 938         struct sky2_rx_le *le;
 939
 940         le = sky2_next_rx(sky2);
 941         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
 942         le->ctrl = 0;
 943         le->opcode = OP_TCPSTART | HW_OWNER;
 944
 945         sky2_write32(sky2->hw,
 946                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 947                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 948
 949 }
 950
 951 /*
 952  * The RX Stop command will not work for Yukon-2 if the BMU does not
 953  * reach the end of packet and since we can't make sure that we have
 954  * incoming data, we must reset the BMU while it is not doing a DMA
 955  * transfer. Since it is possible that the RX path is still active,
 956  * the RX RAM buffer will be stopped first, so any possible incoming
 957  * data will not trigger a DMA. After the RAM buffer is stopped, the
 958  * BMU is polled until any DMA in progress is ended and only then it
 959  * will be reset.
 960  */
 961 static void sky2_rx_stop(struct sky2_port *sky2)
 962 {
 963         struct sky2_hw *hw = sky2->hw;
 964         unsigned rxq = rxqaddr[sky2->port];
 965         int i;
 966
 967         /* disable the RAM Buffer receive queue */
 968         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
 969
 970         for (i = 0; i < 0xffff; i++)
 971                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
 972                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
 973                         goto stopped;
 974
 975         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
 976                sky2->netdev->name);
 977 stopped:
 978         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
 979
 980         /* reset the Rx prefetch unit */
 981         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 982 }
 983
 984 /* Clean out receive buffer area, assumes receiver hardware stopped */
 985 static void sky2_rx_clean(struct sky2_port *sky2)
 986 {
 987         unsigned i;
 988
 989         memset(sky2->rx_le, 0, RX_LE_BYTES);
 990         for (i = 0; i < sky2->rx_pending; i++) {
 991                 struct rx_ring_info *re = sky2->rx_ring + i;
 992
 993                 if (re->skb) {
 994                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
 995                         kfree_skb(re->skb);
 996                         re->skb = NULL;
 997                 }
 998         }
 999 }
1000
1001 /* Basic MII support */
1002 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1003 {
1004         struct mii_ioctl_data *data = if_mii(ifr);
1005         struct sky2_port *sky2 = netdev_priv(dev);
1006         struct sky2_hw *hw = sky2->hw;
1007         int err = -EOPNOTSUPP;
1008
1009         if (!netif_running(dev))
1010                 return -ENODEV; /* Phy still in reset */
1011
1012         switch (cmd) {
1013         case SIOCGMIIPHY:
1014                 data->phy_id = PHY_ADDR_MARV;
1015
1016                 /* fallthru */
1017         case SIOCGMIIREG: {
1018                 u16 val = 0;
1019
1020                 spin_lock_bh(&sky2->phy_lock);
1021                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1022                 spin_unlock_bh(&sky2->phy_lock);
1023
1024                 data->val_out = val;
1025                 break;
1026         }
1027
1028         case SIOCSMIIREG:
1029                 if (!capable(CAP_NET_ADMIN))
1030                         return -EPERM;
1031
1032                 spin_lock_bh(&sky2->phy_lock);
1033                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1034                                    data->val_in);
1035                 spin_unlock_bh(&sky2->phy_lock);
1036                 break;
1037         }
1038         return err;
1039 }
1040
1041 #ifdef SKY2_VLAN_TAG_USED
1042 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1043 {
1044         struct sky2_port *sky2 = netdev_priv(dev);
1045         struct sky2_hw *hw = sky2->hw;
1046         u16 port = sky2->port;
1047
1048         netif_tx_lock_bh(dev);
1049
1050         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_ON);
1051         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_ON);
1052         sky2->vlgrp = grp;
1053
1054         netif_tx_unlock_bh(dev);
1055 }
1056
1057 static void sky2_vlan_rx_kill_vid(struct net_device *dev, unsigned short vid)
1058 {
1059         struct sky2_port *sky2 = netdev_priv(dev);
1060         struct sky2_hw *hw = sky2->hw;
1061         u16 port = sky2->port;
1062
1063         netif_tx_lock_bh(dev);
1064
1065         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), RX_VLAN_STRIP_OFF);
1066         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_VLAN_TAG_OFF);
1067         vlan_group_set_device(sky2->vlgrp, vid, NULL);
1068
1069         netif_tx_unlock_bh(dev);
1070 }
1071 #endif
1072
1073 /*
1074  * Allocate an skb for receiving. If the MTU is large enough
1075  * make the skb non-linear with a fragment list of pages.
1076  *
1077  * It appears the hardware has a bug in the FIFO logic that
1078  * cause it to hang if the FIFO gets overrun and the receive buffer
1079  * is not 64 byte aligned. The buffer returned from netdev_alloc_skb is
1080  * aligned except if slab debugging is enabled.
1081  */
1082 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1083 {
1084         struct sk_buff *skb;
1085         unsigned long p;
1086         int i;
1087
1088         skb = netdev_alloc_skb(sky2->netdev, sky2->rx_data_size + RX_SKB_ALIGN);
1089         if (!skb)
1090                 goto nomem;
1091
1092         p = (unsigned long) skb->data;
1093         skb_reserve(skb, ALIGN(p, RX_SKB_ALIGN) - p);
1094
1095         for (i = 0; i < sky2->rx_nfrags; i++) {
1096                 struct page *page = alloc_page(GFP_ATOMIC);
1097
1098                 if (!page)
1099                         goto free_partial;
1100                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1101         }
1102
1103         return skb;
1104 free_partial:
1105         kfree_skb(skb);
1106 nomem:
1107         return NULL;
1108 }
1109
1110 /*
1111  * Allocate and setup receiver buffer pool.
1112  * Normal case this ends up creating one list element for skb
1113  * in the receive ring. Worst case if using large MTU and each
1114  * allocation falls on a different 64 bit region, that results
1115  * in 6 list elements per ring entry.
1116  * One element is used for checksum enable/disable, and one
1117  * extra to avoid wrap.
1118  */
1119 static int sky2_rx_start(struct sky2_port *sky2)
1120 {
1121         struct sky2_hw *hw = sky2->hw;
1122         struct rx_ring_info *re;
1123         unsigned rxq = rxqaddr[sky2->port];
1124         unsigned i, size, space, thresh;
1125
1126         sky2->rx_put = sky2->rx_next = 0;
1127         sky2_qset(hw, rxq);
1128
1129         /* On PCI express lowering the watermark gives better performance */
1130         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1131                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1132
1133         /* These chips have no ram buffer?
1134          * MAC Rx RAM Read is controlled by hardware */
1135         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1136             (hw->chip_rev == CHIP_REV_YU_EC_U_A1
1137              || hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1138                 sky2_write32(hw, Q_ADDR(rxq, Q_F), F_M_RX_RAM_DIS);
1139
1140         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1141
1142         rx_set_checksum(sky2);
1143
1144         /* Space needed for frame data + headers rounded up */
1145         size = ALIGN(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8)
1146                 + 8;
1147
1148         /* Stopping point for hardware truncation */
1149         thresh = (size - 8) / sizeof(u32);
1150
1151         /* Account for overhead of skb - to avoid order > 0 allocation */
1152         space = SKB_DATA_ALIGN(size) + NET_SKB_PAD
1153                 + sizeof(struct skb_shared_info);
1154
1155         sky2->rx_nfrags = space >> PAGE_SHIFT;
1156         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1157
1158         if (sky2->rx_nfrags != 0) {
1159                 /* Compute residue after pages */
1160                 space = sky2->rx_nfrags << PAGE_SHIFT;
1161
1162                 if (space < size)
1163                         size -= space;
1164                 else
1165                         size = 0;
1166
1167                 /* Optimize to handle small packets and headers */
1168                 if (size < copybreak)
1169                         size = copybreak;
1170                 if (size < ETH_HLEN)
1171                         size = ETH_HLEN;
1172         }
1173         sky2->rx_data_size = size;
1174
1175         /* Fill Rx ring */
1176         for (i = 0; i < sky2->rx_pending; i++) {
1177                 re = sky2->rx_ring + i;
1178
1179                 re->skb = sky2_rx_alloc(sky2);
1180                 if (!re->skb)
1181                         goto nomem;
1182
1183                 sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size);
1184                 sky2_rx_submit(sky2, re);
1185         }
1186
1187         /*
1188          * The receiver hangs if it receives frames larger than the
1189          * packet buffer. As a workaround, truncate oversize frames, but
1190          * the register is limited to 9 bits, so if you do frames > 2052
1191          * you better get the MTU right!
1192          */
1193         if (thresh > 0x1ff)
1194                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1195         else {
1196                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1197                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1198         }
1199
1200         /* Tell chip about available buffers */
1201         sky2_write16(hw, Y2_QADDR(rxq, PREF_UNIT_PUT_IDX), sky2->rx_put);
1202         return 0;
1203 nomem:
1204         sky2_rx_clean(sky2);
1205         return -ENOMEM;
1206 }
1207
1208 /* Bring up network interface. */
1209 static int sky2_up(struct net_device *dev)
1210 {
1211         struct sky2_port *sky2 = netdev_priv(dev);
1212         struct sky2_hw *hw = sky2->hw;
1213         unsigned port = sky2->port;
1214         u32 ramsize, imask;
1215         int cap, err = -ENOMEM;
1216         struct net_device *otherdev = hw->dev[sky2->port^1];
1217
1218         /*
1219          * On dual port PCI-X card, there is an problem where status
1220          * can be received out of order due to split transactions
1221          */
1222         if (otherdev && netif_running(otherdev) &&
1223             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1224                 struct sky2_port *osky2 = netdev_priv(otherdev);
1225                 u16 cmd;
1226
1227                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1228                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1229                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1230
1231                 sky2->rx_csum = 0;
1232                 osky2->rx_csum = 0;
1233         }
1234
1235         if (netif_msg_ifup(sky2))
1236                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1237
1238         /* must be power of 2 */
1239         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1240                                            TX_RING_SIZE *
1241                                            sizeof(struct sky2_tx_le),
1242                                            &sky2->tx_le_map);
1243         if (!sky2->tx_le)
1244                 goto err_out;
1245
1246         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1247                                 GFP_KERNEL);
1248         if (!sky2->tx_ring)
1249                 goto err_out;
1250         sky2->tx_prod = sky2->tx_cons = 0;
1251
1252         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1253                                            &sky2->rx_le_map);
1254         if (!sky2->rx_le)
1255                 goto err_out;
1256         memset(sky2->rx_le, 0, RX_LE_BYTES);
1257
1258         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1259                                 GFP_KERNEL);
1260         if (!sky2->rx_ring)
1261                 goto err_out;
1262
1263         sky2_phy_power(hw, port, 1);
1264
1265         sky2_mac_init(hw, port);
1266
1267         /* Register is number of 4K blocks on internal RAM buffer. */
1268         ramsize = sky2_read8(hw, B2_E_0) * 4;
1269         printk(KERN_INFO PFX "%s: ram buffer %dK\n", dev->name, ramsize);
1270
1271         if (ramsize > 0) {
1272                 u32 rxspace;
1273
1274                 if (ramsize < 16)
1275                         rxspace = ramsize / 2;
1276                 else
1277                         rxspace = 8 + (2*(ramsize - 16))/3;
1278
1279                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1280                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1281
1282                 /* Make sure SyncQ is disabled */
1283                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1284                             RB_RST_SET);
1285         }
1286
1287         sky2_qset(hw, txqaddr[port]);
1288
1289         /* Set almost empty threshold */
1290         if (hw->chip_id == CHIP_ID_YUKON_EC_U
1291             && hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1292                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1293
1294         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1295                            TX_RING_SIZE - 1);
1296
1297         err = sky2_rx_start(sky2);
1298         if (err)
1299                 goto err_out;
1300
1301         /* Enable interrupts from phy/mac for port */
1302         imask = sky2_read32(hw, B0_IMSK);
1303         imask |= portirq_msk[port];
1304         sky2_write32(hw, B0_IMSK, imask);
1305
1306         return 0;
1307
1308 err_out:
1309         if (sky2->rx_le) {
1310                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1311                                     sky2->rx_le, sky2->rx_le_map);
1312                 sky2->rx_le = NULL;
1313         }
1314         if (sky2->tx_le) {
1315                 pci_free_consistent(hw->pdev,
1316                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1317                                     sky2->tx_le, sky2->tx_le_map);
1318                 sky2->tx_le = NULL;
1319         }
1320         kfree(sky2->tx_ring);
1321         kfree(sky2->rx_ring);
1322
1323         sky2->tx_ring = NULL;
1324         sky2->rx_ring = NULL;
1325         return err;
1326 }
1327
1328 /* Modular subtraction in ring */
1329 static inline int tx_dist(unsigned tail, unsigned head)
1330 {
1331         return (head - tail) & (TX_RING_SIZE - 1);
1332 }
1333
1334 /* Number of list elements available for next tx */
1335 static inline int tx_avail(const struct sky2_port *sky2)
1336 {
1337         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1338 }
1339
1340 /* Estimate of number of transmit list elements required */
1341 static unsigned tx_le_req(const struct sk_buff *skb)
1342 {
1343         unsigned count;
1344
1345         count = sizeof(dma_addr_t) / sizeof(u32);
1346         count += skb_shinfo(skb)->nr_frags * count;
1347
1348         if (skb_is_gso(skb))
1349                 ++count;
1350
1351         if (skb->ip_summed == CHECKSUM_PARTIAL)
1352                 ++count;
1353
1354         return count;
1355 }
1356
1357 /*
1358  * Put one packet in ring for transmit.
1359  * A single packet can generate multiple list elements, and
1360  * the number of ring elements will probably be less than the number
1361  * of list elements used.
1362  */
1363 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1364 {
1365         struct sky2_port *sky2 = netdev_priv(dev);
1366         struct sky2_hw *hw = sky2->hw;
1367         struct sky2_tx_le *le = NULL;
1368         struct tx_ring_info *re;
1369         unsigned i, len;
1370         dma_addr_t mapping;
1371         u32 addr64;
1372         u16 mss;
1373         u8 ctrl;
1374
1375         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1376                 return NETDEV_TX_BUSY;
1377
1378         if (unlikely(netif_msg_tx_queued(sky2)))
1379                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1380                        dev->name, sky2->tx_prod, skb->len);
1381
1382         len = skb_headlen(skb);
1383         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1384         addr64 = high32(mapping);
1385
1386         /* Send high bits if changed or crosses boundary */
1387         if (addr64 != sky2->tx_addr64 || high32(mapping + len) != sky2->tx_addr64) {
1388                 le = get_tx_le(sky2);
1389                 le->addr = cpu_to_le32(addr64);
1390                 le->opcode = OP_ADDR64 | HW_OWNER;
1391                 sky2->tx_addr64 = high32(mapping + len);
1392         }
1393
1394         /* Check for TCP Segmentation Offload */
1395         mss = skb_shinfo(skb)->gso_size;
1396         if (mss != 0) {
1397                 mss += tcp_optlen(skb); /* TCP options */
1398                 mss += ip_hdrlen(skb) + sizeof(struct tcphdr);
1399                 mss += ETH_HLEN;
1400
1401                 if (mss != sky2->tx_last_mss) {
1402                         le = get_tx_le(sky2);
1403                         le->addr = cpu_to_le32(mss);
1404                         le->opcode = OP_LRGLEN | HW_OWNER;
1405                         sky2->tx_last_mss = mss;
1406                 }
1407         }
1408
1409         ctrl = 0;
1410 #ifdef SKY2_VLAN_TAG_USED
1411         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1412         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1413                 if (!le) {
1414                         le = get_tx_le(sky2);
1415                         le->addr = 0;
1416                         le->opcode = OP_VLAN|HW_OWNER;
1417                 } else
1418                         le->opcode |= OP_VLAN;
1419                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1420                 ctrl |= INS_VLAN;
1421         }
1422 #endif
1423
1424         /* Handle TCP checksum offload */
1425         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1426                 const unsigned offset = skb_transport_offset(skb);
1427                 u32 tcpsum;
1428
1429                 tcpsum = offset << 16;          /* sum start */
1430                 tcpsum |= offset + skb->csum_offset;    /* sum write */
1431
1432                 ctrl = CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1433                 if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1434                         ctrl |= UDPTCP;
1435
1436                 if (tcpsum != sky2->tx_tcpsum) {
1437                         sky2->tx_tcpsum = tcpsum;
1438
1439                         le = get_tx_le(sky2);
1440                         le->addr = cpu_to_le32(tcpsum);
1441                         le->length = 0; /* initial checksum value */
1442                         le->ctrl = 1;   /* one packet */
1443                         le->opcode = OP_TCPLISW | HW_OWNER;
1444                 }
1445         }
1446
1447         le = get_tx_le(sky2);
1448         le->addr = cpu_to_le32((u32) mapping);
1449         le->length = cpu_to_le16(len);
1450         le->ctrl = ctrl;
1451         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1452
1453         re = tx_le_re(sky2, le);
1454         re->skb = skb;
1455         pci_unmap_addr_set(re, mapaddr, mapping);
1456         pci_unmap_len_set(re, maplen, len);
1457
1458         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1459                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1460
1461                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1462                                        frag->size, PCI_DMA_TODEVICE);
1463                 addr64 = high32(mapping);
1464                 if (addr64 != sky2->tx_addr64) {
1465                         le = get_tx_le(sky2);
1466                         le->addr = cpu_to_le32(addr64);
1467                         le->ctrl = 0;
1468                         le->opcode = OP_ADDR64 | HW_OWNER;
1469                         sky2->tx_addr64 = addr64;
1470                 }
1471
1472                 le = get_tx_le(sky2);
1473                 le->addr = cpu_to_le32((u32) mapping);
1474                 le->length = cpu_to_le16(frag->size);
1475                 le->ctrl = ctrl;
1476                 le->opcode = OP_BUFFER | HW_OWNER;
1477
1478                 re = tx_le_re(sky2, le);
1479                 re->skb = skb;
1480                 pci_unmap_addr_set(re, mapaddr, mapping);
1481                 pci_unmap_len_set(re, maplen, frag->size);
1482         }
1483
1484         le->ctrl |= EOP;
1485
1486         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1487                 netif_stop_queue(dev);
1488
1489         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1490
1491         dev->trans_start = jiffies;
1492         return NETDEV_TX_OK;
1493 }
1494
1495 /*
1496  * Free ring elements from starting at tx_cons until "done"
1497  *
1498  * NB: the hardware will tell us about partial completion of multi-part
1499  *     buffers so make sure not to free skb to early.
1500  */
1501 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1502 {
1503         struct net_device *dev = sky2->netdev;
1504         struct pci_dev *pdev = sky2->hw->pdev;
1505         unsigned idx;
1506
1507         BUG_ON(done >= TX_RING_SIZE);
1508
1509         for (idx = sky2->tx_cons; idx != done;
1510              idx = RING_NEXT(idx, TX_RING_SIZE)) {
1511                 struct sky2_tx_le *le = sky2->tx_le + idx;
1512                 struct tx_ring_info *re = sky2->tx_ring + idx;
1513
1514                 switch(le->opcode & ~HW_OWNER) {
1515                 case OP_LARGESEND:
1516                 case OP_PACKET:
1517                         pci_unmap_single(pdev,
1518                                          pci_unmap_addr(re, mapaddr),
1519                                          pci_unmap_len(re, maplen),
1520                                          PCI_DMA_TODEVICE);
1521                         break;
1522                 case OP_BUFFER:
1523                         pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1524                                        pci_unmap_len(re, maplen),
1525                                        PCI_DMA_TODEVICE);
1526                         break;
1527                 }
1528
1529                 if (le->ctrl & EOP) {
1530                         if (unlikely(netif_msg_tx_done(sky2)))
1531                                 printk(KERN_DEBUG "%s: tx done %u\n",
1532                                        dev->name, idx);
1533                         sky2->net_stats.tx_packets++;
1534                         sky2->net_stats.tx_bytes += re->skb->len;
1535
1536                         dev_kfree_skb_any(re->skb);
1537                 }
1538
1539                 le->opcode = 0; /* paranoia */
1540         }
1541
1542         sky2->tx_cons = idx;
1543         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
1544                 netif_wake_queue(dev);
1545 }
1546
1547 /* Cleanup all untransmitted buffers, assume transmitter not running */
1548 static void sky2_tx_clean(struct net_device *dev)
1549 {
1550         struct sky2_port *sky2 = netdev_priv(dev);
1551
1552         netif_tx_lock_bh(dev);
1553         sky2_tx_complete(sky2, sky2->tx_prod);
1554         netif_tx_unlock_bh(dev);
1555 }
1556
1557 /* Network shutdown */
1558 static int sky2_down(struct net_device *dev)
1559 {
1560         struct sky2_port *sky2 = netdev_priv(dev);
1561         struct sky2_hw *hw = sky2->hw;
1562         unsigned port = sky2->port;
1563         u16 ctrl;
1564         u32 imask;
1565
1566         /* Never really got started! */
1567         if (!sky2->tx_le)
1568                 return 0;
1569
1570         if (netif_msg_ifdown(sky2))
1571                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1572
1573         /* Stop more packets from being queued */
1574         netif_stop_queue(dev);
1575         netif_carrier_off(dev);
1576
1577         /* Disable port IRQ */
1578         imask = sky2_read32(hw, B0_IMSK);
1579         imask &= ~portirq_msk[port];
1580         sky2_write32(hw, B0_IMSK, imask);
1581
1582         sky2_gmac_reset(hw, port);
1583
1584         /* Stop transmitter */
1585         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1586         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1587
1588         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1589                      RB_RST_SET | RB_DIS_OP_MD);
1590
1591         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1592         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1593         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1594
1595         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1596
1597         /* Workaround shared GMAC reset */
1598         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1599               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1600                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1601
1602         /* Disable Force Sync bit and Enable Alloc bit */
1603         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1604                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1605
1606         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1607         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1608         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1609
1610         /* Reset the PCI FIFO of the async Tx queue */
1611         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1612                      BMU_RST_SET | BMU_FIFO_RST);
1613
1614         /* Reset the Tx prefetch units */
1615         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1616                      PREF_UNIT_RST_SET);
1617
1618         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1619
1620         sky2_rx_stop(sky2);
1621
1622         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1623         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1624
1625         sky2_phy_power(hw, port, 0);
1626
1627         /* turn off LED's */
1628         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1629
1630         synchronize_irq(hw->pdev->irq);
1631
1632         sky2_tx_clean(dev);
1633         sky2_rx_clean(sky2);
1634
1635         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1636                             sky2->rx_le, sky2->rx_le_map);
1637         kfree(sky2->rx_ring);
1638
1639         pci_free_consistent(hw->pdev,
1640                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1641                             sky2->tx_le, sky2->tx_le_map);
1642         kfree(sky2->tx_ring);
1643
1644         sky2->tx_le = NULL;
1645         sky2->rx_le = NULL;
1646
1647         sky2->rx_ring = NULL;
1648         sky2->tx_ring = NULL;
1649
1650         return 0;
1651 }
1652
1653 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1654 {
1655         if (!sky2_is_copper(hw))
1656                 return SPEED_1000;
1657
1658         if (hw->chip_id == CHIP_ID_YUKON_FE)
1659                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1660
1661         switch (aux & PHY_M_PS_SPEED_MSK) {
1662         case PHY_M_PS_SPEED_1000:
1663                 return SPEED_1000;
1664         case PHY_M_PS_SPEED_100:
1665                 return SPEED_100;
1666         default:
1667                 return SPEED_10;
1668         }
1669 }
1670
1671 static void sky2_link_up(struct sky2_port *sky2)
1672 {
1673         struct sky2_hw *hw = sky2->hw;
1674         unsigned port = sky2->port;
1675         u16 reg;
1676         static const char *fc_name[] = {
1677                 [FC_NONE]       = "none",
1678                 [FC_TX]         = "tx",
1679                 [FC_RX]         = "rx",
1680                 [FC_BOTH]       = "both",
1681         };
1682
1683         /* enable Rx/Tx */
1684         reg = gma_read16(hw, port, GM_GP_CTRL);
1685         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1686         gma_write16(hw, port, GM_GP_CTRL, reg);
1687
1688         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1689
1690         netif_carrier_on(sky2->netdev);
1691         netif_wake_queue(sky2->netdev);
1692
1693         /* Turn on link LED */
1694         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1695                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1696
1697         if (hw->chip_id == CHIP_ID_YUKON_XL
1698             || hw->chip_id == CHIP_ID_YUKON_EC_U
1699             || hw->chip_id == CHIP_ID_YUKON_EX) {
1700                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1701                 u16 led = PHY_M_LEDC_LOS_CTRL(1);       /* link active */
1702
1703                 switch(sky2->speed) {
1704                 case SPEED_10:
1705                         led |= PHY_M_LEDC_INIT_CTRL(7);
1706                         break;
1707
1708                 case SPEED_100:
1709                         led |= PHY_M_LEDC_STA1_CTRL(7);
1710                         break;
1711
1712                 case SPEED_1000:
1713                         led |= PHY_M_LEDC_STA0_CTRL(7);
1714                         break;
1715                 }
1716
1717                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1718                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, led);
1719                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1720         }
1721
1722         if (netif_msg_link(sky2))
1723                 printk(KERN_INFO PFX
1724                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1725                        sky2->netdev->name, sky2->speed,
1726                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1727                        fc_name[sky2->flow_status]);
1728 }
1729
1730 static void sky2_link_down(struct sky2_port *sky2)
1731 {
1732         struct sky2_hw *hw = sky2->hw;
1733         unsigned port = sky2->port;
1734         u16 reg;
1735
1736         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1737
1738         reg = gma_read16(hw, port, GM_GP_CTRL);
1739         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1740         gma_write16(hw, port, GM_GP_CTRL, reg);
1741
1742         netif_carrier_off(sky2->netdev);
1743         netif_stop_queue(sky2->netdev);
1744
1745         /* Turn on link LED */
1746         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1747
1748         if (netif_msg_link(sky2))
1749                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1750
1751         sky2_phy_init(hw, port);
1752 }
1753
1754 static enum flow_control sky2_flow(int rx, int tx)
1755 {
1756         if (rx)
1757                 return tx ? FC_BOTH : FC_RX;
1758         else
1759                 return tx ? FC_TX : FC_NONE;
1760 }
1761
1762 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1763 {
1764         struct sky2_hw *hw = sky2->hw;
1765         unsigned port = sky2->port;
1766         u16 advert, lpa;
1767
1768         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
1769         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1770         if (lpa & PHY_M_AN_RF) {
1771                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1772                 return -1;
1773         }
1774
1775         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1776                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1777                        sky2->netdev->name);
1778                 return -1;
1779         }
1780
1781         sky2->speed = sky2_phy_speed(hw, aux);
1782         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1783
1784         /* Since the pause result bits seem to in different positions on
1785          * different chips. look at registers.
1786          */
1787         if (!sky2_is_copper(hw)) {
1788                 /* Shift for bits in fiber PHY */
1789                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
1790                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
1791
1792                 if (advert & ADVERTISE_1000XPAUSE)
1793                         advert |= ADVERTISE_PAUSE_CAP;
1794                 if (advert & ADVERTISE_1000XPSE_ASYM)
1795                         advert |= ADVERTISE_PAUSE_ASYM;
1796                 if (lpa & LPA_1000XPAUSE)
1797                         lpa |= LPA_PAUSE_CAP;
1798                 if (lpa & LPA_1000XPAUSE_ASYM)
1799                         lpa |= LPA_PAUSE_ASYM;
1800         }
1801
1802         sky2->flow_status = FC_NONE;
1803         if (advert & ADVERTISE_PAUSE_CAP) {
1804                 if (lpa & LPA_PAUSE_CAP)
1805                         sky2->flow_status = FC_BOTH;
1806                 else if (advert & ADVERTISE_PAUSE_ASYM)
1807                         sky2->flow_status = FC_RX;
1808         } else if (advert & ADVERTISE_PAUSE_ASYM) {
1809                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
1810                         sky2->flow_status = FC_TX;
1811         }
1812
1813         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000
1814             && !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
1815                 sky2->flow_status = FC_NONE;
1816
1817         if (sky2->flow_status & FC_TX)
1818                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1819         else
1820                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1821
1822         return 0;
1823 }
1824
1825 /* Interrupt from PHY */
1826 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1827 {
1828         struct net_device *dev = hw->dev[port];
1829         struct sky2_port *sky2 = netdev_priv(dev);
1830         u16 istatus, phystat;
1831
1832         if (!netif_running(dev))
1833                 return;
1834
1835         spin_lock(&sky2->phy_lock);
1836         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1837         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1838
1839         if (netif_msg_intr(sky2))
1840                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1841                        sky2->netdev->name, istatus, phystat);
1842
1843         if (sky2->autoneg == AUTONEG_ENABLE && (istatus & PHY_M_IS_AN_COMPL)) {
1844                 if (sky2_autoneg_done(sky2, phystat) == 0)
1845                         sky2_link_up(sky2);
1846                 goto out;
1847         }
1848
1849         if (istatus & PHY_M_IS_LSP_CHANGE)
1850                 sky2->speed = sky2_phy_speed(hw, phystat);
1851
1852         if (istatus & PHY_M_IS_DUP_CHANGE)
1853                 sky2->duplex =
1854                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1855
1856         if (istatus & PHY_M_IS_LST_CHANGE) {
1857                 if (phystat & PHY_M_PS_LINK_UP)
1858                         sky2_link_up(sky2);
1859                 else
1860                         sky2_link_down(sky2);
1861         }
1862 out:
1863         spin_unlock(&sky2->phy_lock);
1864 }
1865
1866 /* Transmit timeout is only called if we are running, carrier is up
1867  * and tx queue is full (stopped).
1868  */
1869 static void sky2_tx_timeout(struct net_device *dev)
1870 {
1871         struct sky2_port *sky2 = netdev_priv(dev);
1872         struct sky2_hw *hw = sky2->hw;
1873
1874         if (netif_msg_timer(sky2))
1875                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1876
1877         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
1878                dev->name, sky2->tx_cons, sky2->tx_prod,
1879                sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
1880                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
1881
1882         /* can't restart safely under softirq */
1883         schedule_work(&hw->restart_work);
1884 }
1885
1886 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1887 {
1888         struct sky2_port *sky2 = netdev_priv(dev);
1889         struct sky2_hw *hw = sky2->hw;
1890         unsigned port = sky2->port;
1891         int err;
1892         u16 ctl, mode;
1893         u32 imask;
1894
1895         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1896                 return -EINVAL;
1897
1898         if (new_mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_FE)
1899                 return -EINVAL;
1900
1901         if (!netif_running(dev)) {
1902                 dev->mtu = new_mtu;
1903                 return 0;
1904         }
1905
1906         imask = sky2_read32(hw, B0_IMSK);
1907         sky2_write32(hw, B0_IMSK, 0);
1908
1909         dev->trans_start = jiffies;     /* prevent tx timeout */
1910         netif_stop_queue(dev);
1911         netif_poll_disable(hw->dev[0]);
1912
1913         synchronize_irq(hw->pdev->irq);
1914
1915         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX) {
1916                 if (new_mtu > ETH_DATA_LEN) {
1917                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1918                                      TX_JUMBO_ENA | TX_STFW_DIS);
1919                         dev->features &= NETIF_F_TSO | NETIF_F_SG | NETIF_F_IP_CSUM;
1920                 } else
1921                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1922                                      TX_JUMBO_DIS | TX_STFW_ENA);
1923         }
1924
1925         ctl = gma_read16(hw, port, GM_GP_CTRL);
1926         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1927         sky2_rx_stop(sky2);
1928         sky2_rx_clean(sky2);
1929
1930         dev->mtu = new_mtu;
1931
1932         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1933                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1934
1935         if (dev->mtu > ETH_DATA_LEN)
1936                 mode |= GM_SMOD_JUMBO_ENA;
1937
1938         gma_write16(hw, port, GM_SERIAL_MODE, mode);
1939
1940         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
1941
1942         err = sky2_rx_start(sky2);
1943         sky2_write32(hw, B0_IMSK, imask);
1944
1945         if (err)
1946                 dev_close(dev);
1947         else {
1948                 gma_write16(hw, port, GM_GP_CTRL, ctl);
1949
1950                 netif_poll_enable(hw->dev[0]);
1951                 netif_wake_queue(dev);
1952         }
1953
1954         return err;
1955 }
1956
1957 /* For small just reuse existing skb for next receive */
1958 static struct sk_buff *receive_copy(struct sky2_port *sky2,
1959                                     const struct rx_ring_info *re,
1960                                     unsigned length)
1961 {
1962         struct sk_buff *skb;
1963
1964         skb = netdev_alloc_skb(sky2->netdev, length + 2);
1965         if (likely(skb)) {
1966                 skb_reserve(skb, 2);
1967                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
1968                                             length, PCI_DMA_FROMDEVICE);
1969                 skb_copy_from_linear_data(re->skb, skb->data, length);
1970                 skb->ip_summed = re->skb->ip_summed;
1971                 skb->csum = re->skb->csum;
1972                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
1973                                                length, PCI_DMA_FROMDEVICE);
1974                 re->skb->ip_summed = CHECKSUM_NONE;
1975                 skb_put(skb, length);
1976         }
1977         return skb;
1978 }
1979
1980 /* Adjust length of skb with fragments to match received data */
1981 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
1982                           unsigned int length)
1983 {
1984         int i, num_frags;
1985         unsigned int size;
1986
1987         /* put header into skb */
1988         size = min(length, hdr_space);
1989         skb->tail += size;
1990         skb->len += size;
1991         length -= size;
1992
1993         num_frags = skb_shinfo(skb)->nr_frags;
1994         for (i = 0; i < num_frags; i++) {
1995                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1996
1997                 if (length == 0) {
1998                         /* don't need this page */
1999                         __free_page(frag->page);
2000                         --skb_shinfo(skb)->nr_frags;
2001                 } else {
2002                         size = min(length, (unsigned) PAGE_SIZE);
2003
2004                         frag->size = size;
2005                         skb->data_len += size;
2006                         skb->truesize += size;
2007                         skb->len += size;
2008                         length -= size;
2009                 }
2010         }
2011 }
2012
2013 /* Normal packet - take skb from ring element and put in a new one  */
2014 static struct sk_buff *receive_new(struct sky2_port *sky2,
2015                                    struct rx_ring_info *re,
2016                                    unsigned int length)
2017 {
2018         struct sk_buff *skb, *nskb;
2019         unsigned hdr_space = sky2->rx_data_size;
2020
2021         pr_debug(PFX "receive new length=%d\n", length);
2022
2023         /* Don't be tricky about reusing pages (yet) */
2024         nskb = sky2_rx_alloc(sky2);
2025         if (unlikely(!nskb))
2026                 return NULL;
2027
2028         skb = re->skb;
2029         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2030
2031         prefetch(skb->data);
2032         re->skb = nskb;
2033         sky2_rx_map_skb(sky2->hw->pdev, re, hdr_space);
2034
2035         if (skb_shinfo(skb)->nr_frags)
2036                 skb_put_frags(skb, hdr_space, length);
2037         else
2038                 skb_put(skb, length);
2039         return skb;
2040 }
2041
2042 /*
2043  * Receive one packet.
2044  * For larger packets, get new buffer.
2045  */
2046 static struct sk_buff *sky2_receive(struct net_device *dev,
2047                                     u16 length, u32 status)
2048 {
2049         struct sky2_port *sky2 = netdev_priv(dev);
2050         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2051         struct sk_buff *skb = NULL;
2052
2053         if (unlikely(netif_msg_rx_status(sky2)))
2054                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
2055                        dev->name, sky2->rx_next, status, length);
2056
2057         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2058         prefetch(sky2->rx_ring + sky2->rx_next);
2059
2060         if (status & GMR_FS_ANY_ERR)
2061                 goto error;
2062
2063         if (!(status & GMR_FS_RX_OK))
2064                 goto resubmit;
2065
2066         if (length < copybreak)
2067                 skb = receive_copy(sky2, re, length);
2068         else
2069                 skb = receive_new(sky2, re, length);
2070 resubmit:
2071         sky2_rx_submit(sky2, re);
2072
2073         return skb;
2074
2075 error:
2076         ++sky2->net_stats.rx_errors;
2077         if (status & GMR_FS_RX_FF_OV) {
2078                 sky2->net_stats.rx_over_errors++;
2079                 goto resubmit;
2080         }
2081
2082         if (netif_msg_rx_err(sky2) && net_ratelimit())
2083                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2084                        dev->name, status, length);
2085
2086         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2087                 sky2->net_stats.rx_length_errors++;
2088         if (status & GMR_FS_FRAGMENT)
2089                 sky2->net_stats.rx_frame_errors++;
2090         if (status & GMR_FS_CRC_ERR)
2091                 sky2->net_stats.rx_crc_errors++;
2092
2093         goto resubmit;
2094 }
2095
2096 /* Transmit complete */
2097 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2098 {
2099         struct sky2_port *sky2 = netdev_priv(dev);
2100
2101         if (netif_running(dev)) {
2102                 netif_tx_lock(dev);
2103                 sky2_tx_complete(sky2, last);
2104                 netif_tx_unlock(dev);
2105         }
2106 }
2107
2108 /* Process status response ring */
2109 static int sky2_status_intr(struct sky2_hw *hw, int to_do)
2110 {
2111         struct sky2_port *sky2;
2112         int work_done = 0;
2113         unsigned buf_write[2] = { 0, 0 };
2114         u16 hwidx = sky2_read16(hw, STAT_PUT_IDX);
2115
2116         rmb();
2117
2118         while (hw->st_idx != hwidx) {
2119                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2120                 struct net_device *dev;
2121                 struct sk_buff *skb;
2122                 u32 status;
2123                 u16 length;
2124
2125                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2126
2127                 BUG_ON(le->link >= 2);
2128                 dev = hw->dev[le->link];
2129
2130                 sky2 = netdev_priv(dev);
2131                 length = le16_to_cpu(le->length);
2132                 status = le32_to_cpu(le->status);
2133
2134                 switch (le->opcode & ~HW_OWNER) {
2135                 case OP_RXSTAT:
2136                         skb = sky2_receive(dev, length, status);
2137                         if (unlikely(!skb)) {
2138                                 sky2->net_stats.rx_dropped++;
2139                                 goto force_update;
2140                         }
2141
2142                         skb->protocol = eth_type_trans(skb, dev);
2143                         sky2->net_stats.rx_packets++;
2144                         sky2->net_stats.rx_bytes += skb->len;
2145                         dev->last_rx = jiffies;
2146
2147 #ifdef SKY2_VLAN_TAG_USED
2148                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2149                                 vlan_hwaccel_receive_skb(skb,
2150                                                          sky2->vlgrp,
2151                                                          be16_to_cpu(sky2->rx_tag));
2152                         } else
2153 #endif
2154                                 netif_receive_skb(skb);
2155
2156                         /* Update receiver after 16 frames */
2157                         if (++buf_write[le->link] == RX_BUF_WRITE) {
2158 force_update:
2159                                 sky2_put_idx(hw, rxqaddr[le->link], sky2->rx_put);
2160                                 buf_write[le->link] = 0;
2161                         }
2162
2163                         /* Stop after net poll weight */
2164                         if (++work_done >= to_do)
2165                                 goto exit_loop;
2166                         break;
2167
2168 #ifdef SKY2_VLAN_TAG_USED
2169                 case OP_RXVLAN:
2170                         sky2->rx_tag = length;
2171                         break;
2172
2173                 case OP_RXCHKSVLAN:
2174                         sky2->rx_tag = length;
2175                         /* fall through */
2176 #endif
2177                 case OP_RXCHKS:
2178                         if (!sky2->rx_csum)
2179                                 break;
2180
2181                         /* Both checksum counters are programmed to start at
2182                          * the same offset, so unless there is a problem they
2183                          * should match. This failure is an early indication that
2184                          * hardware receive checksumming won't work.
2185                          */
2186                         if (likely(status >> 16 == (status & 0xffff))) {
2187                                 skb = sky2->rx_ring[sky2->rx_next].skb;
2188                                 skb->ip_summed = CHECKSUM_COMPLETE;
2189                                 skb->csum = status & 0xffff;
2190                         } else {
2191                                 printk(KERN_NOTICE PFX "%s: hardware receive "
2192                                        "checksum problem (status = %#x)\n",
2193                                        dev->name, status);
2194                                 sky2->rx_csum = 0;
2195                                 sky2_write32(sky2->hw,
2196                                              Q_ADDR(rxqaddr[le->link], Q_CSR),
2197                                              BMU_DIS_RX_CHKSUM);
2198                         }
2199                         break;
2200
2201                 case OP_TXINDEXLE:
2202                         /* TX index reports status for both ports */
2203                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
2204                         sky2_tx_done(hw->dev[0], status & 0xfff);
2205                         if (hw->dev[1])
2206                                 sky2_tx_done(hw->dev[1],
2207                                      ((status >> 24) & 0xff)
2208                                              | (u16)(length & 0xf) << 8);
2209                         break;
2210
2211                 default:
2212                         if (net_ratelimit())
2213                                 printk(KERN_WARNING PFX
2214                                        "unknown status opcode 0x%x\n", le->opcode);
2215                         goto exit_loop;
2216                 }
2217         }
2218
2219         /* Fully processed status ring so clear irq */
2220         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2221
2222 exit_loop:
2223         if (buf_write[0]) {
2224                 sky2 = netdev_priv(hw->dev[0]);
2225                 sky2_put_idx(hw, Q_R1, sky2->rx_put);
2226         }
2227
2228         if (buf_write[1]) {
2229                 sky2 = netdev_priv(hw->dev[1]);
2230                 sky2_put_idx(hw, Q_R2, sky2->rx_put);
2231         }
2232
2233         return work_done;
2234 }
2235
2236 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2237 {
2238         struct net_device *dev = hw->dev[port];
2239
2240         if (net_ratelimit())
2241                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2242                        dev->name, status);
2243
2244         if (status & Y2_IS_PAR_RD1) {
2245                 if (net_ratelimit())
2246                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2247                                dev->name);
2248                 /* Clear IRQ */
2249                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2250         }
2251
2252         if (status & Y2_IS_PAR_WR1) {
2253                 if (net_ratelimit())
2254                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2255                                dev->name);
2256
2257                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2258         }
2259
2260         if (status & Y2_IS_PAR_MAC1) {
2261                 if (net_ratelimit())
2262                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2263                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2264         }
2265
2266         if (status & Y2_IS_PAR_RX1) {
2267                 if (net_ratelimit())
2268                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2269                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2270         }
2271
2272         if (status & Y2_IS_TCP_TXA1) {
2273                 if (net_ratelimit())
2274                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2275                                dev->name);
2276                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2277         }
2278 }
2279
2280 static void sky2_hw_intr(struct sky2_hw *hw)
2281 {
2282         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2283
2284         if (status & Y2_IS_TIST_OV)
2285                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2286
2287         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2288                 u16 pci_err;
2289
2290                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2291                 if (net_ratelimit())
2292                         dev_err(&hw->pdev->dev, "PCI hardware error (0x%x)\n",
2293                                 pci_err);
2294
2295                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2296                 sky2_pci_write16(hw, PCI_STATUS,
2297                                  pci_err | PCI_STATUS_ERROR_BITS);
2298                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2299         }
2300
2301         if (status & Y2_IS_PCI_EXP) {
2302                 /* PCI-Express uncorrectable Error occurred */
2303                 u32 pex_err;
2304
2305                 pex_err = sky2_pci_read32(hw, PEX_UNC_ERR_STAT);
2306
2307                 if (net_ratelimit())
2308                         dev_err(&hw->pdev->dev, "PCI Express error (0x%x)\n",
2309                                 pex_err);
2310
2311                 /* clear the interrupt */
2312                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2313                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT,
2314                                        0xffffffffUL);
2315                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2316
2317                 if (pex_err & PEX_FATAL_ERRORS) {
2318                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2319                         hwmsk &= ~Y2_IS_PCI_EXP;
2320                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
2321                 }
2322         }
2323
2324         if (status & Y2_HWE_L1_MASK)
2325                 sky2_hw_error(hw, 0, status);
2326         status >>= 8;
2327         if (status & Y2_HWE_L1_MASK)
2328                 sky2_hw_error(hw, 1, status);
2329 }
2330
2331 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2332 {
2333         struct net_device *dev = hw->dev[port];
2334         struct sky2_port *sky2 = netdev_priv(dev);
2335         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2336
2337         if (netif_msg_intr(sky2))
2338                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2339                        dev->name, status);
2340
2341         if (status & GM_IS_RX_CO_OV)
2342                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2343
2344         if (status & GM_IS_TX_CO_OV)
2345                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2346
2347         if (status & GM_IS_RX_FF_OR) {
2348                 ++sky2->net_stats.rx_fifo_errors;
2349                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2350         }
2351
2352         if (status & GM_IS_TX_FF_UR) {
2353                 ++sky2->net_stats.tx_fifo_errors;
2354                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2355         }
2356 }
2357
2358 /* This should never happen it is a bug. */
2359 static void sky2_le_error(struct sky2_hw *hw, unsigned port,
2360                           u16 q, unsigned ring_size)
2361 {
2362         struct net_device *dev = hw->dev[port];
2363         struct sky2_port *sky2 = netdev_priv(dev);
2364         unsigned idx;
2365         const u64 *le = (q == Q_R1 || q == Q_R2)
2366                 ? (u64 *) sky2->rx_le : (u64 *) sky2->tx_le;
2367
2368         idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2369         printk(KERN_ERR PFX "%s: descriptor error q=%#x get=%u [%llx] put=%u\n",
2370                dev->name, (unsigned) q, idx, (unsigned long long) le[idx],
2371                (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2372
2373         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2374 }
2375
2376 /* If idle then force a fake soft NAPI poll once a second
2377  * to work around cases where sharing an edge triggered interrupt.
2378  */
2379 static inline void sky2_idle_start(struct sky2_hw *hw)
2380 {
2381         if (idle_timeout > 0)
2382                 mod_timer(&hw->idle_timer,
2383                           jiffies + msecs_to_jiffies(idle_timeout));
2384 }
2385
2386 static void sky2_idle(unsigned long arg)
2387 {
2388         struct sky2_hw *hw = (struct sky2_hw *) arg;
2389         struct net_device *dev = hw->dev[0];
2390
2391         if (__netif_rx_schedule_prep(dev))
2392                 __netif_rx_schedule(dev);
2393
2394         mod_timer(&hw->idle_timer, jiffies + msecs_to_jiffies(idle_timeout));
2395 }
2396
2397 /* Hardware/software error handling */
2398 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2399 {
2400         if (net_ratelimit())
2401                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2402
2403         if (status & Y2_IS_HW_ERR)
2404                 sky2_hw_intr(hw);
2405
2406         if (status & Y2_IS_IRQ_MAC1)
2407                 sky2_mac_intr(hw, 0);
2408
2409         if (status & Y2_IS_IRQ_MAC2)
2410                 sky2_mac_intr(hw, 1);
2411
2412         if (status & Y2_IS_CHK_RX1)
2413                 sky2_le_error(hw, 0, Q_R1, RX_LE_SIZE);
2414
2415         if (status & Y2_IS_CHK_RX2)
2416                 sky2_le_error(hw, 1, Q_R2, RX_LE_SIZE);
2417
2418         if (status & Y2_IS_CHK_TXA1)
2419                 sky2_le_error(hw, 0, Q_XA1, TX_RING_SIZE);
2420
2421         if (status & Y2_IS_CHK_TXA2)
2422                 sky2_le_error(hw, 1, Q_XA2, TX_RING_SIZE);
2423 }
2424
2425 static int sky2_poll(struct net_device *dev0, int *budget)
2426 {
2427         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
2428         int work_limit = min(dev0->quota, *budget);
2429         int work_done = 0;
2430         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2431
2432         if (unlikely(status & Y2_IS_ERROR))
2433                 sky2_err_intr(hw, status);
2434
2435         if (status & Y2_IS_IRQ_PHY1)
2436                 sky2_phy_intr(hw, 0);
2437
2438         if (status & Y2_IS_IRQ_PHY2)
2439                 sky2_phy_intr(hw, 1);
2440
2441         work_done = sky2_status_intr(hw, work_limit);
2442         if (work_done < work_limit) {
2443                 netif_rx_complete(dev0);
2444
2445                 sky2_read32(hw, B0_Y2_SP_LISR);
2446                 return 0;
2447         } else {
2448                 *budget -= work_done;
2449                 dev0->quota -= work_done;
2450                 return 1;
2451         }
2452 }
2453
2454 static irqreturn_t sky2_intr(int irq, void *dev_id)
2455 {
2456         struct sky2_hw *hw = dev_id;
2457         struct net_device *dev0 = hw->dev[0];
2458         u32 status;
2459
2460         /* Reading this mask interrupts as side effect */
2461         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2462         if (status == 0 || status == ~0)
2463                 return IRQ_NONE;
2464
2465         prefetch(&hw->st_le[hw->st_idx]);
2466         if (likely(__netif_rx_schedule_prep(dev0)))
2467                 __netif_rx_schedule(dev0);
2468
2469         return IRQ_HANDLED;
2470 }
2471
2472 #ifdef CONFIG_NET_POLL_CONTROLLER
2473 static void sky2_netpoll(struct net_device *dev)
2474 {
2475         struct sky2_port *sky2 = netdev_priv(dev);
2476         struct net_device *dev0 = sky2->hw->dev[0];
2477
2478         if (netif_running(dev) && __netif_rx_schedule_prep(dev0))
2479                 __netif_rx_schedule(dev0);
2480 }
2481 #endif
2482
2483 /* Chip internal frequency for clock calculations */
2484 static inline u32 sky2_mhz(const struct sky2_hw *hw)
2485 {
2486         switch (hw->chip_id) {
2487         case CHIP_ID_YUKON_EC:
2488         case CHIP_ID_YUKON_EC_U:
2489         case CHIP_ID_YUKON_EX:
2490                 return 125;     /* 125 Mhz */
2491         case CHIP_ID_YUKON_FE:
2492                 return 100;     /* 100 Mhz */
2493         default:                /* YUKON_XL */
2494                 return 156;     /* 156 Mhz */
2495         }
2496 }
2497
2498 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2499 {
2500         return sky2_mhz(hw) * us;
2501 }
2502
2503 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2504 {
2505         return clk / sky2_mhz(hw);
2506 }
2507
2508
2509 static int __devinit sky2_init(struct sky2_hw *hw)
2510 {
2511         u8 t8;
2512
2513         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2514
2515         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2516         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2517                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
2518                         hw->chip_id);
2519                 return -EOPNOTSUPP;
2520         }
2521
2522         if (hw->chip_id == CHIP_ID_YUKON_EX)
2523                 dev_warn(&hw->pdev->dev, "this driver not yet tested on this chip type\n"
2524                          "Please report success or failure to <netdev@vger.kernel.org>\n");
2525
2526         /* Make sure and enable all clocks */
2527         if (hw->chip_id == CHIP_ID_YUKON_EX || hw->chip_id == CHIP_ID_YUKON_EC_U)
2528                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2529
2530         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2531
2532         /* This rev is really old, and requires untested workarounds */
2533         if (hw->chip_id == CHIP_ID_YUKON_EC && hw->chip_rev == CHIP_REV_YU_EC_A1) {
2534                 dev_err(&hw->pdev->dev, "unsupported revision Yukon-%s (0x%x) rev %d\n",
2535                         yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
2536                         hw->chip_id, hw->chip_rev);
2537                 return -EOPNOTSUPP;
2538         }
2539
2540         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
2541         hw->ports = 1;
2542         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2543         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2544                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2545                         ++hw->ports;
2546         }
2547
2548         return 0;
2549 }
2550
2551 static void sky2_reset(struct sky2_hw *hw)
2552 {
2553         u16 status;
2554         int i;
2555
2556         /* disable ASF */
2557         if (hw->chip_id == CHIP_ID_YUKON_EX) {
2558                 status = sky2_read16(hw, HCU_CCSR);
2559                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
2560                             HCU_CCSR_UC_STATE_MSK);
2561                 sky2_write16(hw, HCU_CCSR, status);
2562         } else
2563                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2564         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2565
2566         /* do a SW reset */
2567         sky2_write8(hw, B0_CTST, CS_RST_SET);
2568         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2569
2570         /* clear PCI errors, if any */
2571         status = sky2_pci_read16(hw, PCI_STATUS);
2572
2573         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2574         sky2_pci_write16(hw, PCI_STATUS, status | PCI_STATUS_ERROR_BITS);
2575
2576
2577         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2578
2579         /* clear any PEX errors */
2580         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
2581                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT, 0xffffffffUL);
2582
2583
2584         sky2_power_on(hw);
2585
2586         for (i = 0; i < hw->ports; i++) {
2587                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2588                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2589         }
2590
2591         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2592
2593         /* Clear I2C IRQ noise */
2594         sky2_write32(hw, B2_I2C_IRQ, 1);
2595
2596         /* turn off hardware timer (unused) */
2597         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2598         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2599
2600         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2601
2602         /* Turn off descriptor polling */
2603         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2604
2605         /* Turn off receive timestamp */
2606         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2607         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2608
2609         /* enable the Tx Arbiters */
2610         for (i = 0; i < hw->ports; i++)
2611                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2612
2613         /* Initialize ram interface */
2614         for (i = 0; i < hw->ports; i++) {
2615                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2616
2617                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2618                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2619                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2620                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2621                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2622                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2623                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2624                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2625                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2626                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2627                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2628                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2629         }
2630
2631         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2632
2633         for (i = 0; i < hw->ports; i++)
2634                 sky2_gmac_reset(hw, i);
2635
2636         memset(hw->st_le, 0, STATUS_LE_BYTES);
2637         hw->st_idx = 0;
2638
2639         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2640         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2641
2642         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2643         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2644
2645         /* Set the list last index */
2646         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2647
2648         sky2_write16(hw, STAT_TX_IDX_TH, 10);
2649         sky2_write8(hw, STAT_FIFO_WM, 16);
2650
2651         /* set Status-FIFO ISR watermark */
2652         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2653                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2654         else
2655                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2656
2657         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2658         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2659         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2660
2661         /* enable status unit */
2662         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2663
2664         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2665         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2666         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2667 }
2668
2669 static void sky2_restart(struct work_struct *work)
2670 {
2671         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
2672         struct net_device *dev;
2673         int i, err;
2674
2675         dev_dbg(&hw->pdev->dev, "restarting\n");
2676
2677         del_timer_sync(&hw->idle_timer);
2678
2679         rtnl_lock();
2680         sky2_write32(hw, B0_IMSK, 0);
2681         sky2_read32(hw, B0_IMSK);
2682
2683         netif_poll_disable(hw->dev[0]);
2684
2685         for (i = 0; i < hw->ports; i++) {
2686                 dev = hw->dev[i];
2687                 if (netif_running(dev))
2688                         sky2_down(dev);
2689         }
2690
2691         sky2_reset(hw);
2692         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
2693         netif_poll_enable(hw->dev[0]);
2694
2695         for (i = 0; i < hw->ports; i++) {
2696                 dev = hw->dev[i];
2697                 if (netif_running(dev)) {
2698                         err = sky2_up(dev);
2699                         if (err) {
2700                                 printk(KERN_INFO PFX "%s: could not restart %d\n",
2701                                        dev->name, err);
2702                                 dev_close(dev);
2703                         }
2704                 }
2705         }
2706
2707         sky2_idle_start(hw);
2708
2709         rtnl_unlock();
2710 }
2711
2712 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
2713 {
2714         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
2715 }
2716
2717 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2718 {
2719         const struct sky2_port *sky2 = netdev_priv(dev);
2720
2721         wol->supported = sky2_wol_supported(sky2->hw);
2722         wol->wolopts = sky2->wol;
2723 }
2724
2725 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2726 {
2727         struct sky2_port *sky2 = netdev_priv(dev);
2728         struct sky2_hw *hw = sky2->hw;
2729
2730         if (wol->wolopts & ~sky2_wol_supported(sky2->hw))
2731                 return -EOPNOTSUPP;
2732
2733         sky2->wol = wol->wolopts;
2734
2735         if (hw->chip_id == CHIP_ID_YUKON_EC_U)
2736                 sky2_write32(hw, B0_CTST, sky2->wol
2737                              ? Y2_HW_WOL_ON : Y2_HW_WOL_OFF);
2738
2739         if (!netif_running(dev))
2740                 sky2_wol_init(sky2);
2741         return 0;
2742 }
2743
2744 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2745 {
2746         if (sky2_is_copper(hw)) {
2747                 u32 modes = SUPPORTED_10baseT_Half
2748                         | SUPPORTED_10baseT_Full
2749                         | SUPPORTED_100baseT_Half
2750                         | SUPPORTED_100baseT_Full
2751                         | SUPPORTED_Autoneg | SUPPORTED_TP;
2752
2753                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2754                         modes |= SUPPORTED_1000baseT_Half
2755                                 | SUPPORTED_1000baseT_Full;
2756                 return modes;
2757         } else
2758                 return  SUPPORTED_1000baseT_Half
2759                         | SUPPORTED_1000baseT_Full
2760                         | SUPPORTED_Autoneg
2761                         | SUPPORTED_FIBRE;
2762 }
2763
2764 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2765 {
2766         struct sky2_port *sky2 = netdev_priv(dev);
2767         struct sky2_hw *hw = sky2->hw;
2768
2769         ecmd->transceiver = XCVR_INTERNAL;
2770         ecmd->supported = sky2_supported_modes(hw);
2771         ecmd->phy_address = PHY_ADDR_MARV;
2772         if (sky2_is_copper(hw)) {
2773                 ecmd->supported = SUPPORTED_10baseT_Half
2774                     | SUPPORTED_10baseT_Full
2775                     | SUPPORTED_100baseT_Half
2776                     | SUPPORTED_100baseT_Full
2777                     | SUPPORTED_1000baseT_Half
2778                     | SUPPORTED_1000baseT_Full
2779                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2780                 ecmd->port = PORT_TP;
2781                 ecmd->speed = sky2->speed;
2782         } else {
2783                 ecmd->speed = SPEED_1000;
2784                 ecmd->port = PORT_FIBRE;
2785         }
2786
2787         ecmd->advertising = sky2->advertising;
2788         ecmd->autoneg = sky2->autoneg;
2789         ecmd->duplex = sky2->duplex;
2790         return 0;
2791 }
2792
2793 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2794 {
2795         struct sky2_port *sky2 = netdev_priv(dev);
2796         const struct sky2_hw *hw = sky2->hw;
2797         u32 supported = sky2_supported_modes(hw);
2798
2799         if (ecmd->autoneg == AUTONEG_ENABLE) {
2800                 ecmd->advertising = supported;
2801                 sky2->duplex = -1;
2802                 sky2->speed = -1;
2803         } else {
2804                 u32 setting;
2805
2806                 switch (ecmd->speed) {
2807                 case SPEED_1000:
2808                         if (ecmd->duplex == DUPLEX_FULL)
2809                                 setting = SUPPORTED_1000baseT_Full;
2810                         else if (ecmd->duplex == DUPLEX_HALF)
2811                                 setting = SUPPORTED_1000baseT_Half;
2812                         else
2813                                 return -EINVAL;
2814                         break;
2815                 case SPEED_100:
2816                         if (ecmd->duplex == DUPLEX_FULL)
2817                                 setting = SUPPORTED_100baseT_Full;
2818                         else if (ecmd->duplex == DUPLEX_HALF)
2819                                 setting = SUPPORTED_100baseT_Half;
2820                         else
2821                                 return -EINVAL;
2822                         break;
2823
2824                 case SPEED_10:
2825                         if (ecmd->duplex == DUPLEX_FULL)
2826                                 setting = SUPPORTED_10baseT_Full;
2827                         else if (ecmd->duplex == DUPLEX_HALF)
2828                                 setting = SUPPORTED_10baseT_Half;
2829                         else
2830                                 return -EINVAL;
2831                         break;
2832                 default:
2833                         return -EINVAL;
2834                 }
2835
2836                 if ((setting & supported) == 0)
2837                         return -EINVAL;
2838
2839                 sky2->speed = ecmd->speed;
2840                 sky2->duplex = ecmd->duplex;
2841         }
2842
2843         sky2->autoneg = ecmd->autoneg;
2844         sky2->advertising = ecmd->advertising;
2845
2846         if (netif_running(dev))
2847                 sky2_phy_reinit(sky2);
2848
2849         return 0;
2850 }
2851
2852 static void sky2_get_drvinfo(struct net_device *dev,
2853                              struct ethtool_drvinfo *info)
2854 {
2855         struct sky2_port *sky2 = netdev_priv(dev);
2856
2857         strcpy(info->driver, DRV_NAME);
2858         strcpy(info->version, DRV_VERSION);
2859         strcpy(info->fw_version, "N/A");
2860         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2861 }
2862
2863 static const struct sky2_stat {
2864         char name[ETH_GSTRING_LEN];
2865         u16 offset;
2866 } sky2_stats[] = {
2867         { "tx_bytes",      GM_TXO_OK_HI },
2868         { "rx_bytes",      GM_RXO_OK_HI },
2869         { "tx_broadcast",  GM_TXF_BC_OK },
2870         { "rx_broadcast",  GM_RXF_BC_OK },
2871         { "tx_multicast",  GM_TXF_MC_OK },
2872         { "rx_multicast",  GM_RXF_MC_OK },
2873         { "tx_unicast",    GM_TXF_UC_OK },
2874         { "rx_unicast",    GM_RXF_UC_OK },
2875         { "tx_mac_pause",  GM_TXF_MPAUSE },
2876         { "rx_mac_pause",  GM_RXF_MPAUSE },
2877         { "collisions",    GM_TXF_COL },
2878         { "late_collision",GM_TXF_LAT_COL },
2879         { "aborted",       GM_TXF_ABO_COL },
2880         { "single_collisions", GM_TXF_SNG_COL },
2881         { "multi_collisions", GM_TXF_MUL_COL },
2882
2883         { "rx_short",      GM_RXF_SHT },
2884         { "rx_runt",       GM_RXE_FRAG },
2885         { "rx_64_byte_packets", GM_RXF_64B },
2886         { "rx_65_to_127_byte_packets", GM_RXF_127B },
2887         { "rx_128_to_255_byte_packets", GM_RXF_255B },
2888         { "rx_256_to_511_byte_packets", GM_RXF_511B },
2889         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
2890         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
2891         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
2892         { "rx_too_long",   GM_RXF_LNG_ERR },
2893         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
2894         { "rx_jabber",     GM_RXF_JAB_PKT },
2895         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2896
2897         { "tx_64_byte_packets", GM_TXF_64B },
2898         { "tx_65_to_127_byte_packets", GM_TXF_127B },
2899         { "tx_128_to_255_byte_packets", GM_TXF_255B },
2900         { "tx_256_to_511_byte_packets", GM_TXF_511B },
2901         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
2902         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
2903         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
2904         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
2905 };
2906
2907 static u32 sky2_get_rx_csum(struct net_device *dev)
2908 {
2909         struct sky2_port *sky2 = netdev_priv(dev);
2910
2911         return sky2->rx_csum;
2912 }
2913
2914 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2915 {
2916         struct sky2_port *sky2 = netdev_priv(dev);
2917
2918         sky2->rx_csum = data;
2919
2920         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2921                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2922
2923         return 0;
2924 }
2925
2926 static u32 sky2_get_msglevel(struct net_device *netdev)
2927 {
2928         struct sky2_port *sky2 = netdev_priv(netdev);
2929         return sky2->msg_enable;
2930 }
2931
2932 static int sky2_nway_reset(struct net_device *dev)
2933 {
2934         struct sky2_port *sky2 = netdev_priv(dev);
2935
2936         if (!netif_running(dev) || sky2->autoneg != AUTONEG_ENABLE)
2937                 return -EINVAL;
2938
2939         sky2_phy_reinit(sky2);
2940
2941         return 0;
2942 }
2943
2944 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2945 {
2946         struct sky2_hw *hw = sky2->hw;
2947         unsigned port = sky2->port;
2948         int i;
2949
2950         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2951             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
2952         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2953             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
2954
2955         for (i = 2; i < count; i++)
2956                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
2957 }
2958
2959 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
2960 {
2961         struct sky2_port *sky2 = netdev_priv(netdev);
2962         sky2->msg_enable = value;
2963 }
2964
2965 static int sky2_get_stats_count(struct net_device *dev)
2966 {
2967         return ARRAY_SIZE(sky2_stats);
2968 }
2969
2970 static void sky2_get_ethtool_stats(struct net_device *dev,
2971                                    struct ethtool_stats *stats, u64 * data)
2972 {
2973         struct sky2_port *sky2 = netdev_priv(dev);
2974
2975         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
2976 }
2977
2978 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
2979 {
2980         int i;
2981
2982         switch (stringset) {
2983         case ETH_SS_STATS:
2984                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
2985                         memcpy(data + i * ETH_GSTRING_LEN,
2986                                sky2_stats[i].name, ETH_GSTRING_LEN);
2987                 break;
2988         }
2989 }
2990
2991 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
2992 {
2993         struct sky2_port *sky2 = netdev_priv(dev);
2994         return &sky2->net_stats;
2995 }
2996
2997 static int sky2_set_mac_address(struct net_device *dev, void *p)
2998 {
2999         struct sky2_port *sky2 = netdev_priv(dev);
3000         struct sky2_hw *hw = sky2->hw;
3001         unsigned port = sky2->port;
3002         const struct sockaddr *addr = p;
3003
3004         if (!is_valid_ether_addr(addr->sa_data))
3005                 return -EADDRNOTAVAIL;
3006
3007         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3008         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3009                     dev->dev_addr, ETH_ALEN);
3010         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3011                     dev->dev_addr, ETH_ALEN);
3012
3013         /* virtual address for data */
3014         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3015
3016         /* physical address: used for pause frames */
3017         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3018
3019         return 0;
3020 }
3021
3022 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
3023 {
3024         u32 bit;
3025
3026         bit = ether_crc(ETH_ALEN, addr) & 63;
3027         filter[bit >> 3] |= 1 << (bit & 7);
3028 }
3029
3030 static void sky2_set_multicast(struct net_device *dev)
3031 {
3032         struct sky2_port *sky2 = netdev_priv(dev);
3033         struct sky2_hw *hw = sky2->hw;
3034         unsigned port = sky2->port;
3035         struct dev_mc_list *list = dev->mc_list;
3036         u16 reg;
3037         u8 filter[8];
3038         int rx_pause;
3039         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3040
3041         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3042         memset(filter, 0, sizeof(filter));
3043
3044         reg = gma_read16(hw, port, GM_RX_CTRL);
3045         reg |= GM_RXCR_UCF_ENA;
3046
3047         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3048                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3049         else if (dev->flags & IFF_ALLMULTI)
3050                 memset(filter, 0xff, sizeof(filter));
3051         else if (dev->mc_count == 0 && !rx_pause)
3052                 reg &= ~GM_RXCR_MCF_ENA;
3053         else {
3054                 int i;
3055                 reg |= GM_RXCR_MCF_ENA;
3056
3057                 if (rx_pause)
3058                         sky2_add_filter(filter, pause_mc_addr);
3059
3060                 for (i = 0; list && i < dev->mc_count; i++, list = list->next)
3061                         sky2_add_filter(filter, list->dmi_addr);
3062         }
3063
3064         gma_write16(hw, port, GM_MC_ADDR_H1,
3065                     (u16) filter[0] | ((u16) filter[1] << 8));
3066         gma_write16(hw, port, GM_MC_ADDR_H2,
3067                     (u16) filter[2] | ((u16) filter[3] << 8));
3068         gma_write16(hw, port, GM_MC_ADDR_H3,
3069                     (u16) filter[4] | ((u16) filter[5] << 8));
3070         gma_write16(hw, port, GM_MC_ADDR_H4,
3071                     (u16) filter[6] | ((u16) filter[7] << 8));
3072
3073         gma_write16(hw, port, GM_RX_CTRL, reg);
3074 }
3075
3076 /* Can have one global because blinking is controlled by
3077  * ethtool and that is always under RTNL mutex
3078  */
3079 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
3080 {
3081         u16 pg;
3082
3083         switch (hw->chip_id) {
3084         case CHIP_ID_YUKON_XL:
3085                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3086                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3087                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3088                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
3089                                    PHY_M_LEDC_INIT_CTRL(7) |
3090                                    PHY_M_LEDC_STA1_CTRL(7) |
3091                                    PHY_M_LEDC_STA0_CTRL(7))
3092                              : 0);
3093
3094                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3095                 break;
3096
3097         default:
3098                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
3099                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3100                              on ? PHY_M_LED_ALL : 0);
3101         }
3102 }
3103
3104 /* blink LED's for finding board */
3105 static int sky2_phys_id(struct net_device *dev, u32 data)
3106 {
3107         struct sky2_port *sky2 = netdev_priv(dev);
3108         struct sky2_hw *hw = sky2->hw;
3109         unsigned port = sky2->port;
3110         u16 ledctrl, ledover = 0;
3111         long ms;
3112         int interrupted;
3113         int onoff = 1;
3114
3115         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
3116                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
3117         else
3118                 ms = data * 1000;
3119
3120         /* save initial values */
3121         spin_lock_bh(&sky2->phy_lock);
3122         if (hw->chip_id == CHIP_ID_YUKON_XL) {
3123                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3124                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3125                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
3126                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3127         } else {
3128                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
3129                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
3130         }
3131
3132         interrupted = 0;
3133         while (!interrupted && ms > 0) {
3134                 sky2_led(hw, port, onoff);
3135                 onoff = !onoff;
3136
3137                 spin_unlock_bh(&sky2->phy_lock);
3138                 interrupted = msleep_interruptible(250);
3139                 spin_lock_bh(&sky2->phy_lock);
3140
3141                 ms -= 250;
3142         }
3143
3144         /* resume regularly scheduled programming */
3145         if (hw->chip_id == CHIP_ID_YUKON_XL) {
3146                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3147                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3148                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
3149                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3150         } else {
3151                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
3152                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
3153         }
3154         spin_unlock_bh(&sky2->phy_lock);
3155
3156         return 0;
3157 }
3158
3159 static void sky2_get_pauseparam(struct net_device *dev,
3160                                 struct ethtool_pauseparam *ecmd)
3161 {
3162         struct sky2_port *sky2 = netdev_priv(dev);
3163
3164         switch (sky2->flow_mode) {
3165         case FC_NONE:
3166                 ecmd->tx_pause = ecmd->rx_pause = 0;
3167                 break;
3168         case FC_TX:
3169                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3170                 break;
3171         case FC_RX:
3172                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3173                 break;
3174         case FC_BOTH:
3175                 ecmd->tx_pause = ecmd->rx_pause = 1;
3176         }
3177
3178         ecmd->autoneg = sky2->autoneg;
3179 }
3180
3181 static int sky2_set_pauseparam(struct net_device *dev,
3182                                struct ethtool_pauseparam *ecmd)
3183 {
3184         struct sky2_port *sky2 = netdev_priv(dev);
3185
3186         sky2->autoneg = ecmd->autoneg;
3187         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3188
3189         if (netif_running(dev))
3190                 sky2_phy_reinit(sky2);
3191
3192         return 0;
3193 }
3194
3195 static int sky2_get_coalesce(struct net_device *dev,
3196                              struct ethtool_coalesce *ecmd)
3197 {
3198         struct sky2_port *sky2 = netdev_priv(dev);
3199         struct sky2_hw *hw = sky2->hw;
3200
3201         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3202                 ecmd->tx_coalesce_usecs = 0;
3203         else {
3204                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3205                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3206         }
3207         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3208
3209         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3210                 ecmd->rx_coalesce_usecs = 0;
3211         else {
3212                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3213                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3214         }
3215         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3216
3217         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3218                 ecmd->rx_coalesce_usecs_irq = 0;
3219         else {
3220                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3221                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3222         }
3223
3224         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3225
3226         return 0;
3227 }
3228
3229 /* Note: this affect both ports */
3230 static int sky2_set_coalesce(struct net_device *dev,
3231                              struct ethtool_coalesce *ecmd)
3232 {
3233         struct sky2_port *sky2 = netdev_priv(dev);
3234         struct sky2_hw *hw = sky2->hw;
3235         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3236
3237         if (ecmd->tx_coalesce_usecs > tmax ||
3238             ecmd->rx_coalesce_usecs > tmax ||
3239             ecmd->rx_coalesce_usecs_irq > tmax)
3240                 return -EINVAL;
3241
3242         if (ecmd->tx_max_coalesced_frames >= TX_RING_SIZE-1)
3243                 return -EINVAL;
3244         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3245                 return -EINVAL;
3246         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
3247                 return -EINVAL;
3248
3249         if (ecmd->tx_coalesce_usecs == 0)
3250                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3251         else {
3252                 sky2_write32(hw, STAT_TX_TIMER_INI,
3253                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3254                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3255         }
3256         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3257
3258         if (ecmd->rx_coalesce_usecs == 0)
3259                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3260         else {
3261                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3262                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3263                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3264         }
3265         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3266
3267         if (ecmd->rx_coalesce_usecs_irq == 0)
3268                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3269         else {
3270                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3271                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3272                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3273         }
3274         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3275         return 0;
3276 }
3277
3278 static void sky2_get_ringparam(struct net_device *dev,
3279                                struct ethtool_ringparam *ering)
3280 {
3281         struct sky2_port *sky2 = netdev_priv(dev);
3282
3283         ering->rx_max_pending = RX_MAX_PENDING;
3284         ering->rx_mini_max_pending = 0;
3285         ering->rx_jumbo_max_pending = 0;
3286         ering->tx_max_pending = TX_RING_SIZE - 1;
3287
3288         ering->rx_pending = sky2->rx_pending;
3289         ering->rx_mini_pending = 0;
3290         ering->rx_jumbo_pending = 0;
3291         ering->tx_pending = sky2->tx_pending;
3292 }
3293
3294 static int sky2_set_ringparam(struct net_device *dev,
3295                               struct ethtool_ringparam *ering)
3296 {
3297         struct sky2_port *sky2 = netdev_priv(dev);
3298         int err = 0;
3299
3300         if (ering->rx_pending > RX_MAX_PENDING ||
3301             ering->rx_pending < 8 ||
3302             ering->tx_pending < MAX_SKB_TX_LE ||
3303             ering->tx_pending > TX_RING_SIZE - 1)
3304                 return -EINVAL;
3305
3306         if (netif_running(dev))
3307                 sky2_down(dev);
3308
3309         sky2->rx_pending = ering->rx_pending;
3310         sky2->tx_pending = ering->tx_pending;
3311
3312         if (netif_running(dev)) {
3313                 err = sky2_up(dev);
3314                 if (err)
3315                         dev_close(dev);
3316                 else
3317                         sky2_set_multicast(dev);
3318         }
3319
3320         return err;
3321 }
3322
3323 static int sky2_get_regs_len(struct net_device *dev)
3324 {
3325         return 0x4000;
3326 }
3327
3328 /*
3329  * Returns copy of control register region
3330  * Note: access to the RAM address register set will cause timeouts.
3331  */
3332 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3333                           void *p)
3334 {
3335         const struct sky2_port *sky2 = netdev_priv(dev);
3336         const void __iomem *io = sky2->hw->regs;
3337
3338         BUG_ON(regs->len < B3_RI_WTO_R1);
3339         regs->version = 1;
3340         memset(p, 0, regs->len);
3341
3342         memcpy_fromio(p, io, B3_RAM_ADDR);
3343
3344         memcpy_fromio(p + B3_RI_WTO_R1,
3345                       io + B3_RI_WTO_R1,
3346                       regs->len - B3_RI_WTO_R1);
3347 }
3348
3349 /* In order to do Jumbo packets on these chips, need to turn off the
3350  * transmit store/forward. Therefore checksum offload won't work.
3351  */
3352 static int no_tx_offload(struct net_device *dev)
3353 {
3354         const struct sky2_port *sky2 = netdev_priv(dev);
3355         const struct sky2_hw *hw = sky2->hw;
3356
3357         return dev->mtu > ETH_DATA_LEN &&
3358                 (hw->chip_id == CHIP_ID_YUKON_EX
3359                  || hw->chip_id == CHIP_ID_YUKON_EC_U);
3360 }
3361
3362 static int sky2_set_tx_csum(struct net_device *dev, u32 data)
3363 {
3364         if (data && no_tx_offload(dev))
3365                 return -EINVAL;
3366
3367         return ethtool_op_set_tx_csum(dev, data);
3368 }
3369
3370
3371 static int sky2_set_tso(struct net_device *dev, u32 data)
3372 {
3373         if (data && no_tx_offload(dev))
3374                 return -EINVAL;
3375
3376         return ethtool_op_set_tso(dev, data);
3377 }
3378
3379 static const struct ethtool_ops sky2_ethtool_ops = {
3380         .get_settings = sky2_get_settings,
3381         .set_settings = sky2_set_settings,
3382         .get_drvinfo  = sky2_get_drvinfo,
3383         .get_wol      = sky2_get_wol,
3384         .set_wol      = sky2_set_wol,
3385         .get_msglevel = sky2_get_msglevel,
3386         .set_msglevel = sky2_set_msglevel,
3387         .nway_reset   = sky2_nway_reset,
3388         .get_regs_len = sky2_get_regs_len,
3389         .get_regs = sky2_get_regs,
3390         .get_link = ethtool_op_get_link,
3391         .get_sg = ethtool_op_get_sg,
3392         .set_sg = ethtool_op_set_sg,
3393         .get_tx_csum = ethtool_op_get_tx_csum,
3394         .set_tx_csum = sky2_set_tx_csum,
3395         .get_tso = ethtool_op_get_tso,
3396         .set_tso = sky2_set_tso,
3397         .get_rx_csum = sky2_get_rx_csum,
3398         .set_rx_csum = sky2_set_rx_csum,
3399         .get_strings = sky2_get_strings,
3400         .get_coalesce = sky2_get_coalesce,
3401         .set_coalesce = sky2_set_coalesce,
3402         .get_ringparam = sky2_get_ringparam,
3403         .set_ringparam = sky2_set_ringparam,
3404         .get_pauseparam = sky2_get_pauseparam,
3405         .set_pauseparam = sky2_set_pauseparam,
3406         .phys_id = sky2_phys_id,
3407         .get_stats_count = sky2_get_stats_count,
3408         .get_ethtool_stats = sky2_get_ethtool_stats,
3409         .get_perm_addr  = ethtool_op_get_perm_addr,
3410 };
3411
3412 /* Initialize network device */
3413 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
3414                                                      unsigned port,
3415                                                      int highmem, int wol)
3416 {
3417         struct sky2_port *sky2;
3418         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
3419
3420         if (!dev) {
3421                 dev_err(&hw->pdev->dev, "etherdev alloc failed");
3422                 return NULL;
3423         }
3424
3425         SET_MODULE_OWNER(dev);
3426         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3427         dev->irq = hw->pdev->irq;
3428         dev->open = sky2_up;
3429         dev->stop = sky2_down;
3430         dev->do_ioctl = sky2_ioctl;
3431         dev->hard_start_xmit = sky2_xmit_frame;
3432         dev->get_stats = sky2_get_stats;
3433         dev->set_multicast_list = sky2_set_multicast;
3434         dev->set_mac_address = sky2_set_mac_address;
3435         dev->change_mtu = sky2_change_mtu;
3436         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
3437         dev->tx_timeout = sky2_tx_timeout;
3438         dev->watchdog_timeo = TX_WATCHDOG;
3439         if (port == 0)
3440                 dev->poll = sky2_poll;
3441         dev->weight = NAPI_WEIGHT;
3442 #ifdef CONFIG_NET_POLL_CONTROLLER
3443         /* Network console (only works on port 0)
3444          * because netpoll makes assumptions about NAPI
3445          */
3446         if (port == 0)
3447                 dev->poll_controller = sky2_netpoll;
3448 #endif
3449
3450         sky2 = netdev_priv(dev);
3451         sky2->netdev = dev;
3452         sky2->hw = hw;
3453         sky2->msg_enable = netif_msg_init(debug, default_msg);
3454
3455         /* Auto speed and flow control */
3456         sky2->autoneg = AUTONEG_ENABLE;
3457         sky2->flow_mode = FC_BOTH;
3458
3459         sky2->duplex = -1;
3460         sky2->speed = -1;
3461         sky2->advertising = sky2_supported_modes(hw);
3462         sky2->rx_csum = 1;
3463         sky2->wol = wol;
3464
3465         spin_lock_init(&sky2->phy_lock);
3466         sky2->tx_pending = TX_DEF_PENDING;
3467         sky2->rx_pending = RX_DEF_PENDING;
3468
3469         hw->dev[port] = dev;
3470
3471         sky2->port = port;
3472
3473         dev->features |= NETIF_F_TSO | NETIF_F_IP_CSUM | NETIF_F_SG;
3474         if (highmem)
3475                 dev->features |= NETIF_F_HIGHDMA;
3476
3477 #ifdef SKY2_VLAN_TAG_USED
3478         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3479         dev->vlan_rx_register = sky2_vlan_rx_register;
3480         dev->vlan_rx_kill_vid = sky2_vlan_rx_kill_vid;
3481 #endif
3482
3483         /* read the mac address */
3484         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
3485         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3486
3487         /* device is off until link detection */
3488         netif_carrier_off(dev);
3489         netif_stop_queue(dev);
3490
3491         return dev;
3492 }
3493
3494 static void __devinit sky2_show_addr(struct net_device *dev)
3495 {
3496         const struct sky2_port *sky2 = netdev_priv(dev);
3497
3498         if (netif_msg_probe(sky2))
3499                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3500                        dev->name,
3501                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3502                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3503 }
3504
3505 /* Handle software interrupt used during MSI test */
3506 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
3507 {
3508         struct sky2_hw *hw = dev_id;
3509         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
3510
3511         if (status == 0)
3512                 return IRQ_NONE;
3513
3514         if (status & Y2_IS_IRQ_SW) {
3515                 hw->msi = 1;
3516                 wake_up(&hw->msi_wait);
3517                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3518         }
3519         sky2_write32(hw, B0_Y2_SP_ICR, 2);
3520
3521         return IRQ_HANDLED;
3522 }
3523
3524 /* Test interrupt path by forcing a a software IRQ */
3525 static int __devinit sky2_test_msi(struct sky2_hw *hw)
3526 {
3527         struct pci_dev *pdev = hw->pdev;
3528         int err;
3529
3530         init_waitqueue_head (&hw->msi_wait);
3531
3532         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
3533
3534         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
3535         if (err) {
3536                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
3537                 return err;
3538         }
3539
3540         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
3541         sky2_read8(hw, B0_CTST);
3542
3543         wait_event_timeout(hw->msi_wait, hw->msi, HZ/10);
3544
3545         if (!hw->msi) {
3546                 /* MSI test failed, go back to INTx mode */
3547                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
3548                          "switching to INTx mode.\n");
3549
3550                 err = -EOPNOTSUPP;
3551                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3552         }
3553
3554         sky2_write32(hw, B0_IMSK, 0);
3555         sky2_read32(hw, B0_IMSK);
3556
3557         free_irq(pdev->irq, hw);
3558
3559         return err;
3560 }
3561
3562 static int __devinit pci_wake_enabled(struct pci_dev *dev)
3563 {
3564         int pm  = pci_find_capability(dev, PCI_CAP_ID_PM);
3565         u16 value;
3566
3567         if (!pm)
3568                 return 0;
3569         if (pci_read_config_word(dev, pm + PCI_PM_CTRL, &value))
3570                 return 0;
3571         return value & PCI_PM_CTRL_PME_ENABLE;
3572 }
3573
3574 static int __devinit sky2_probe(struct pci_dev *pdev,
3575                                 const struct pci_device_id *ent)
3576 {
3577         struct net_device *dev;
3578         struct sky2_hw *hw;
3579         int err, using_dac = 0, wol_default;
3580
3581         err = pci_enable_device(pdev);
3582         if (err) {
3583                 dev_err(&pdev->dev, "cannot enable PCI device\n");
3584                 goto err_out;
3585         }
3586
3587         err = pci_request_regions(pdev, DRV_NAME);
3588         if (err) {
3589                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
3590                 goto err_out_disable;
3591         }
3592
3593         pci_set_master(pdev);
3594
3595         if (sizeof(dma_addr_t) > sizeof(u32) &&
3596             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
3597                 using_dac = 1;
3598                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3599                 if (err < 0) {
3600                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
3601                                 "for consistent allocations\n");
3602                         goto err_out_free_regions;
3603                 }
3604         } else {
3605                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3606                 if (err) {
3607                         dev_err(&pdev->dev, "no usable DMA configuration\n");
3608                         goto err_out_free_regions;
3609                 }
3610         }
3611
3612         wol_default = pci_wake_enabled(pdev) ? WAKE_MAGIC : 0;
3613
3614         err = -ENOMEM;
3615         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3616         if (!hw) {
3617                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
3618                 goto err_out_free_regions;
3619         }
3620
3621         hw->pdev = pdev;
3622
3623         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3624         if (!hw->regs) {
3625                 dev_err(&pdev->dev, "cannot map device registers\n");
3626                 goto err_out_free_hw;
3627         }
3628
3629 #ifdef __BIG_ENDIAN
3630         /* The sk98lin vendor driver uses hardware byte swapping but
3631          * this driver uses software swapping.
3632          */
3633         {
3634                 u32 reg;
3635                 reg = sky2_pci_read32(hw, PCI_DEV_REG2);
3636                 reg &= ~PCI_REV_DESC;
3637                 sky2_pci_write32(hw, PCI_DEV_REG2, reg);
3638         }
3639 #endif
3640
3641         /* ring for status responses */
3642         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
3643                                          &hw->st_dma);
3644         if (!hw->st_le)
3645                 goto err_out_iounmap;
3646
3647         err = sky2_init(hw);
3648         if (err)
3649                 goto err_out_iounmap;
3650
3651         dev_info(&pdev->dev, "v%s addr 0x%llx irq %d Yukon-%s (0x%x) rev %d\n",
3652                DRV_VERSION, (unsigned long long)pci_resource_start(pdev, 0),
3653                pdev->irq, yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
3654                hw->chip_id, hw->chip_rev);
3655
3656         sky2_reset(hw);
3657
3658         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
3659         if (!dev) {
3660                 err = -ENOMEM;
3661                 goto err_out_free_pci;
3662         }
3663
3664         if (!disable_msi && pci_enable_msi(pdev) == 0) {
3665                 err = sky2_test_msi(hw);
3666                 if (err == -EOPNOTSUPP)
3667                         pci_disable_msi(pdev);
3668                 else if (err)
3669                         goto err_out_free_netdev;
3670         }
3671
3672         err = register_netdev(dev);
3673         if (err) {
3674                 dev_err(&pdev->dev, "cannot register net device\n");
3675                 goto err_out_free_netdev;
3676         }
3677
3678         err = request_irq(pdev->irq,  sky2_intr, hw->msi ? 0 : IRQF_SHARED,
3679                           dev->name, hw);
3680         if (err) {
3681                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
3682                 goto err_out_unregister;
3683         }
3684         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3685
3686         sky2_show_addr(dev);
3687
3688         if (hw->ports > 1) {
3689                 struct net_device *dev1;
3690
3691                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
3692                 if (!dev1)
3693                         dev_warn(&pdev->dev, "allocation for second device failed\n");
3694                 else if ((err = register_netdev(dev1))) {
3695                         dev_warn(&pdev->dev,
3696                                  "register of second port failed (%d)\n", err);
3697                         hw->dev[1] = NULL;
3698                         free_netdev(dev1);
3699                 } else
3700                         sky2_show_addr(dev1);
3701         }
3702
3703         setup_timer(&hw->idle_timer, sky2_idle, (unsigned long) hw);
3704         INIT_WORK(&hw->restart_work, sky2_restart);
3705
3706         sky2_idle_start(hw);
3707
3708         pci_set_drvdata(pdev, hw);
3709
3710         return 0;
3711
3712 err_out_unregister:
3713         if (hw->msi)
3714                 pci_disable_msi(pdev);
3715         unregister_netdev(dev);
3716 err_out_free_netdev:
3717         free_netdev(dev);
3718 err_out_free_pci:
3719         sky2_write8(hw, B0_CTST, CS_RST_SET);
3720         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3721 err_out_iounmap:
3722         iounmap(hw->regs);
3723 err_out_free_hw:
3724         kfree(hw);
3725 err_out_free_regions:
3726         pci_release_regions(pdev);
3727 err_out_disable:
3728         pci_disable_device(pdev);
3729 err_out:
3730         pci_set_drvdata(pdev, NULL);
3731         return err;
3732 }
3733
3734 static void __devexit sky2_remove(struct pci_dev *pdev)
3735 {
3736         struct sky2_hw *hw = pci_get_drvdata(pdev);
3737         struct net_device *dev0, *dev1;
3738
3739         if (!hw)
3740                 return;
3741
3742         del_timer_sync(&hw->idle_timer);
3743
3744         flush_scheduled_work();
3745
3746         sky2_write32(hw, B0_IMSK, 0);
3747         synchronize_irq(hw->pdev->irq);
3748
3749         dev0 = hw->dev[0];
3750         dev1 = hw->dev[1];
3751         if (dev1)
3752                 unregister_netdev(dev1);
3753         unregister_netdev(dev0);
3754
3755         sky2_power_aux(hw);
3756
3757         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
3758         sky2_write8(hw, B0_CTST, CS_RST_SET);
3759         sky2_read8(hw, B0_CTST);
3760
3761         free_irq(pdev->irq, hw);
3762         if (hw->msi)
3763                 pci_disable_msi(pdev);
3764         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3765         pci_release_regions(pdev);
3766         pci_disable_device(pdev);
3767
3768         if (dev1)
3769                 free_netdev(dev1);
3770         free_netdev(dev0);
3771         iounmap(hw->regs);
3772         kfree(hw);
3773
3774         pci_set_drvdata(pdev, NULL);
3775 }
3776
3777 #ifdef CONFIG_PM
3778 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
3779 {
3780         struct sky2_hw *hw = pci_get_drvdata(pdev);
3781         int i, wol = 0;
3782
3783         if (!hw)
3784                 return 0;
3785
3786         del_timer_sync(&hw->idle_timer);
3787         netif_poll_disable(hw->dev[0]);
3788
3789         for (i = 0; i < hw->ports; i++) {
3790                 struct net_device *dev = hw->dev[i];
3791                 struct sky2_port *sky2 = netdev_priv(dev);
3792
3793                 if (netif_running(dev))
3794                         sky2_down(dev);
3795
3796                 if (sky2->wol)
3797                         sky2_wol_init(sky2);
3798
3799                 wol |= sky2->wol;
3800         }
3801
3802         sky2_write32(hw, B0_IMSK, 0);
3803         sky2_power_aux(hw);
3804
3805         pci_save_state(pdev);
3806         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
3807         pci_set_power_state(pdev, pci_choose_state(pdev, state));
3808
3809         return 0;
3810 }
3811
3812 static int sky2_resume(struct pci_dev *pdev)
3813 {
3814         struct sky2_hw *hw = pci_get_drvdata(pdev);
3815         int i, err;
3816
3817         if (!hw)
3818                 return 0;
3819
3820         err = pci_set_power_state(pdev, PCI_D0);
3821         if (err)
3822                 goto out;
3823
3824         err = pci_restore_state(pdev);
3825         if (err)
3826                 goto out;
3827
3828         pci_enable_wake(pdev, PCI_D0, 0);
3829
3830         /* Re-enable all clocks */
3831         if (hw->chip_id == CHIP_ID_YUKON_EX || hw->chip_id == CHIP_ID_YUKON_EC_U)
3832                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
3833
3834         sky2_reset(hw);
3835
3836         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3837
3838         for (i = 0; i < hw->ports; i++) {
3839                 struct net_device *dev = hw->dev[i];
3840                 if (netif_running(dev)) {
3841                         err = sky2_up(dev);
3842                         if (err) {
3843                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
3844                                        dev->name, err);
3845                                 dev_close(dev);
3846                                 goto out;
3847                         }
3848                 }
3849         }
3850
3851         netif_poll_enable(hw->dev[0]);
3852         sky2_idle_start(hw);
3853         return 0;
3854 out:
3855         dev_err(&pdev->dev, "resume failed (%d)\n", err);
3856         pci_disable_device(pdev);
3857         return err;
3858 }
3859 #endif
3860
3861 static void sky2_shutdown(struct pci_dev *pdev)
3862 {
3863         struct sky2_hw *hw = pci_get_drvdata(pdev);
3864         int i, wol = 0;
3865
3866         if (!hw)
3867                 return;
3868
3869         del_timer_sync(&hw->idle_timer);
3870         netif_poll_disable(hw->dev[0]);
3871
3872         for (i = 0; i < hw->ports; i++) {
3873                 struct net_device *dev = hw->dev[i];
3874                 struct sky2_port *sky2 = netdev_priv(dev);
3875
3876                 if (sky2->wol) {
3877                         wol = 1;
3878                         sky2_wol_init(sky2);
3879                 }
3880         }
3881
3882         if (wol)
3883                 sky2_power_aux(hw);
3884
3885         pci_enable_wake(pdev, PCI_D3hot, wol);
3886         pci_enable_wake(pdev, PCI_D3cold, wol);
3887
3888         pci_disable_device(pdev);
3889         pci_set_power_state(pdev, PCI_D3hot);
3890
3891 }
3892
3893 static struct pci_driver sky2_driver = {
3894         .name = DRV_NAME,
3895         .id_table = sky2_id_table,
3896         .probe = sky2_probe,
3897         .remove = __devexit_p(sky2_remove),
3898 #ifdef CONFIG_PM
3899         .suspend = sky2_suspend,
3900         .resume = sky2_resume,
3901 #endif
3902         .shutdown = sky2_shutdown,
3903 };
3904
3905 static int __init sky2_init_module(void)
3906 {
3907         return pci_register_driver(&sky2_driver);
3908 }
3909
3910 static void __exit sky2_cleanup_module(void)
3911 {
3912         pci_unregister_driver(&sky2_driver);
3913 }
3914
3915 module_init(sky2_init_module);
3916 module_exit(sky2_cleanup_module);
3917
3918 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
3919 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
3920 MODULE_LICENSE("GPL");
3921 MODULE_VERSION(DRV_VERSION);