drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #include <linux/crc32.h>
  26 #include <linux/kernel.h>
  27 #include <linux/version.h>
  28 #include <linux/module.h>
  29 #include <linux/netdevice.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/etherdevice.h>
  32 #include <linux/ethtool.h>
  33 #include <linux/pci.h>
  34 #include <linux/ip.h>
  35 #include <net/ip.h>
  36 #include <linux/tcp.h>
  37 #include <linux/in.h>
  38 #include <linux/delay.h>
  39 #include <linux/workqueue.h>
  40 #include <linux/if_vlan.h>
  41 #include <linux/prefetch.h>
  42 #include <linux/debugfs.h>
  43 #include <linux/mii.h>
  44
  45 #include <asm/irq.h>
  46
  47 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  48 #define SKY2_VLAN_TAG_USED 1
  49 #endif
  50
  51 #include "sky2.h"
  52
  53 #define DRV_NAME                "sky2"
  54 #define DRV_VERSION             "1.21"
  55 #define PFX                     DRV_NAME " "
  56
  57 /*
  58  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  59  * that are organized into three (receive, transmit, status) different rings
  60  * similar to Tigon3.
  61  */
  62
  63 #define RX_LE_SIZE              1024
  64 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  65 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  66 #define RX_DEF_PENDING          RX_MAX_PENDING
  67
  68 #define TX_RING_SIZE            512
  69 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  70 #define TX_MIN_PENDING          64
  71 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
  72
  73 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  74 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  75 #define TX_WATCHDOG             (5 * HZ)
  76 #define NAPI_WEIGHT             64
  77 #define PHY_RETRIES             1000
  78
  79 #define SKY2_EEPROM_MAGIC       0x9955aabb
  80
  81
  82 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  83
  84 static const u32 default_msg =
  85     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  86     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  87     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  88
  89 static int debug = -1;          /* defaults above */
  90 module_param(debug, int, 0);
  91 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  92
  93 static int copybreak __read_mostly = 128;
  94 module_param(copybreak, int, 0);
  95 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  96
  97 static int disable_msi = 0;
  98 module_param(disable_msi, int, 0);
  99 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
 100
 101 static DEFINE_PCI_DEVICE_TABLE(sky2_id_table) = {
 102         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 103         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 104         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 105         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 108         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 109         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4354) }, /* 88E8040 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4357) }, /* 88E8042 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x435A) }, /* 88E8048 */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4365) }, /* 88E8070 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 134         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 135         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 136         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436C) }, /* 88E8072 */
 137         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436D) }, /* 88E8055 */
 138         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4370) }, /* 88E8075 */
 139         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4380) }, /* 88E8057 */
 140         { 0 }
 141 };
 142
 143 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 144
 145 /* Avoid conditionals by using array */
 146 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 147 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 148 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 149
 150 static void sky2_set_multicast(struct net_device *dev);
 151
 152 /* Access to PHY via serial interconnect */
 153 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 154 {
 155         int i;
 156
 157         gma_write16(hw, port, GM_SMI_DATA, val);
 158         gma_write16(hw, port, GM_SMI_CTRL,
 159                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 160
 161         for (i = 0; i < PHY_RETRIES; i++) {
 162                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 163                 if (ctrl == 0xffff)
 164                         goto io_error;
 165
 166                 if (!(ctrl & GM_SMI_CT_BUSY))
 167                         return 0;
 168
 169                 udelay(10);
 170         }
 171
 172         dev_warn(&hw->pdev->dev,"%s: phy write timeout\n", hw->dev[port]->name);
 173         return -ETIMEDOUT;
 174
 175 io_error:
 176         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 177         return -EIO;
 178 }
 179
 180 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 181 {
 182         int i;
 183
 184         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 185                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 186
 187         for (i = 0; i < PHY_RETRIES; i++) {
 188                 u16 ctrl = gma_read16(hw, port, GM_SMI_CTRL);
 189                 if (ctrl == 0xffff)
 190                         goto io_error;
 191
 192                 if (ctrl & GM_SMI_CT_RD_VAL) {
 193                         *val = gma_read16(hw, port, GM_SMI_DATA);
 194                         return 0;
 195                 }
 196
 197                 udelay(10);
 198         }
 199
 200         dev_warn(&hw->pdev->dev, "%s: phy read timeout\n", hw->dev[port]->name);
 201         return -ETIMEDOUT;
 202 io_error:
 203         dev_err(&hw->pdev->dev, "%s: phy I/O error\n", hw->dev[port]->name);
 204         return -EIO;
 205 }
 206
 207 static inline u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 208 {
 209         u16 v;
 210         __gm_phy_read(hw, port, reg, &v);
 211         return v;
 212 }
 213
 214
 215 static void sky2_power_on(struct sky2_hw *hw)
 216 {
 217         /* switch power to VCC (WA for VAUX problem) */
 218         sky2_write8(hw, B0_POWER_CTRL,
 219                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 220
 221         /* disable Core Clock Division, */
 222         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 223
 224         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 225                 /* enable bits are inverted */
 226                 sky2_write8(hw, B2_Y2_CLK_GATE,
 227                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 228                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 229                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 230         else
 231                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 232
 233         if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 234                 u32 reg;
 235
 236                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
 237
 238                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 239                 /* set all bits to 0 except bits 15..12 and 8 */
 240                 reg &= P_ASPM_CONTROL_MSK;
 241                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 242
 243                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 244                 /* set all bits to 0 except bits 28 & 27 */
 245                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 246                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 247
 248                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 249
 250                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 251                 reg = sky2_read32(hw, B2_GP_IO);
 252                 reg |= GLB_GPIO_STAT_RACE_DIS;
 253                 sky2_write32(hw, B2_GP_IO, reg);
 254
 255                 sky2_read32(hw, B2_GP_IO);
 256         }
 257 }
 258
 259 static void sky2_power_aux(struct sky2_hw *hw)
 260 {
 261         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 262                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 263         else
 264                 /* enable bits are inverted */
 265                 sky2_write8(hw, B2_Y2_CLK_GATE,
 266                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 267                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 268                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 269
 270         /* switch power to VAUX */
 271         if (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL)
 272                 sky2_write8(hw, B0_POWER_CTRL,
 273                             (PC_VAUX_ENA | PC_VCC_ENA |
 274                              PC_VAUX_ON | PC_VCC_OFF));
 275 }
 276
 277 static void sky2_power_state(struct sky2_hw *hw, pci_power_t state)
 278 {
 279         u16 power_control = sky2_pci_read16(hw, hw->pm_cap + PCI_PM_CTRL);
 280         int pex = pci_find_capability(hw->pdev, PCI_CAP_ID_EXP);
 281         u32 reg;
 282
 283         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 284
 285         switch (state) {
 286         case PCI_D0:
 287                 break;
 288
 289         case PCI_D1:
 290                 power_control |= 1;
 291                 break;
 292
 293         case PCI_D2:
 294                 power_control |= 2;
 295                 break;
 296
 297         case PCI_D3hot:
 298         case PCI_D3cold:
 299                 power_control |= 3;
 300                 if (hw->flags & SKY2_HW_ADV_POWER_CTL) {
 301                         /* additional power saving measurements */
 302                         reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 303
 304                         /* set gating core clock for LTSSM in L1 state */
 305                         reg |= P_PEX_LTSSM_STAT(P_PEX_LTSSM_L1_STAT) |
 306                                 /* auto clock gated scheme controlled by CLKREQ */
 307                                 P_ASPM_A1_MODE_SELECT |
 308                                 /* enable Gate Root Core Clock */
 309                                 P_CLK_GATE_ROOT_COR_ENA;
 310
 311                         if (pex && (hw->flags & SKY2_HW_CLK_POWER)) {
 312                                 /* enable Clock Power Management (CLKREQ) */
 313                                 u16 ctrl = sky2_pci_read16(hw, pex + PCI_EXP_DEVCTL);
 314
 315                                 ctrl |= PCI_EXP_DEVCTL_AUX_PME;
 316                                 sky2_pci_write16(hw, pex + PCI_EXP_DEVCTL, ctrl);
 317                         } else
 318                                 /* force CLKREQ Enable in Our4 (A1b only) */
 319                                 reg |= P_ASPM_FORCE_CLKREQ_ENA;
 320
 321                         /* set Mask Register for Release/Gate Clock */
 322                         sky2_pci_write32(hw, PCI_DEV_REG5,
 323                                          P_REL_PCIE_EXIT_L1_ST | P_GAT_PCIE_ENTER_L1_ST |
 324                                          P_REL_PCIE_RX_EX_IDLE | P_GAT_PCIE_RX_EL_IDLE |
 325                                          P_REL_GPHY_LINK_UP | P_GAT_GPHY_LINK_DOWN);
 326                 } else
 327                         sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_CLK_HALT);
 328
 329                 /* put CPU into reset state */
 330                 sky2_write8(hw,  B28_Y2_ASF_STAT_CMD, HCU_CCSR_ASF_RESET);
 331                 if (hw->chip_id == CHIP_ID_YUKON_SUPR && hw->chip_rev == CHIP_REV_YU_SU_A0)
 332                         /* put CPU into halt state */
 333                         sky2_write8(hw, B28_Y2_ASF_STAT_CMD, HCU_CCSR_ASF_HALTED);
 334
 335                 if (pex && !(hw->flags & SKY2_HW_RAM_BUFFER)) {
 336                         reg = sky2_pci_read32(hw, PCI_DEV_REG1);
 337                         /* force to PCIe L1 */
 338                         reg |= PCI_FORCE_PEX_L1;
 339                         sky2_pci_write32(hw, PCI_DEV_REG1, reg);
 340                 }
 341                 break;
 342
 343         default:
 344                 dev_warn(&hw->pdev->dev, PFX "Invalid power state (%d) ",
 345                        state);
 346                 return;
 347         }
 348
 349         power_control |= PCI_PM_CTRL_PME_ENABLE;
 350         /* Finally, set the new power state. */
 351         sky2_pci_write32(hw, hw->pm_cap + PCI_PM_CTRL, power_control);
 352
 353         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 354         sky2_pci_read32(hw, B0_CTST);
 355 }
 356
 357 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 358 {
 359         u16 reg;
 360
 361         /* disable all GMAC IRQ's */
 362         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 363
 364         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 365         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 366         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 367         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 368
 369         reg = gma_read16(hw, port, GM_RX_CTRL);
 370         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 371         gma_write16(hw, port, GM_RX_CTRL, reg);
 372 }
 373
 374 /* flow control to advertise bits */
 375 static const u16 copper_fc_adv[] = {
 376         [FC_NONE]       = 0,
 377         [FC_TX]         = PHY_M_AN_ASP,
 378         [FC_RX]         = PHY_M_AN_PC,
 379         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 380 };
 381
 382 /* flow control to advertise bits when using 1000BaseX */
 383 static const u16 fiber_fc_adv[] = {
 384         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 385         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 386         [FC_RX]   = PHY_M_P_SYM_MD_X,
 387         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 388 };
 389
 390 /* flow control to GMA disable bits */
 391 static const u16 gm_fc_disable[] = {
 392         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 393         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 394         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 395         [FC_BOTH] = 0,
 396 };
 397
 398
 399 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 400 {
 401         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 402         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 403
 404         if (sky2->autoneg == AUTONEG_ENABLE &&
 405             !(hw->flags & SKY2_HW_NEWER_PHY)) {
 406                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 407
 408                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 409                            PHY_M_EC_MAC_S_MSK);
 410                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 411
 412                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 413                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 414                         /* set downshift counter to 3x and enable downshift */
 415                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 416                 else
 417                         /* set master & slave downshift counter to 1x */
 418                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 419
 420                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 421         }
 422
 423         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 424         if (sky2_is_copper(hw)) {
 425                 if (!(hw->flags & SKY2_HW_GIGABIT)) {
 426                         /* enable automatic crossover */
 427                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 428
 429                         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 430                             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 431                                 u16 spec;
 432
 433                                 /* Enable Class A driver for FE+ A0 */
 434                                 spec = gm_phy_read(hw, port, PHY_MARV_FE_SPEC_2);
 435                                 spec |= PHY_M_FESC_SEL_CL_A;
 436                                 gm_phy_write(hw, port, PHY_MARV_FE_SPEC_2, spec);
 437                         }
 438                 } else {
 439                         /* disable energy detect */
 440                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 441
 442                         /* enable automatic crossover */
 443                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 444
 445                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 446                         if (sky2->autoneg == AUTONEG_ENABLE
 447                             && (hw->flags & SKY2_HW_NEWER_PHY)) {
 448                                 /* set downshift counter to 3x and enable downshift */
 449                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 450                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 451                         }
 452                 }
 453         } else {
 454                 /* workaround for deviation #4.88 (CRC errors) */
 455                 /* disable Automatic Crossover */
 456
 457                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 458         }
 459
 460         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 461
 462         /* special setup for PHY 88E1112 Fiber */
 463         if (hw->chip_id == CHIP_ID_YUKON_XL && (hw->flags & SKY2_HW_FIBRE_PHY)) {
 464                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 465
 466                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 467                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 468                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 469                 ctrl &= ~PHY_M_MAC_MD_MSK;
 470                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 471                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 472
 473                 if (hw->pmd_type  == 'P') {
 474                         /* select page 1 to access Fiber registers */
 475                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 476
 477                         /* for SFP-module set SIGDET polarity to low */
 478                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 479                         ctrl |= PHY_M_FIB_SIGD_POL;
 480                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 481                 }
 482
 483                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 484         }
 485
 486         ctrl = PHY_CT_RESET;
 487         ct1000 = 0;
 488         adv = PHY_AN_CSMA;
 489         reg = 0;
 490
 491         if (sky2->autoneg == AUTONEG_ENABLE) {
 492                 if (sky2_is_copper(hw)) {
 493                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 494                                 ct1000 |= PHY_M_1000C_AFD;
 495                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 496                                 ct1000 |= PHY_M_1000C_AHD;
 497                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 498                                 adv |= PHY_M_AN_100_FD;
 499                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 500                                 adv |= PHY_M_AN_100_HD;
 501                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 502                                 adv |= PHY_M_AN_10_FD;
 503                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 504                                 adv |= PHY_M_AN_10_HD;
 505
 506                         adv |= copper_fc_adv[sky2->flow_mode];
 507                 } else {        /* special defines for FIBER (88E1040S only) */
 508                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 509                                 adv |= PHY_M_AN_1000X_AFD;
 510                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 511                                 adv |= PHY_M_AN_1000X_AHD;
 512
 513                         adv |= fiber_fc_adv[sky2->flow_mode];
 514                 }
 515
 516                 /* Restart Auto-negotiation */
 517                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 518         } else {
 519                 /* forced speed/duplex settings */
 520                 ct1000 = PHY_M_1000C_MSE;
 521
 522                 /* Disable auto update for duplex flow control and speed */
 523                 reg |= GM_GPCR_AU_ALL_DIS;
 524
 525                 switch (sky2->speed) {
 526                 case SPEED_1000:
 527                         ctrl |= PHY_CT_SP1000;
 528                         reg |= GM_GPCR_SPEED_1000;
 529                         break;
 530                 case SPEED_100:
 531                         ctrl |= PHY_CT_SP100;
 532                         reg |= GM_GPCR_SPEED_100;
 533                         break;
 534                 }
 535
 536                 if (sky2->duplex == DUPLEX_FULL) {
 537                         reg |= GM_GPCR_DUP_FULL;
 538                         ctrl |= PHY_CT_DUP_MD;
 539                 } else if (sky2->speed < SPEED_1000)
 540                         sky2->flow_mode = FC_NONE;
 541
 542
 543                 reg |= gm_fc_disable[sky2->flow_mode];
 544
 545                 /* Forward pause packets to GMAC? */
 546                 if (sky2->flow_mode & FC_RX)
 547                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 548                 else
 549                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 550         }
 551
 552         gma_write16(hw, port, GM_GP_CTRL, reg);
 553
 554         if (hw->flags & SKY2_HW_GIGABIT)
 555                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 556
 557         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 558         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 559
 560         /* Setup Phy LED's */
 561         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 562         ledover = 0;
 563
 564         switch (hw->chip_id) {
 565         case CHIP_ID_YUKON_FE:
 566                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 567                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 568
 569                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 570
 571                 /* delete ACT LED control bits */
 572                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 573                 /* change ACT LED control to blink mode */
 574                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 575                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 576                 break;
 577
 578         case CHIP_ID_YUKON_FE_P:
 579                 /* Enable Link Partner Next Page */
 580                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 581                 ctrl |= PHY_M_PC_ENA_LIP_NP;
 582
 583                 /* disable Energy Detect and enable scrambler */
 584                 ctrl &= ~(PHY_M_PC_ENA_ENE_DT | PHY_M_PC_DIS_SCRAMB);
 585                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 586
 587                 /* set LED2 -> ACT, LED1 -> LINK, LED0 -> SPEED */
 588                 ctrl = PHY_M_FELP_LED2_CTRL(LED_PAR_CTRL_ACT_BL) |
 589                         PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_LINK) |
 590                         PHY_M_FELP_LED0_CTRL(LED_PAR_CTRL_SPEED);
 591
 592                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 593                 break;
 594
 595         case CHIP_ID_YUKON_XL:
 596                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 597
 598                 /* select page 3 to access LED control register */
 599                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 600
 601                 /* set LED Function Control register */
 602                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 603                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 604                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 605                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 606                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 607
 608                 /* set Polarity Control register */
 609                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 610                              (PHY_M_POLC_LS1_P_MIX(4) |
 611                               PHY_M_POLC_IS0_P_MIX(4) |
 612                               PHY_M_POLC_LOS_CTRL(2) |
 613                               PHY_M_POLC_INIT_CTRL(2) |
 614                               PHY_M_POLC_STA1_CTRL(2) |
 615                               PHY_M_POLC_STA0_CTRL(2)));
 616
 617                 /* restore page register */
 618                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 619                 break;
 620
 621         case CHIP_ID_YUKON_EC_U:
 622         case CHIP_ID_YUKON_EX:
 623         case CHIP_ID_YUKON_SUPR:
 624                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 625
 626                 /* select page 3 to access LED control register */
 627                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 628
 629                 /* set LED Function Control register */
 630                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 631                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 632                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 633                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 634                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 635
 636                 /* set Blink Rate in LED Timer Control Register */
 637                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 638                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 639                 /* restore page register */
 640                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 641                 break;
 642
 643         default:
 644                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 645                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 646
 647                 /* turn off the Rx LED (LED_RX) */
 648                 ledover |= PHY_M_LED_MO_RX(MO_LED_OFF);
 649         }
 650
 651         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_UL_2) {
 652                 /* apply fixes in PHY AFE */
 653                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 654
 655                 /* increase differential signal amplitude in 10BASE-T */
 656                 gm_phy_write(hw, port, 0x18, 0xaa99);
 657                 gm_phy_write(hw, port, 0x17, 0x2011);
 658
 659                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 660                         /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 661                         gm_phy_write(hw, port, 0x18, 0xa204);
 662                         gm_phy_write(hw, port, 0x17, 0x2002);
 663                 }
 664
 665                 /* set page register to 0 */
 666                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 667         } else if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 668                    hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 669                 /* apply workaround for integrated resistors calibration */
 670                 gm_phy_write(hw, port, PHY_MARV_PAGE_ADDR, 17);
 671                 gm_phy_write(hw, port, PHY_MARV_PAGE_DATA, 0x3f60);
 672         } else if (hw->chip_id != CHIP_ID_YUKON_EX &&
 673                    hw->chip_id < CHIP_ID_YUKON_SUPR) {
 674                 /* no effect on Yukon-XL */
 675                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 676
 677                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 678                         /* turn on 100 Mbps LED (LED_LINK100) */
 679                         ledover |= PHY_M_LED_MO_100(MO_LED_ON);
 680                 }
 681
 682                 if (ledover)
 683                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 684
 685         }
 686
 687         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 688         if (sky2->autoneg == AUTONEG_ENABLE)
 689                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 690         else
 691                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 692 }
 693
 694 static const u32 phy_power[] = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 695 static const u32 coma_mode[] = { PCI_Y2_PHY1_COMA, PCI_Y2_PHY2_COMA };
 696
 697 static void sky2_phy_power_up(struct sky2_hw *hw, unsigned port)
 698 {
 699         u32 reg1;
 700
 701         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 702         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 703         reg1 &= ~phy_power[port];
 704
 705         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 706                 reg1 |= coma_mode[port];
 707
 708         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 709         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 710         sky2_pci_read32(hw, PCI_DEV_REG1);
 711 }
 712
 713 static void sky2_phy_power_down(struct sky2_hw *hw, unsigned port)
 714 {
 715         u32 reg1;
 716         u16 ctrl;
 717
 718         /* release GPHY Control reset */
 719         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 720
 721         /* release GMAC reset */
 722         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 723
 724         if (hw->flags & SKY2_HW_NEWER_PHY) {
 725                 /* select page 2 to access MAC control register */
 726                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 727
 728                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 729                 /* allow GMII Power Down */
 730                 ctrl &= ~PHY_M_MAC_GMIF_PUP;
 731                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 732
 733                 /* set page register back to 0 */
 734                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 735         }
 736
 737         /* setup General Purpose Control Register */
 738         gma_write16(hw, port, GM_GP_CTRL,
 739                     GM_GPCR_FL_PASS | GM_GPCR_SPEED_100 | GM_GPCR_AU_ALL_DIS);
 740
 741         if (hw->chip_id != CHIP_ID_YUKON_EC) {
 742                 if (hw->chip_id == CHIP_ID_YUKON_EC_U) {
 743                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 744
 745                         /* enable Power Down */
 746                         ctrl |= PHY_M_PC_POW_D_ENA;
 747                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 748                 }
 749
 750                 /* set IEEE compatible Power Down Mode (dev. #4.99) */
 751                 gm_phy_write(hw, port, PHY_MARV_CTRL, PHY_CT_PDOWN);
 752         }
 753
 754         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 755         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 756         reg1 |= phy_power[port];                /* set PHY to PowerDown/COMA Mode */
 757         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 758         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 759 }
 760
 761 /* Force a renegotiation */
 762 static void sky2_phy_reinit(struct sky2_port *sky2)
 763 {
 764         spin_lock_bh(&sky2->phy_lock);
 765         sky2_phy_init(sky2->hw, sky2->port);
 766         spin_unlock_bh(&sky2->phy_lock);
 767 }
 768
 769 /* Put device in state to listen for Wake On Lan */
 770 static void sky2_wol_init(struct sky2_port *sky2)
 771 {
 772         struct sky2_hw *hw = sky2->hw;
 773         unsigned port = sky2->port;
 774         enum flow_control save_mode;
 775         u16 ctrl;
 776         u32 reg1;
 777
 778         /* Bring hardware out of reset */
 779         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 780         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 781
 782         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 783         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 784
 785         /* Force to 10/100
 786          * sky2_reset will re-enable on resume
 787          */
 788         save_mode = sky2->flow_mode;
 789         ctrl = sky2->advertising;
 790
 791         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 792         sky2->flow_mode = FC_NONE;
 793
 794         spin_lock_bh(&sky2->phy_lock);
 795         sky2_phy_power_up(hw, port);
 796         sky2_phy_init(hw, port);
 797         spin_unlock_bh(&sky2->phy_lock);
 798
 799         sky2->flow_mode = save_mode;
 800         sky2->advertising = ctrl;
 801
 802         /* Set GMAC to no flow control and auto update for speed/duplex */
 803         gma_write16(hw, port, GM_GP_CTRL,
 804                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 805                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 806
 807         /* Set WOL address */
 808         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 809                     sky2->netdev->dev_addr, ETH_ALEN);
 810
 811         /* Turn on appropriate WOL control bits */
 812         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 813         ctrl = 0;
 814         if (sky2->wol & WAKE_PHY)
 815                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 816         else
 817                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 818
 819         if (sky2->wol & WAKE_MAGIC)
 820                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 821         else
 822                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;;
 823
 824         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 825         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 826
 827         /* Turn on legacy PCI-Express PME mode */
 828         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 829         reg1 |= PCI_Y2_PME_LEGACY;
 830         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 831
 832         /* block receiver */
 833         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 834
 835 }
 836
 837 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 838 {
 839         struct net_device *dev = hw->dev[port];
 840
 841         if ( (hw->chip_id == CHIP_ID_YUKON_EX &&
 842               hw->chip_rev != CHIP_REV_YU_EX_A0) ||
 843              hw->chip_id == CHIP_ID_YUKON_FE_P ||
 844              hw->chip_id == CHIP_ID_YUKON_SUPR) {
 845                 /* Yukon-Extreme B0 and further Extreme devices */
 846                 /* enable Store & Forward mode for TX */
 847
 848                 if (dev->mtu <= ETH_DATA_LEN)
 849                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
 850                                      TX_JUMBO_DIS | TX_STFW_ENA);
 851
 852                 else
 853                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
 854                                      TX_JUMBO_ENA| TX_STFW_ENA);
 855         } else {
 856                 if (dev->mtu <= ETH_DATA_LEN)
 857                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_ENA);
 858                 else {
 859                         /* set Tx GMAC FIFO Almost Empty Threshold */
 860                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 861                                      (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 862
 863                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T), TX_STFW_DIS);
 864
 865                         /* Can't do offload because of lack of store/forward */
 866                         dev->features &= ~(NETIF_F_TSO | NETIF_F_SG | NETIF_F_ALL_CSUM);
 867                 }
 868         }
 869 }
 870
 871 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 872 {
 873         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 874         u16 reg;
 875         u32 rx_reg;
 876         int i;
 877         const u8 *addr = hw->dev[port]->dev_addr;
 878
 879         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 880         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 881
 882         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 883
 884         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 885                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 886                 /* clear GMAC 1 Control reset */
 887                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 888                 do {
 889                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 890                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 891                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 892                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 893                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 894         }
 895
 896         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 897
 898         /* Enable Transmit FIFO Underrun */
 899         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 900
 901         spin_lock_bh(&sky2->phy_lock);
 902         sky2_phy_power_up(hw, port);
 903         sky2_phy_init(hw, port);
 904         spin_unlock_bh(&sky2->phy_lock);
 905
 906         /* MIB clear */
 907         reg = gma_read16(hw, port, GM_PHY_ADDR);
 908         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 909
 910         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 911                 gma_read16(hw, port, i);
 912         gma_write16(hw, port, GM_PHY_ADDR, reg);
 913
 914         /* transmit control */
 915         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 916
 917         /* receive control reg: unicast + multicast + no FCS  */
 918         gma_write16(hw, port, GM_RX_CTRL,
 919                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 920
 921         /* transmit flow control */
 922         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 923
 924         /* transmit parameter */
 925         gma_write16(hw, port, GM_TX_PARAM,
 926                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 927                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 928                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 929                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 930
 931         /* serial mode register */
 932         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 933                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 934
 935         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 936                 reg |= GM_SMOD_JUMBO_ENA;
 937
 938         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 939
 940         /* virtual address for data */
 941         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 942
 943         /* physical address: used for pause frames */
 944         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 945
 946         /* ignore counter overflows */
 947         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 948         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 949         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 950
 951         /* Configure Rx MAC FIFO */
 952         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 953         rx_reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 954         if (hw->chip_id == CHIP_ID_YUKON_EX ||
 955             hw->chip_id == CHIP_ID_YUKON_FE_P)
 956                 rx_reg |= GMF_RX_OVER_ON;
 957
 958         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), rx_reg);
 959
 960         if (hw->chip_id == CHIP_ID_YUKON_XL) {
 961                 /* Hardware errata - clear flush mask */
 962                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), 0);
 963         } else {
 964                 /* Flush Rx MAC FIFO on any flow control or error */
 965                 sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 966         }
 967
 968         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 969         reg = RX_GMF_FL_THR_DEF + 1;
 970         /* Another magic mystery workaround from sk98lin */
 971         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 972             hw->chip_rev == CHIP_REV_YU_FE2_A0)
 973                 reg = 0x178;
 974         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), reg);
 975
 976         /* Configure Tx MAC FIFO */
 977         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 978         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 979
 980         /* On chips without ram buffer, pause is controled by MAC level */
 981         if (!(hw->flags & SKY2_HW_RAM_BUFFER)) {
 982                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 983                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 984
 985                 sky2_set_tx_stfwd(hw, port);
 986         }
 987
 988         if (hw->chip_id == CHIP_ID_YUKON_FE_P &&
 989             hw->chip_rev == CHIP_REV_YU_FE2_A0) {
 990                 /* disable dynamic watermark */
 991                 reg = sky2_read16(hw, SK_REG(port, TX_GMF_EA));
 992                 reg &= ~TX_DYN_WM_ENA;
 993                 sky2_write16(hw, SK_REG(port, TX_GMF_EA), reg);
 994         }
 995 }
 996
 997 /* Assign Ram Buffer allocation to queue */
 998 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
 999 {
1000         u32 end;
1001
1002         /* convert from K bytes to qwords used for hw register */
1003         start *= 1024/8;
1004         space *= 1024/8;
1005         end = start + space - 1;
1006
1007         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
1008         sky2_write32(hw, RB_ADDR(q, RB_START), start);
1009         sky2_write32(hw, RB_ADDR(q, RB_END), end);
1010         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
1011         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
1012
1013         if (q == Q_R1 || q == Q_R2) {
1014                 u32 tp = space - space/4;
1015
1016                 /* On receive queue's set the thresholds
1017                  * give receiver priority when > 3/4 full
1018                  * send pause when down to 2K
1019                  */
1020                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
1021                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
1022
1023                 tp = space - 2048/8;
1024                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
1025                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
1026         } else {
1027                 /* Enable store & forward on Tx queue's because
1028                  * Tx FIFO is only 1K on Yukon
1029                  */
1030                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
1031         }
1032
1033         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
1034         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
1035 }
1036
1037 /* Setup Bus Memory Interface */
1038 static void sky2_qset(struct sky2_hw *hw, u16 q)
1039 {
1040         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
1041         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
1042         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
1043         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
1044 }
1045
1046 /* Setup prefetch unit registers. This is the interface between
1047  * hardware and driver list elements
1048  */
1049 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
1050                                       u64 addr, u32 last)
1051 {
1052         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1053         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
1054         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
1055         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
1056         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
1057         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
1058
1059         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
1060 }
1061
1062 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
1063 {
1064         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
1065
1066         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
1067         le->ctrl = 0;
1068         return le;
1069 }
1070
1071 static void tx_init(struct sky2_port *sky2)
1072 {
1073         struct sky2_tx_le *le;
1074
1075         sky2->tx_prod = sky2->tx_cons = 0;
1076         sky2->tx_tcpsum = 0;
1077         sky2->tx_last_mss = 0;
1078
1079         le = get_tx_le(sky2);
1080         le->addr = 0;
1081         le->opcode = OP_ADDR64 | HW_OWNER;
1082 }
1083
1084 static inline struct tx_ring_info *tx_le_re(struct sky2_port *sky2,
1085                                             struct sky2_tx_le *le)
1086 {
1087         return sky2->tx_ring + (le - sky2->tx_le);
1088 }
1089
1090 /* Update chip's next pointer */
1091 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
1092 {
1093         /* Make sure write' to descriptors are complete before we tell hardware */
1094         wmb();
1095         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
1096
1097         /* Synchronize I/O on since next processor may write to tail */
1098         mmiowb();
1099 }
1100
1101
1102 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
1103 {
1104         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
1105         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
1106         le->ctrl = 0;
1107         return le;
1108 }
1109
1110 /* Build description to hardware for one receive segment */
1111 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
1112                         dma_addr_t map, unsigned len)
1113 {
1114         struct sky2_rx_le *le;
1115
1116         if (sizeof(dma_addr_t) > sizeof(u32)) {
1117                 le = sky2_next_rx(sky2);
1118                 le->addr = cpu_to_le32(upper_32_bits(map));
1119                 le->opcode = OP_ADDR64 | HW_OWNER;
1120         }
1121
1122         le = sky2_next_rx(sky2);
1123         le->addr = cpu_to_le32((u32) map);
1124         le->length = cpu_to_le16(len);
1125         le->opcode = op | HW_OWNER;
1126 }
1127
1128 /* Build description to hardware for one possibly fragmented skb */
1129 static void sky2_rx_submit(struct sky2_port *sky2,
1130                            const struct rx_ring_info *re)
1131 {
1132         int i;
1133
1134         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
1135
1136         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
1137                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
1138 }
1139
1140
1141 static void sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
1142                             unsigned size)
1143 {
1144         struct sk_buff *skb = re->skb;
1145         int i;
1146
1147         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
1148         pci_unmap_len_set(re, data_size, size);
1149
1150         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1151                 re->frag_addr[i] = pci_map_page(pdev,
1152                                                 skb_shinfo(skb)->frags[i].page,
1153                                                 skb_shinfo(skb)->frags[i].page_offset,
1154                                                 skb_shinfo(skb)->frags[i].size,
1155                                                 PCI_DMA_FROMDEVICE);
1156 }
1157
1158 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
1159 {
1160         struct sk_buff *skb = re->skb;
1161         int i;
1162
1163         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
1164                          PCI_DMA_FROMDEVICE);
1165
1166         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
1167                 pci_unmap_page(pdev, re->frag_addr[i],
1168                                skb_shinfo(skb)->frags[i].size,
1169                                PCI_DMA_FROMDEVICE);
1170 }
1171
1172 /* Tell chip where to start receive checksum.
1173  * Actually has two checksums, but set both same to avoid possible byte
1174  * order problems.
1175  */
1176 static void rx_set_checksum(struct sky2_port *sky2)
1177 {
1178         struct sky2_rx_le *le = sky2_next_rx(sky2);
1179
1180         le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
1181         le->ctrl = 0;
1182         le->opcode = OP_TCPSTART | HW_OWNER;
1183
1184         sky2_write32(sky2->hw,
1185                      Q_ADDR(rxqaddr[sky2->port], Q_CSR),
1186                      sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
1187 }
1188
1189 /*
1190  * The RX Stop command will not work for Yukon-2 if the BMU does not
1191  * reach the end of packet and since we can't make sure that we have
1192  * incoming data, we must reset the BMU while it is not doing a DMA
1193  * transfer. Since it is possible that the RX path is still active,
1194  * the RX RAM buffer will be stopped first, so any possible incoming
1195  * data will not trigger a DMA. After the RAM buffer is stopped, the
1196  * BMU is polled until any DMA in progress is ended and only then it
1197  * will be reset.
1198  */
1199 static void sky2_rx_stop(struct sky2_port *sky2)
1200 {
1201         struct sky2_hw *hw = sky2->hw;
1202         unsigned rxq = rxqaddr[sky2->port];
1203         int i;
1204
1205         /* disable the RAM Buffer receive queue */
1206         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1207
1208         for (i = 0; i < 0xffff; i++)
1209                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1210                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1211                         goto stopped;
1212
1213         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
1214                sky2->netdev->name);
1215 stopped:
1216         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1217
1218         /* reset the Rx prefetch unit */
1219         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1220         mmiowb();
1221 }
1222
1223 /* Clean out receive buffer area, assumes receiver hardware stopped */
1224 static void sky2_rx_clean(struct sky2_port *sky2)
1225 {
1226         unsigned i;
1227
1228         memset(sky2->rx_le, 0, RX_LE_BYTES);
1229         for (i = 0; i < sky2->rx_pending; i++) {
1230                 struct rx_ring_info *re = sky2->rx_ring + i;
1231
1232                 if (re->skb) {
1233                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1234                         kfree_skb(re->skb);
1235                         re->skb = NULL;
1236                 }
1237         }
1238 }
1239
1240 /* Basic MII support */
1241 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1242 {
1243         struct mii_ioctl_data *data = if_mii(ifr);
1244         struct sky2_port *sky2 = netdev_priv(dev);
1245         struct sky2_hw *hw = sky2->hw;
1246         int err = -EOPNOTSUPP;
1247
1248         if (!netif_running(dev))
1249                 return -ENODEV; /* Phy still in reset */
1250
1251         switch (cmd) {
1252         case SIOCGMIIPHY:
1253                 data->phy_id = PHY_ADDR_MARV;
1254
1255                 /* fallthru */
1256         case SIOCGMIIREG: {
1257                 u16 val = 0;
1258
1259                 spin_lock_bh(&sky2->phy_lock);
1260                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1261                 spin_unlock_bh(&sky2->phy_lock);
1262
1263                 data->val_out = val;
1264                 break;
1265         }
1266
1267         case SIOCSMIIREG:
1268                 if (!capable(CAP_NET_ADMIN))
1269                         return -EPERM;
1270
1271                 spin_lock_bh(&sky2->phy_lock);
1272                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1273                                    data->val_in);
1274                 spin_unlock_bh(&sky2->phy_lock);
1275                 break;
1276         }
1277         return err;
1278 }
1279
1280 #ifdef SKY2_VLAN_TAG_USED
1281 static void sky2_set_vlan_mode(struct sky2_hw *hw, u16 port, bool onoff)
1282 {
1283         if (onoff) {
1284                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1285                              RX_VLAN_STRIP_ON);
1286                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1287                              TX_VLAN_TAG_ON);
1288         } else {
1289                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1290                              RX_VLAN_STRIP_OFF);
1291                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1292                              TX_VLAN_TAG_OFF);
1293         }
1294 }
1295
1296 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1297 {
1298         struct sky2_port *sky2 = netdev_priv(dev);
1299         struct sky2_hw *hw = sky2->hw;
1300         u16 port = sky2->port;
1301
1302         netif_tx_lock_bh(dev);
1303         napi_disable(&hw->napi);
1304
1305         sky2->vlgrp = grp;
1306         sky2_set_vlan_mode(hw, port, grp != NULL);
1307
1308         sky2_read32(hw, B0_Y2_SP_LISR);
1309         napi_enable(&hw->napi);
1310         netif_tx_unlock_bh(dev);
1311 }
1312 #endif
1313
1314 /*
1315  * Allocate an skb for receiving. If the MTU is large enough
1316  * make the skb non-linear with a fragment list of pages.
1317  */
1318 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1319 {
1320         struct sk_buff *skb;
1321         int i;
1322
1323         if (sky2->hw->flags & SKY2_HW_RAM_BUFFER) {
1324                 unsigned char *start;
1325                 /*
1326                  * Workaround for a bug in FIFO that cause hang
1327                  * if the FIFO if the receive buffer is not 64 byte aligned.
1328                  * The buffer returned from netdev_alloc_skb is
1329                  * aligned except if slab debugging is enabled.
1330                  */
1331                 skb = netdev_alloc_skb(sky2->netdev, sky2->rx_data_size + 8);
1332                 if (!skb)
1333                         goto nomem;
1334                 start = PTR_ALIGN(skb->data, 8);
1335                 skb_reserve(skb, start - skb->data);
1336         } else {
1337                 skb = netdev_alloc_skb(sky2->netdev,
1338                                        sky2->rx_data_size + NET_IP_ALIGN);
1339                 if (!skb)
1340                         goto nomem;
1341                 skb_reserve(skb, NET_IP_ALIGN);
1342         }
1343
1344         for (i = 0; i < sky2->rx_nfrags; i++) {
1345                 struct page *page = alloc_page(GFP_ATOMIC);
1346
1347                 if (!page)
1348                         goto free_partial;
1349                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1350         }
1351
1352         return skb;
1353 free_partial:
1354         kfree_skb(skb);
1355 nomem:
1356         return NULL;
1357 }
1358
1359 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1360 {
1361         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1362 }
1363
1364 /*
1365  * Allocate and setup receiver buffer pool.
1366  * Normal case this ends up creating one list element for skb
1367  * in the receive ring. Worst case if using large MTU and each
1368  * allocation falls on a different 64 bit region, that results
1369  * in 6 list elements per ring entry.
1370  * One element is used for checksum enable/disable, and one
1371  * extra to avoid wrap.
1372  */
1373 static int sky2_rx_start(struct sky2_port *sky2)
1374 {
1375         struct sky2_hw *hw = sky2->hw;
1376         struct rx_ring_info *re;
1377         unsigned rxq = rxqaddr[sky2->port];
1378         unsigned i, size, thresh;
1379
1380         sky2->rx_put = sky2->rx_next = 0;
1381         sky2_qset(hw, rxq);
1382
1383         /* On PCI express lowering the watermark gives better performance */
1384         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1385                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1386
1387         /* These chips have no ram buffer?
1388          * MAC Rx RAM Read is controlled by hardware */
1389         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1390             (hw->chip_rev == CHIP_REV_YU_EC_U_A1
1391              || hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1392                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1393
1394         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1395
1396         if (!(hw->flags & SKY2_HW_NEW_LE))
1397                 rx_set_checksum(sky2);
1398
1399         /* Space needed for frame data + headers rounded up */
1400         size = roundup(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8);
1401
1402         /* Stopping point for hardware truncation */
1403         thresh = (size - 8) / sizeof(u32);
1404
1405         sky2->rx_nfrags = size >> PAGE_SHIFT;
1406         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1407
1408         /* Compute residue after pages */
1409         size -= sky2->rx_nfrags << PAGE_SHIFT;
1410
1411         /* Optimize to handle small packets and headers */
1412         if (size < copybreak)
1413                 size = copybreak;
1414         if (size < ETH_HLEN)
1415                 size = ETH_HLEN;
1416
1417         sky2->rx_data_size = size;
1418
1419         /* Fill Rx ring */
1420         for (i = 0; i < sky2->rx_pending; i++) {
1421                 re = sky2->rx_ring + i;
1422
1423                 re->skb = sky2_rx_alloc(sky2);
1424                 if (!re->skb)
1425                         goto nomem;
1426
1427                 sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size);
1428                 sky2_rx_submit(sky2, re);
1429         }
1430
1431         /*
1432          * The receiver hangs if it receives frames larger than the
1433          * packet buffer. As a workaround, truncate oversize frames, but
1434          * the register is limited to 9 bits, so if you do frames > 2052
1435          * you better get the MTU right!
1436          */
1437         if (thresh > 0x1ff)
1438                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1439         else {
1440                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1441                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1442         }
1443
1444         /* Tell chip about available buffers */
1445         sky2_rx_update(sky2, rxq);
1446         return 0;
1447 nomem:
1448         sky2_rx_clean(sky2);
1449         return -ENOMEM;
1450 }
1451
1452 /* Bring up network interface. */
1453 static int sky2_up(struct net_device *dev)
1454 {
1455         struct sky2_port *sky2 = netdev_priv(dev);
1456         struct sky2_hw *hw = sky2->hw;
1457         unsigned port = sky2->port;
1458         u32 imask, ramsize;
1459         int cap, err = -ENOMEM;
1460         struct net_device *otherdev = hw->dev[sky2->port^1];
1461
1462         /*
1463          * On dual port PCI-X card, there is an problem where status
1464          * can be received out of order due to split transactions
1465          */
1466         if (otherdev && netif_running(otherdev) &&
1467             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1468                 u16 cmd;
1469
1470                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1471                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1472                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1473
1474         }
1475
1476         if (netif_msg_ifup(sky2))
1477                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1478
1479         netif_carrier_off(dev);
1480
1481         /* must be power of 2 */
1482         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1483                                            TX_RING_SIZE *
1484                                            sizeof(struct sky2_tx_le),
1485                                            &sky2->tx_le_map);
1486         if (!sky2->tx_le)
1487                 goto err_out;
1488
1489         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1490                                 GFP_KERNEL);
1491         if (!sky2->tx_ring)
1492                 goto err_out;
1493
1494         tx_init(sky2);
1495
1496         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1497                                            &sky2->rx_le_map);
1498         if (!sky2->rx_le)
1499                 goto err_out;
1500         memset(sky2->rx_le, 0, RX_LE_BYTES);
1501
1502         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1503                                 GFP_KERNEL);
1504         if (!sky2->rx_ring)
1505                 goto err_out;
1506
1507         sky2_mac_init(hw, port);
1508
1509         /* Register is number of 4K blocks on internal RAM buffer. */
1510         ramsize = sky2_read8(hw, B2_E_0) * 4;
1511         if (ramsize > 0) {
1512                 u32 rxspace;
1513
1514                 hw->flags |= SKY2_HW_RAM_BUFFER;
1515                 pr_debug(PFX "%s: ram buffer %dK\n", dev->name, ramsize);
1516                 if (ramsize < 16)
1517                         rxspace = ramsize / 2;
1518                 else
1519                         rxspace = 8 + (2*(ramsize - 16))/3;
1520
1521                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1522                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1523
1524                 /* Make sure SyncQ is disabled */
1525                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1526                             RB_RST_SET);
1527         }
1528
1529         sky2_qset(hw, txqaddr[port]);
1530
1531         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1532         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1533                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1534
1535         /* Set almost empty threshold */
1536         if (hw->chip_id == CHIP_ID_YUKON_EC_U
1537             && hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1538                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1539
1540         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1541                            TX_RING_SIZE - 1);
1542
1543 #ifdef SKY2_VLAN_TAG_USED
1544         sky2_set_vlan_mode(hw, port, sky2->vlgrp != NULL);
1545 #endif
1546
1547         err = sky2_rx_start(sky2);
1548         if (err)
1549                 goto err_out;
1550
1551         /* Enable interrupts from phy/mac for port */
1552         imask = sky2_read32(hw, B0_IMSK);
1553         imask |= portirq_msk[port];
1554         sky2_write32(hw, B0_IMSK, imask);
1555
1556         sky2_set_multicast(dev);
1557         return 0;
1558
1559 err_out:
1560         if (sky2->rx_le) {
1561                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1562                                     sky2->rx_le, sky2->rx_le_map);
1563                 sky2->rx_le = NULL;
1564         }
1565         if (sky2->tx_le) {
1566                 pci_free_consistent(hw->pdev,
1567                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1568                                     sky2->tx_le, sky2->tx_le_map);
1569                 sky2->tx_le = NULL;
1570         }
1571         kfree(sky2->tx_ring);
1572         kfree(sky2->rx_ring);
1573
1574         sky2->tx_ring = NULL;
1575         sky2->rx_ring = NULL;
1576         return err;
1577 }
1578
1579 /* Modular subtraction in ring */
1580 static inline int tx_dist(unsigned tail, unsigned head)
1581 {
1582         return (head - tail) & (TX_RING_SIZE - 1);
1583 }
1584
1585 /* Number of list elements available for next tx */
1586 static inline int tx_avail(const struct sky2_port *sky2)
1587 {
1588         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1589 }
1590
1591 /* Estimate of number of transmit list elements required */
1592 static unsigned tx_le_req(const struct sk_buff *skb)
1593 {
1594         unsigned count;
1595
1596         count = sizeof(dma_addr_t) / sizeof(u32);
1597         count += skb_shinfo(skb)->nr_frags * count;
1598
1599         if (skb_is_gso(skb))
1600                 ++count;
1601
1602         if (skb->ip_summed == CHECKSUM_PARTIAL)
1603                 ++count;
1604
1605         return count;
1606 }
1607
1608 /*
1609  * Put one packet in ring for transmit.
1610  * A single packet can generate multiple list elements, and
1611  * the number of ring elements will probably be less than the number
1612  * of list elements used.
1613  */
1614 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1615 {
1616         struct sky2_port *sky2 = netdev_priv(dev);
1617         struct sky2_hw *hw = sky2->hw;
1618         struct sky2_tx_le *le = NULL;
1619         struct tx_ring_info *re;
1620         unsigned i, len;
1621         dma_addr_t mapping;
1622         u16 mss;
1623         u8 ctrl;
1624
1625         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1626                 return NETDEV_TX_BUSY;
1627
1628         if (unlikely(netif_msg_tx_queued(sky2)))
1629                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1630                        dev->name, sky2->tx_prod, skb->len);
1631
1632         len = skb_headlen(skb);
1633         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1634
1635         /* Send high bits if needed */
1636         if (sizeof(dma_addr_t) > sizeof(u32)) {
1637                 le = get_tx_le(sky2);
1638                 le->addr = cpu_to_le32(upper_32_bits(mapping));
1639                 le->opcode = OP_ADDR64 | HW_OWNER;
1640         }
1641
1642         /* Check for TCP Segmentation Offload */
1643         mss = skb_shinfo(skb)->gso_size;
1644         if (mss != 0) {
1645
1646                 if (!(hw->flags & SKY2_HW_NEW_LE))
1647                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1648
1649                 if (mss != sky2->tx_last_mss) {
1650                         le = get_tx_le(sky2);
1651                         le->addr = cpu_to_le32(mss);
1652
1653                         if (hw->flags & SKY2_HW_NEW_LE)
1654                                 le->opcode = OP_MSS | HW_OWNER;
1655                         else
1656                                 le->opcode = OP_LRGLEN | HW_OWNER;
1657                         sky2->tx_last_mss = mss;
1658                 }
1659         }
1660
1661         ctrl = 0;
1662 #ifdef SKY2_VLAN_TAG_USED
1663         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1664         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1665                 if (!le) {
1666                         le = get_tx_le(sky2);
1667                         le->addr = 0;
1668                         le->opcode = OP_VLAN|HW_OWNER;
1669                 } else
1670                         le->opcode |= OP_VLAN;
1671                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1672                 ctrl |= INS_VLAN;
1673         }
1674 #endif
1675
1676         /* Handle TCP checksum offload */
1677         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1678                 /* On Yukon EX (some versions) encoding change. */
1679                 if (hw->flags & SKY2_HW_AUTO_TX_SUM)
1680                         ctrl |= CALSUM; /* auto checksum */
1681                 else {
1682                         const unsigned offset = skb_transport_offset(skb);
1683                         u32 tcpsum;
1684
1685                         tcpsum = offset << 16;                  /* sum start */
1686                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1687
1688                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1689                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1690                                 ctrl |= UDPTCP;
1691
1692                         if (tcpsum != sky2->tx_tcpsum) {
1693                                 sky2->tx_tcpsum = tcpsum;
1694
1695                                 le = get_tx_le(sky2);
1696                                 le->addr = cpu_to_le32(tcpsum);
1697                                 le->length = 0; /* initial checksum value */
1698                                 le->ctrl = 1;   /* one packet */
1699                                 le->opcode = OP_TCPLISW | HW_OWNER;
1700                         }
1701                 }
1702         }
1703
1704         le = get_tx_le(sky2);
1705         le->addr = cpu_to_le32((u32) mapping);
1706         le->length = cpu_to_le16(len);
1707         le->ctrl = ctrl;
1708         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1709
1710         re = tx_le_re(sky2, le);
1711         re->skb = skb;
1712         pci_unmap_addr_set(re, mapaddr, mapping);
1713         pci_unmap_len_set(re, maplen, len);
1714
1715         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1716                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1717
1718                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1719                                        frag->size, PCI_DMA_TODEVICE);
1720
1721                 if (sizeof(dma_addr_t) > sizeof(u32)) {
1722                         le = get_tx_le(sky2);
1723                         le->addr = cpu_to_le32(upper_32_bits(mapping));
1724                         le->ctrl = 0;
1725                         le->opcode = OP_ADDR64 | HW_OWNER;
1726                 }
1727
1728                 le = get_tx_le(sky2);
1729                 le->addr = cpu_to_le32((u32) mapping);
1730                 le->length = cpu_to_le16(frag->size);
1731                 le->ctrl = ctrl;
1732                 le->opcode = OP_BUFFER | HW_OWNER;
1733
1734                 re = tx_le_re(sky2, le);
1735                 re->skb = skb;
1736                 pci_unmap_addr_set(re, mapaddr, mapping);
1737                 pci_unmap_len_set(re, maplen, frag->size);
1738         }
1739
1740         le->ctrl |= EOP;
1741
1742         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1743                 netif_stop_queue(dev);
1744
1745         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1746
1747         dev->trans_start = jiffies;
1748         return NETDEV_TX_OK;
1749 }
1750
1751 /*
1752  * Free ring elements from starting at tx_cons until "done"
1753  *
1754  * NB: the hardware will tell us about partial completion of multi-part
1755  *     buffers so make sure not to free skb to early.
1756  */
1757 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1758 {
1759         struct net_device *dev = sky2->netdev;
1760         struct pci_dev *pdev = sky2->hw->pdev;
1761         unsigned idx;
1762
1763         BUG_ON(done >= TX_RING_SIZE);
1764
1765         for (idx = sky2->tx_cons; idx != done;
1766              idx = RING_NEXT(idx, TX_RING_SIZE)) {
1767                 struct sky2_tx_le *le = sky2->tx_le + idx;
1768                 struct tx_ring_info *re = sky2->tx_ring + idx;
1769
1770                 switch(le->opcode & ~HW_OWNER) {
1771                 case OP_LARGESEND:
1772                 case OP_PACKET:
1773                         pci_unmap_single(pdev,
1774                                          pci_unmap_addr(re, mapaddr),
1775                                          pci_unmap_len(re, maplen),
1776                                          PCI_DMA_TODEVICE);
1777                         break;
1778                 case OP_BUFFER:
1779                         pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1780                                        pci_unmap_len(re, maplen),
1781                                        PCI_DMA_TODEVICE);
1782                         break;
1783                 }
1784
1785                 if (le->ctrl & EOP) {
1786                         if (unlikely(netif_msg_tx_done(sky2)))
1787                                 printk(KERN_DEBUG "%s: tx done %u\n",
1788                                        dev->name, idx);
1789
1790                         dev->stats.tx_packets++;
1791                         dev->stats.tx_bytes += re->skb->len;
1792
1793                         dev_kfree_skb_any(re->skb);
1794                         sky2->tx_next = RING_NEXT(idx, TX_RING_SIZE);
1795                 }
1796         }
1797
1798         sky2->tx_cons = idx;
1799         smp_mb();
1800
1801         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
1802                 netif_wake_queue(dev);
1803 }
1804
1805 /* Cleanup all untransmitted buffers, assume transmitter not running */
1806 static void sky2_tx_clean(struct net_device *dev)
1807 {
1808         struct sky2_port *sky2 = netdev_priv(dev);
1809
1810         netif_tx_lock_bh(dev);
1811         sky2_tx_complete(sky2, sky2->tx_prod);
1812         netif_tx_unlock_bh(dev);
1813 }
1814
1815 /* Network shutdown */
1816 static int sky2_down(struct net_device *dev)
1817 {
1818         struct sky2_port *sky2 = netdev_priv(dev);
1819         struct sky2_hw *hw = sky2->hw;
1820         unsigned port = sky2->port;
1821         u16 ctrl;
1822         u32 imask;
1823
1824         /* Never really got started! */
1825         if (!sky2->tx_le)
1826                 return 0;
1827
1828         if (netif_msg_ifdown(sky2))
1829                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1830
1831         /* Stop more packets from being queued */
1832         netif_stop_queue(dev);
1833
1834         /* Disable port IRQ */
1835         imask = sky2_read32(hw, B0_IMSK);
1836         imask &= ~portirq_msk[port];
1837         sky2_write32(hw, B0_IMSK, imask);
1838
1839         synchronize_irq(hw->pdev->irq);
1840
1841         sky2_gmac_reset(hw, port);
1842
1843         /* Stop transmitter */
1844         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1845         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1846
1847         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1848                      RB_RST_SET | RB_DIS_OP_MD);
1849
1850         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1851         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1852         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1853
1854         /* Make sure no packets are pending */
1855         napi_synchronize(&hw->napi);
1856
1857         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1858
1859         /* Workaround shared GMAC reset */
1860         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1861               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1862                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1863
1864         /* Disable Force Sync bit and Enable Alloc bit */
1865         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1866                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1867
1868         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1869         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1870         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1871
1872         /* Reset the PCI FIFO of the async Tx queue */
1873         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1874                      BMU_RST_SET | BMU_FIFO_RST);
1875
1876         /* Reset the Tx prefetch units */
1877         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1878                      PREF_UNIT_RST_SET);
1879
1880         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1881
1882         sky2_rx_stop(sky2);
1883
1884         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1885         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1886
1887         sky2_phy_power_down(hw, port);
1888
1889         netif_carrier_off(dev);
1890
1891         /* turn off LED's */
1892         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1893
1894         sky2_tx_clean(dev);
1895         sky2_rx_clean(sky2);
1896
1897         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1898                             sky2->rx_le, sky2->rx_le_map);
1899         kfree(sky2->rx_ring);
1900
1901         pci_free_consistent(hw->pdev,
1902                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1903                             sky2->tx_le, sky2->tx_le_map);
1904         kfree(sky2->tx_ring);
1905
1906         sky2->tx_le = NULL;
1907         sky2->rx_le = NULL;
1908
1909         sky2->rx_ring = NULL;
1910         sky2->tx_ring = NULL;
1911
1912         return 0;
1913 }
1914
1915 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1916 {
1917         if (hw->flags & SKY2_HW_FIBRE_PHY)
1918                 return SPEED_1000;
1919
1920         if (!(hw->flags & SKY2_HW_GIGABIT)) {
1921                 if (aux & PHY_M_PS_SPEED_100)
1922                         return SPEED_100;
1923                 else
1924                         return SPEED_10;
1925         }
1926
1927         switch (aux & PHY_M_PS_SPEED_MSK) {
1928         case PHY_M_PS_SPEED_1000:
1929                 return SPEED_1000;
1930         case PHY_M_PS_SPEED_100:
1931                 return SPEED_100;
1932         default:
1933                 return SPEED_10;
1934         }
1935 }
1936
1937 static void sky2_link_up(struct sky2_port *sky2)
1938 {
1939         struct sky2_hw *hw = sky2->hw;
1940         unsigned port = sky2->port;
1941         u16 reg;
1942         static const char *fc_name[] = {
1943                 [FC_NONE]       = "none",
1944                 [FC_TX]         = "tx",
1945                 [FC_RX]         = "rx",
1946                 [FC_BOTH]       = "both",
1947         };
1948
1949         /* enable Rx/Tx */
1950         reg = gma_read16(hw, port, GM_GP_CTRL);
1951         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1952         gma_write16(hw, port, GM_GP_CTRL, reg);
1953
1954         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1955
1956         netif_carrier_on(sky2->netdev);
1957
1958         mod_timer(&hw->watchdog_timer, jiffies + 1);
1959
1960         /* Turn on link LED */
1961         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1962                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1963
1964         if (netif_msg_link(sky2))
1965                 printk(KERN_INFO PFX
1966                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1967                        sky2->netdev->name, sky2->speed,
1968                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1969                        fc_name[sky2->flow_status]);
1970 }
1971
1972 static void sky2_link_down(struct sky2_port *sky2)
1973 {
1974         struct sky2_hw *hw = sky2->hw;
1975         unsigned port = sky2->port;
1976         u16 reg;
1977
1978         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1979
1980         reg = gma_read16(hw, port, GM_GP_CTRL);
1981         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1982         gma_write16(hw, port, GM_GP_CTRL, reg);
1983
1984         netif_carrier_off(sky2->netdev);
1985
1986         /* Turn on link LED */
1987         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1988
1989         if (netif_msg_link(sky2))
1990                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1991
1992         sky2_phy_init(hw, port);
1993 }
1994
1995 static enum flow_control sky2_flow(int rx, int tx)
1996 {
1997         if (rx)
1998                 return tx ? FC_BOTH : FC_RX;
1999         else
2000                 return tx ? FC_TX : FC_NONE;
2001 }
2002
2003 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
2004 {
2005         struct sky2_hw *hw = sky2->hw;
2006         unsigned port = sky2->port;
2007         u16 advert, lpa;
2008
2009         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
2010         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
2011         if (lpa & PHY_M_AN_RF) {
2012                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
2013                 return -1;
2014         }
2015
2016         if (!(aux & PHY_M_PS_SPDUP_RES)) {
2017                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
2018                        sky2->netdev->name);
2019                 return -1;
2020         }
2021
2022         sky2->speed = sky2_phy_speed(hw, aux);
2023         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2024
2025         /* Since the pause result bits seem to in different positions on
2026          * different chips. look at registers.
2027          */
2028         if (hw->flags & SKY2_HW_FIBRE_PHY) {
2029                 /* Shift for bits in fiber PHY */
2030                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
2031                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
2032
2033                 if (advert & ADVERTISE_1000XPAUSE)
2034                         advert |= ADVERTISE_PAUSE_CAP;
2035                 if (advert & ADVERTISE_1000XPSE_ASYM)
2036                         advert |= ADVERTISE_PAUSE_ASYM;
2037                 if (lpa & LPA_1000XPAUSE)
2038                         lpa |= LPA_PAUSE_CAP;
2039                 if (lpa & LPA_1000XPAUSE_ASYM)
2040                         lpa |= LPA_PAUSE_ASYM;
2041         }
2042
2043         sky2->flow_status = FC_NONE;
2044         if (advert & ADVERTISE_PAUSE_CAP) {
2045                 if (lpa & LPA_PAUSE_CAP)
2046                         sky2->flow_status = FC_BOTH;
2047                 else if (advert & ADVERTISE_PAUSE_ASYM)
2048                         sky2->flow_status = FC_RX;
2049         } else if (advert & ADVERTISE_PAUSE_ASYM) {
2050                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
2051                         sky2->flow_status = FC_TX;
2052         }
2053
2054         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000
2055             && !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
2056                 sky2->flow_status = FC_NONE;
2057
2058         if (sky2->flow_status & FC_TX)
2059                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2060         else
2061                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2062
2063         return 0;
2064 }
2065
2066 /* Interrupt from PHY */
2067 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
2068 {
2069         struct net_device *dev = hw->dev[port];
2070         struct sky2_port *sky2 = netdev_priv(dev);
2071         u16 istatus, phystat;
2072
2073         if (!netif_running(dev))
2074                 return;
2075
2076         spin_lock(&sky2->phy_lock);
2077         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2078         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2079
2080         if (netif_msg_intr(sky2))
2081                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
2082                        sky2->netdev->name, istatus, phystat);
2083
2084         if (sky2->autoneg == AUTONEG_ENABLE && (istatus & PHY_M_IS_AN_COMPL)) {
2085                 if (sky2_autoneg_done(sky2, phystat) == 0)
2086                         sky2_link_up(sky2);
2087                 goto out;
2088         }
2089
2090         if (istatus & PHY_M_IS_LSP_CHANGE)
2091                 sky2->speed = sky2_phy_speed(hw, phystat);
2092
2093         if (istatus & PHY_M_IS_DUP_CHANGE)
2094                 sky2->duplex =
2095                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2096
2097         if (istatus & PHY_M_IS_LST_CHANGE) {
2098                 if (phystat & PHY_M_PS_LINK_UP)
2099                         sky2_link_up(sky2);
2100                 else
2101                         sky2_link_down(sky2);
2102         }
2103 out:
2104         spin_unlock(&sky2->phy_lock);
2105 }
2106
2107 /* Transmit timeout is only called if we are running, carrier is up
2108  * and tx queue is full (stopped).
2109  */
2110 static void sky2_tx_timeout(struct net_device *dev)
2111 {
2112         struct sky2_port *sky2 = netdev_priv(dev);
2113         struct sky2_hw *hw = sky2->hw;
2114
2115         if (netif_msg_timer(sky2))
2116                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
2117
2118         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
2119                dev->name, sky2->tx_cons, sky2->tx_prod,
2120                sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
2121                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
2122
2123         /* can't restart safely under softirq */
2124         schedule_work(&hw->restart_work);
2125 }
2126
2127 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
2128 {
2129         struct sky2_port *sky2 = netdev_priv(dev);
2130         struct sky2_hw *hw = sky2->hw;
2131         unsigned port = sky2->port;
2132         int err;
2133         u16 ctl, mode;
2134         u32 imask;
2135
2136         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2137                 return -EINVAL;
2138
2139         if (new_mtu > ETH_DATA_LEN &&
2140             (hw->chip_id == CHIP_ID_YUKON_FE ||
2141              hw->chip_id == CHIP_ID_YUKON_FE_P))
2142                 return -EINVAL;
2143
2144         if (!netif_running(dev)) {
2145                 dev->mtu = new_mtu;
2146                 return 0;
2147         }
2148
2149         imask = sky2_read32(hw, B0_IMSK);
2150         sky2_write32(hw, B0_IMSK, 0);
2151
2152         dev->trans_start = jiffies;     /* prevent tx timeout */
2153         netif_stop_queue(dev);
2154         napi_disable(&hw->napi);
2155
2156         synchronize_irq(hw->pdev->irq);
2157
2158         if (!(hw->flags & SKY2_HW_RAM_BUFFER))
2159                 sky2_set_tx_stfwd(hw, port);
2160
2161         ctl = gma_read16(hw, port, GM_GP_CTRL);
2162         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
2163         sky2_rx_stop(sky2);
2164         sky2_rx_clean(sky2);
2165
2166         dev->mtu = new_mtu;
2167
2168         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
2169                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
2170
2171         if (dev->mtu > ETH_DATA_LEN)
2172                 mode |= GM_SMOD_JUMBO_ENA;
2173
2174         gma_write16(hw, port, GM_SERIAL_MODE, mode);
2175
2176         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
2177
2178         err = sky2_rx_start(sky2);
2179         sky2_write32(hw, B0_IMSK, imask);
2180
2181         sky2_read32(hw, B0_Y2_SP_LISR);
2182         napi_enable(&hw->napi);
2183
2184         if (err)
2185                 dev_close(dev);
2186         else {
2187                 gma_write16(hw, port, GM_GP_CTRL, ctl);
2188
2189                 netif_wake_queue(dev);
2190         }
2191
2192         return err;
2193 }
2194
2195 /* For small just reuse existing skb for next receive */
2196 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2197                                     const struct rx_ring_info *re,
2198                                     unsigned length)
2199 {
2200         struct sk_buff *skb;
2201
2202         skb = netdev_alloc_skb(sky2->netdev, length + 2);
2203         if (likely(skb)) {
2204                 skb_reserve(skb, 2);
2205                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2206                                             length, PCI_DMA_FROMDEVICE);
2207                 skb_copy_from_linear_data(re->skb, skb->data, length);
2208                 skb->ip_summed = re->skb->ip_summed;
2209                 skb->csum = re->skb->csum;
2210                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2211                                                length, PCI_DMA_FROMDEVICE);
2212                 re->skb->ip_summed = CHECKSUM_NONE;
2213                 skb_put(skb, length);
2214         }
2215         return skb;
2216 }
2217
2218 /* Adjust length of skb with fragments to match received data */
2219 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2220                           unsigned int length)
2221 {
2222         int i, num_frags;
2223         unsigned int size;
2224
2225         /* put header into skb */
2226         size = min(length, hdr_space);
2227         skb->tail += size;
2228         skb->len += size;
2229         length -= size;
2230
2231         num_frags = skb_shinfo(skb)->nr_frags;
2232         for (i = 0; i < num_frags; i++) {
2233                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2234
2235                 if (length == 0) {
2236                         /* don't need this page */
2237                         __free_page(frag->page);
2238                         --skb_shinfo(skb)->nr_frags;
2239                 } else {
2240                         size = min(length, (unsigned) PAGE_SIZE);
2241
2242                         frag->size = size;
2243                         skb->data_len += size;
2244                         skb->truesize += size;
2245                         skb->len += size;
2246                         length -= size;
2247                 }
2248         }
2249 }
2250
2251 /* Normal packet - take skb from ring element and put in a new one  */
2252 static struct sk_buff *receive_new(struct sky2_port *sky2,
2253                                    struct rx_ring_info *re,
2254                                    unsigned int length)
2255 {
2256         struct sk_buff *skb, *nskb;
2257         unsigned hdr_space = sky2->rx_data_size;
2258
2259         /* Don't be tricky about reusing pages (yet) */
2260         nskb = sky2_rx_alloc(sky2);
2261         if (unlikely(!nskb))
2262                 return NULL;
2263
2264         skb = re->skb;
2265         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2266
2267         prefetch(skb->data);
2268         re->skb = nskb;
2269         sky2_rx_map_skb(sky2->hw->pdev, re, hdr_space);
2270
2271         if (skb_shinfo(skb)->nr_frags)
2272                 skb_put_frags(skb, hdr_space, length);
2273         else
2274                 skb_put(skb, length);
2275         return skb;
2276 }
2277
2278 /*
2279  * Receive one packet.
2280  * For larger packets, get new buffer.
2281  */
2282 static struct sk_buff *sky2_receive(struct net_device *dev,
2283                                     u16 length, u32 status)
2284 {
2285         struct sky2_port *sky2 = netdev_priv(dev);
2286         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2287         struct sk_buff *skb = NULL;
2288         u16 count = (status & GMR_FS_LEN) >> 16;
2289
2290 #ifdef SKY2_VLAN_TAG_USED
2291         /* Account for vlan tag */
2292         if (sky2->vlgrp && (status & GMR_FS_VLAN))
2293                 count -= VLAN_HLEN;
2294 #endif
2295
2296         if (unlikely(netif_msg_rx_status(sky2)))
2297                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
2298                        dev->name, sky2->rx_next, status, length);
2299
2300         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2301         prefetch(sky2->rx_ring + sky2->rx_next);
2302
2303         /* This chip has hardware problems that generates bogus status.
2304          * So do only marginal checking and expect higher level protocols
2305          * to handle crap frames.
2306          */
2307         if (sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
2308             sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0 &&
2309             length != count)
2310                 goto okay;
2311
2312         if (status & GMR_FS_ANY_ERR)
2313                 goto error;
2314
2315         if (!(status & GMR_FS_RX_OK))
2316                 goto resubmit;
2317
2318         /* if length reported by DMA does not match PHY, packet was truncated */
2319         if (length != count)
2320                 goto len_error;
2321
2322 okay:
2323         if (length < copybreak)
2324                 skb = receive_copy(sky2, re, length);
2325         else
2326                 skb = receive_new(sky2, re, length);
2327 resubmit:
2328         sky2_rx_submit(sky2, re);
2329
2330         return skb;
2331
2332 len_error:
2333         /* Truncation of overlength packets
2334            causes PHY length to not match MAC length */
2335         ++dev->stats.rx_length_errors;
2336         if (netif_msg_rx_err(sky2) && net_ratelimit())
2337                 pr_info(PFX "%s: rx length error: status %#x length %d\n",
2338                         dev->name, status, length);
2339         goto resubmit;
2340
2341 error:
2342         ++dev->stats.rx_errors;
2343         if (status & GMR_FS_RX_FF_OV) {
2344                 dev->stats.rx_over_errors++;
2345                 goto resubmit;
2346         }
2347
2348         if (netif_msg_rx_err(sky2) && net_ratelimit())
2349                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2350                        dev->name, status, length);
2351
2352         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2353                 dev->stats.rx_length_errors++;
2354         if (status & GMR_FS_FRAGMENT)
2355                 dev->stats.rx_frame_errors++;
2356         if (status & GMR_FS_CRC_ERR)
2357                 dev->stats.rx_crc_errors++;
2358
2359         goto resubmit;
2360 }
2361
2362 /* Transmit complete */
2363 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2364 {
2365         struct sky2_port *sky2 = netdev_priv(dev);
2366
2367         if (netif_running(dev)) {
2368                 netif_tx_lock(dev);
2369                 sky2_tx_complete(sky2, last);
2370                 netif_tx_unlock(dev);
2371         }
2372 }
2373
2374 /* Process status response ring */
2375 static int sky2_status_intr(struct sky2_hw *hw, int to_do, u16 idx)
2376 {
2377         int work_done = 0;
2378         unsigned rx[2] = { 0, 0 };
2379
2380         rmb();
2381         do {
2382                 struct sky2_port *sky2;
2383                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2384                 unsigned port;
2385                 struct net_device *dev;
2386                 struct sk_buff *skb;
2387                 u32 status;
2388                 u16 length;
2389                 u8 opcode = le->opcode;
2390
2391                 if (!(opcode & HW_OWNER))
2392                         break;
2393
2394                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2395
2396                 port = le->css & CSS_LINK_BIT;
2397                 dev = hw->dev[port];
2398                 sky2 = netdev_priv(dev);
2399                 length = le16_to_cpu(le->length);
2400                 status = le32_to_cpu(le->status);
2401
2402                 le->opcode = 0;
2403                 switch (opcode & ~HW_OWNER) {
2404                 case OP_RXSTAT:
2405                         ++rx[port];
2406                         skb = sky2_receive(dev, length, status);
2407                         if (unlikely(!skb)) {
2408                                 dev->stats.rx_dropped++;
2409                                 break;
2410                         }
2411
2412                         /* This chip reports checksum status differently */
2413                         if (hw->flags & SKY2_HW_NEW_LE) {
2414                                 if (sky2->rx_csum &&
2415                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2416                                     (le->css & CSS_TCPUDPCSOK))
2417                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2418                                 else
2419                                         skb->ip_summed = CHECKSUM_NONE;
2420                         }
2421
2422                         skb->protocol = eth_type_trans(skb, dev);
2423                         dev->stats.rx_packets++;
2424                         dev->stats.rx_bytes += skb->len;
2425                         dev->last_rx = jiffies;
2426
2427 #ifdef SKY2_VLAN_TAG_USED
2428                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2429                                 vlan_hwaccel_receive_skb(skb,
2430                                                          sky2->vlgrp,
2431                                                          be16_to_cpu(sky2->rx_tag));
2432                         } else
2433 #endif
2434                                 netif_receive_skb(skb);
2435
2436                         /* Stop after net poll weight */
2437                         if (++work_done >= to_do)
2438                                 goto exit_loop;
2439                         break;
2440
2441 #ifdef SKY2_VLAN_TAG_USED
2442                 case OP_RXVLAN:
2443                         sky2->rx_tag = length;
2444                         break;
2445
2446                 case OP_RXCHKSVLAN:
2447                         sky2->rx_tag = length;
2448                         /* fall through */
2449 #endif
2450                 case OP_RXCHKS:
2451                         if (!sky2->rx_csum)
2452                                 break;
2453
2454                         /* If this happens then driver assuming wrong format */
2455                         if (unlikely(hw->flags & SKY2_HW_NEW_LE)) {
2456                                 if (net_ratelimit())
2457                                         printk(KERN_NOTICE "%s: unexpected"
2458                                                " checksum status\n",
2459                                                dev->name);
2460                                 break;
2461                         }
2462
2463                         /* Both checksum counters are programmed to start at
2464                          * the same offset, so unless there is a problem they
2465                          * should match. This failure is an early indication that
2466                          * hardware receive checksumming won't work.
2467                          */
2468                         if (likely(status >> 16 == (status & 0xffff))) {
2469                                 skb = sky2->rx_ring[sky2->rx_next].skb;
2470                                 skb->ip_summed = CHECKSUM_COMPLETE;
2471                                 skb->csum = status & 0xffff;
2472                         } else {
2473                                 printk(KERN_NOTICE PFX "%s: hardware receive "
2474                                        "checksum problem (status = %#x)\n",
2475                                        dev->name, status);
2476                                 sky2->rx_csum = 0;
2477                                 sky2_write32(sky2->hw,
2478                                              Q_ADDR(rxqaddr[port], Q_CSR),
2479                                              BMU_DIS_RX_CHKSUM);
2480                         }
2481                         break;
2482
2483                 case OP_TXINDEXLE:
2484                         /* TX index reports status for both ports */
2485                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
2486                         sky2_tx_done(hw->dev[0], status & 0xfff);
2487                         if (hw->dev[1])
2488                                 sky2_tx_done(hw->dev[1],
2489                                      ((status >> 24) & 0xff)
2490                                              | (u16)(length & 0xf) << 8);
2491                         break;
2492
2493                 default:
2494                         if (net_ratelimit())
2495                                 printk(KERN_WARNING PFX
2496                                        "unknown status opcode 0x%x\n", opcode);
2497                 }
2498         } while (hw->st_idx != idx);
2499
2500         /* Fully processed status ring so clear irq */
2501         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2502
2503 exit_loop:
2504         if (rx[0])
2505                 sky2_rx_update(netdev_priv(hw->dev[0]), Q_R1);
2506
2507         if (rx[1])
2508                 sky2_rx_update(netdev_priv(hw->dev[1]), Q_R2);
2509
2510         return work_done;
2511 }
2512
2513 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2514 {
2515         struct net_device *dev = hw->dev[port];
2516
2517         if (net_ratelimit())
2518                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2519                        dev->name, status);
2520
2521         if (status & Y2_IS_PAR_RD1) {
2522                 if (net_ratelimit())
2523                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2524                                dev->name);
2525                 /* Clear IRQ */
2526                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2527         }
2528
2529         if (status & Y2_IS_PAR_WR1) {
2530                 if (net_ratelimit())
2531                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2532                                dev->name);
2533
2534                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2535         }
2536
2537         if (status & Y2_IS_PAR_MAC1) {
2538                 if (net_ratelimit())
2539                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2540                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2541         }
2542
2543         if (status & Y2_IS_PAR_RX1) {
2544                 if (net_ratelimit())
2545                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2546                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2547         }
2548
2549         if (status & Y2_IS_TCP_TXA1) {
2550                 if (net_ratelimit())
2551                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2552                                dev->name);
2553                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2554         }
2555 }
2556
2557 static void sky2_hw_intr(struct sky2_hw *hw)
2558 {
2559         struct pci_dev *pdev = hw->pdev;
2560         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2561         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2562
2563         status &= hwmsk;
2564
2565         if (status & Y2_IS_TIST_OV)
2566                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2567
2568         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2569                 u16 pci_err;
2570
2571                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2572                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2573                 if (net_ratelimit())
2574                         dev_err(&pdev->dev, "PCI hardware error (0x%x)\n",
2575                                 pci_err);
2576
2577                 sky2_pci_write16(hw, PCI_STATUS,
2578                                       pci_err | PCI_STATUS_ERROR_BITS);
2579                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2580         }
2581
2582         if (status & Y2_IS_PCI_EXP) {
2583                 /* PCI-Express uncorrectable Error occurred */
2584                 u32 err;
2585
2586                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2587                 err = sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2588                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2589                              0xfffffffful);
2590                 if (net_ratelimit())
2591                         dev_err(&pdev->dev, "PCI Express error (0x%x)\n", err);
2592
2593                 sky2_read32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS);
2594                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2595         }
2596
2597         if (status & Y2_HWE_L1_MASK)
2598                 sky2_hw_error(hw, 0, status);
2599         status >>= 8;
2600         if (status & Y2_HWE_L1_MASK)
2601                 sky2_hw_error(hw, 1, status);
2602 }
2603
2604 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2605 {
2606         struct net_device *dev = hw->dev[port];
2607         struct sky2_port *sky2 = netdev_priv(dev);
2608         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2609
2610         if (netif_msg_intr(sky2))
2611                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2612                        dev->name, status);
2613
2614         if (status & GM_IS_RX_CO_OV)
2615                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2616
2617         if (status & GM_IS_TX_CO_OV)
2618                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2619
2620         if (status & GM_IS_RX_FF_OR) {
2621                 ++dev->stats.rx_fifo_errors;
2622                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2623         }
2624
2625         if (status & GM_IS_TX_FF_UR) {
2626                 ++dev->stats.tx_fifo_errors;
2627                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2628         }
2629 }
2630
2631 /* This should never happen it is a bug. */
2632 static void sky2_le_error(struct sky2_hw *hw, unsigned port,
2633                           u16 q, unsigned ring_size)
2634 {
2635         struct net_device *dev = hw->dev[port];
2636         struct sky2_port *sky2 = netdev_priv(dev);
2637         unsigned idx;
2638         const u64 *le = (q == Q_R1 || q == Q_R2)
2639                 ? (u64 *) sky2->rx_le : (u64 *) sky2->tx_le;
2640
2641         idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2642         printk(KERN_ERR PFX "%s: descriptor error q=%#x get=%u [%llx] put=%u\n",
2643                dev->name, (unsigned) q, idx, (unsigned long long) le[idx],
2644                (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2645
2646         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2647 }
2648
2649 static int sky2_rx_hung(struct net_device *dev)
2650 {
2651         struct sky2_port *sky2 = netdev_priv(dev);
2652         struct sky2_hw *hw = sky2->hw;
2653         unsigned port = sky2->port;
2654         unsigned rxq = rxqaddr[port];
2655         u32 mac_rp = sky2_read32(hw, SK_REG(port, RX_GMF_RP));
2656         u8 mac_lev = sky2_read8(hw, SK_REG(port, RX_GMF_RLEV));
2657         u8 fifo_rp = sky2_read8(hw, Q_ADDR(rxq, Q_RP));
2658         u8 fifo_lev = sky2_read8(hw, Q_ADDR(rxq, Q_RL));
2659
2660         /* If idle and MAC or PCI is stuck */
2661         if (sky2->check.last == dev->last_rx &&
2662             ((mac_rp == sky2->check.mac_rp &&
2663               mac_lev != 0 && mac_lev >= sky2->check.mac_lev) ||
2664              /* Check if the PCI RX hang */
2665              (fifo_rp == sky2->check.fifo_rp &&
2666               fifo_lev != 0 && fifo_lev >= sky2->check.fifo_lev))) {
2667                 printk(KERN_DEBUG PFX "%s: hung mac %d:%d fifo %d (%d:%d)\n",
2668                        dev->name, mac_lev, mac_rp, fifo_lev, fifo_rp,
2669                        sky2_read8(hw, Q_ADDR(rxq, Q_WP)));
2670                 return 1;
2671         } else {
2672                 sky2->check.last = dev->last_rx;
2673                 sky2->check.mac_rp = mac_rp;
2674                 sky2->check.mac_lev = mac_lev;
2675                 sky2->check.fifo_rp = fifo_rp;
2676                 sky2->check.fifo_lev = fifo_lev;
2677                 return 0;
2678         }
2679 }
2680
2681 static void sky2_watchdog(unsigned long arg)
2682 {
2683         struct sky2_hw *hw = (struct sky2_hw *) arg;
2684
2685         /* Check for lost IRQ once a second */
2686         if (sky2_read32(hw, B0_ISRC)) {
2687                 napi_schedule(&hw->napi);
2688         } else {
2689                 int i, active = 0;
2690
2691                 for (i = 0; i < hw->ports; i++) {
2692                         struct net_device *dev = hw->dev[i];
2693                         if (!netif_running(dev))
2694                                 continue;
2695                         ++active;
2696
2697                         /* For chips with Rx FIFO, check if stuck */
2698                         if ((hw->flags & SKY2_HW_RAM_BUFFER) &&
2699                              sky2_rx_hung(dev)) {
2700                                 pr_info(PFX "%s: receiver hang detected\n",
2701                                         dev->name);
2702                                 schedule_work(&hw->restart_work);
2703                                 return;
2704                         }
2705                 }
2706
2707                 if (active == 0)
2708                         return;
2709         }
2710
2711         mod_timer(&hw->watchdog_timer, round_jiffies(jiffies + HZ));
2712 }
2713
2714 /* Hardware/software error handling */
2715 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2716 {
2717         if (net_ratelimit())
2718                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2719
2720         if (status & Y2_IS_HW_ERR)
2721                 sky2_hw_intr(hw);
2722
2723         if (status & Y2_IS_IRQ_MAC1)
2724                 sky2_mac_intr(hw, 0);
2725
2726         if (status & Y2_IS_IRQ_MAC2)
2727                 sky2_mac_intr(hw, 1);
2728
2729         if (status & Y2_IS_CHK_RX1)
2730                 sky2_le_error(hw, 0, Q_R1, RX_LE_SIZE);
2731
2732         if (status & Y2_IS_CHK_RX2)
2733                 sky2_le_error(hw, 1, Q_R2, RX_LE_SIZE);
2734
2735         if (status & Y2_IS_CHK_TXA1)
2736                 sky2_le_error(hw, 0, Q_XA1, TX_RING_SIZE);
2737
2738         if (status & Y2_IS_CHK_TXA2)
2739                 sky2_le_error(hw, 1, Q_XA2, TX_RING_SIZE);
2740 }
2741
2742 static int sky2_poll(struct napi_struct *napi, int work_limit)
2743 {
2744         struct sky2_hw *hw = container_of(napi, struct sky2_hw, napi);
2745         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2746         int work_done = 0;
2747         u16 idx;
2748
2749         if (unlikely(status & Y2_IS_ERROR))
2750                 sky2_err_intr(hw, status);
2751
2752         if (status & Y2_IS_IRQ_PHY1)
2753                 sky2_phy_intr(hw, 0);
2754
2755         if (status & Y2_IS_IRQ_PHY2)
2756                 sky2_phy_intr(hw, 1);
2757
2758         while ((idx = sky2_read16(hw, STAT_PUT_IDX)) != hw->st_idx) {
2759                 work_done += sky2_status_intr(hw, work_limit - work_done, idx);
2760
2761                 if (work_done >= work_limit)
2762                         goto done;
2763         }
2764
2765         /* Bug/Errata workaround?
2766          * Need to kick the TX irq moderation timer.
2767          */
2768         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_START) {
2769                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2770                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2771         }
2772         napi_complete(napi);
2773         sky2_read32(hw, B0_Y2_SP_LISR);
2774 done:
2775
2776         return work_done;
2777 }
2778
2779 static irqreturn_t sky2_intr(int irq, void *dev_id)
2780 {
2781         struct sky2_hw *hw = dev_id;
2782         u32 status;
2783
2784         /* Reading this mask interrupts as side effect */
2785         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2786         if (status == 0 || status == ~0)
2787                 return IRQ_NONE;
2788
2789         prefetch(&hw->st_le[hw->st_idx]);
2790
2791         napi_schedule(&hw->napi);
2792
2793         return IRQ_HANDLED;
2794 }
2795
2796 #ifdef CONFIG_NET_POLL_CONTROLLER
2797 static void sky2_netpoll(struct net_device *dev)
2798 {
2799         struct sky2_port *sky2 = netdev_priv(dev);
2800
2801         napi_schedule(&sky2->hw->napi);
2802 }
2803 #endif
2804
2805 /* Chip internal frequency for clock calculations */
2806 static u32 sky2_mhz(const struct sky2_hw *hw)
2807 {
2808         switch (hw->chip_id) {
2809         case CHIP_ID_YUKON_EC:
2810         case CHIP_ID_YUKON_EC_U:
2811         case CHIP_ID_YUKON_EX:
2812         case CHIP_ID_YUKON_SUPR:
2813         case CHIP_ID_YUKON_UL_2:
2814                 return 125;
2815
2816         case CHIP_ID_YUKON_FE:
2817                 return 100;
2818
2819         case CHIP_ID_YUKON_FE_P:
2820                 return 50;
2821
2822         case CHIP_ID_YUKON_XL:
2823                 return 156;
2824
2825         default:
2826                 BUG();
2827         }
2828 }
2829
2830 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2831 {
2832         return sky2_mhz(hw) * us;
2833 }
2834
2835 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2836 {
2837         return clk / sky2_mhz(hw);
2838 }
2839
2840
2841 static int __devinit sky2_init(struct sky2_hw *hw)
2842 {
2843         u8 t8;
2844
2845         /* Enable all clocks and check for bad PCI access */
2846         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2847
2848         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2849
2850         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2851         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2852
2853         switch(hw->chip_id) {
2854         case CHIP_ID_YUKON_XL:
2855                 hw->flags = SKY2_HW_GIGABIT | SKY2_HW_NEWER_PHY;
2856                 break;
2857
2858         case CHIP_ID_YUKON_EC_U:
2859                 hw->flags = SKY2_HW_GIGABIT
2860                         | SKY2_HW_NEWER_PHY
2861                         | SKY2_HW_ADV_POWER_CTL;
2862
2863                 /* check for Rev. A1 dev 4200 */
2864                 if (sky2_read16(hw, Q_ADDR(Q_XA1, Q_WM)) == 0)
2865                         hw->flags |= SKY2_HW_CLK_POWER;
2866                 break;
2867
2868         case CHIP_ID_YUKON_EX:
2869                 hw->flags = SKY2_HW_GIGABIT
2870                         | SKY2_HW_NEWER_PHY
2871                         | SKY2_HW_NEW_LE
2872                         | SKY2_HW_ADV_POWER_CTL;
2873
2874                 /* New transmit checksum */
2875                 if (hw->chip_rev != CHIP_REV_YU_EX_B0)
2876                         hw->flags |= SKY2_HW_AUTO_TX_SUM;
2877                 break;
2878
2879         case CHIP_ID_YUKON_EC:
2880                 /* This rev is really old, and requires untested workarounds */
2881                 if (hw->chip_rev == CHIP_REV_YU_EC_A1) {
2882                         dev_err(&hw->pdev->dev, "unsupported revision Yukon-EC rev A1\n");
2883                         return -EOPNOTSUPP;
2884                 }
2885                 hw->flags = SKY2_HW_GIGABIT;
2886                 break;
2887
2888         case CHIP_ID_YUKON_FE:
2889                 break;
2890
2891         case CHIP_ID_YUKON_FE_P:
2892                 hw->flags = SKY2_HW_NEWER_PHY
2893                         | SKY2_HW_NEW_LE
2894                         | SKY2_HW_AUTO_TX_SUM
2895                         | SKY2_HW_ADV_POWER_CTL;
2896                 break;
2897
2898         case CHIP_ID_YUKON_SUPR:
2899                 hw->flags = SKY2_HW_GIGABIT
2900                         | SKY2_HW_NEWER_PHY
2901                         | SKY2_HW_NEW_LE
2902                         | SKY2_HW_AUTO_TX_SUM
2903                         | SKY2_HW_ADV_POWER_CTL;
2904                 break;
2905
2906         case CHIP_ID_YUKON_UL_2:
2907                 hw->flags = SKY2_HW_GIGABIT
2908                         | SKY2_HW_ADV_POWER_CTL;
2909                 break;
2910
2911         default:
2912                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
2913                         hw->chip_id);
2914                 return -EOPNOTSUPP;
2915         }
2916
2917         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
2918         if (hw->pmd_type == 'L' || hw->pmd_type == 'S' || hw->pmd_type == 'P')
2919                 hw->flags |= SKY2_HW_FIBRE_PHY;
2920
2921         hw->pm_cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PM);
2922         if (hw->pm_cap == 0) {
2923                 dev_err(&hw->pdev->dev, "cannot find PowerManagement capability\n");
2924                 return -EIO;
2925         }
2926
2927         hw->ports = 1;
2928         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2929         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2930                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2931                         ++hw->ports;
2932         }
2933
2934         return 0;
2935 }
2936
2937 static void sky2_reset(struct sky2_hw *hw)
2938 {
2939         struct pci_dev *pdev = hw->pdev;
2940         u16 status;
2941         int i, cap;
2942         u32 hwe_mask = Y2_HWE_ALL_MASK;
2943
2944         /* disable ASF */
2945         if (hw->chip_id == CHIP_ID_YUKON_EX) {
2946                 status = sky2_read16(hw, HCU_CCSR);
2947                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
2948                             HCU_CCSR_UC_STATE_MSK);
2949                 sky2_write16(hw, HCU_CCSR, status);
2950         } else
2951                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2952         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2953
2954         /* do a SW reset */
2955         sky2_write8(hw, B0_CTST, CS_RST_SET);
2956         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2957
2958         /* allow writes to PCI config */
2959         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2960
2961         /* clear PCI errors, if any */
2962         status = sky2_pci_read16(hw, PCI_STATUS);
2963         status |= PCI_STATUS_ERROR_BITS;
2964         sky2_pci_write16(hw, PCI_STATUS, status);
2965
2966         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2967
2968         cap = pci_find_capability(pdev, PCI_CAP_ID_EXP);
2969         if (cap) {
2970                 sky2_write32(hw, Y2_CFG_AER + PCI_ERR_UNCOR_STATUS,
2971                              0xfffffffful);
2972
2973                 /* If error bit is stuck on ignore it */
2974                 if (sky2_read32(hw, B0_HWE_ISRC) & Y2_IS_PCI_EXP)
2975                         dev_info(&pdev->dev, "ignoring stuck error report bit\n");
2976                 else
2977                         hwe_mask |= Y2_IS_PCI_EXP;
2978         }
2979
2980         sky2_power_on(hw);
2981         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2982
2983         for (i = 0; i < hw->ports; i++) {
2984                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2985                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2986
2987                 if (hw->chip_id == CHIP_ID_YUKON_EX ||
2988                     hw->chip_id == CHIP_ID_YUKON_SUPR)
2989                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
2990                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
2991                                      | GMC_BYP_RETR_ON);
2992         }
2993
2994         /* Clear I2C IRQ noise */
2995         sky2_write32(hw, B2_I2C_IRQ, 1);
2996
2997         /* turn off hardware timer (unused) */
2998         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2999         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3000
3001         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
3002
3003         /* Turn off descriptor polling */
3004         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
3005
3006         /* Turn off receive timestamp */
3007         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
3008         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
3009
3010         /* enable the Tx Arbiters */
3011         for (i = 0; i < hw->ports; i++)
3012                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3013
3014         /* Initialize ram interface */
3015         for (i = 0; i < hw->ports; i++) {
3016                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
3017
3018                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
3019                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
3020                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
3021                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
3022                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
3023                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
3024                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
3025                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
3026                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
3027                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
3028                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
3029                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
3030         }
3031
3032         sky2_write32(hw, B0_HWE_IMSK, hwe_mask);
3033
3034         for (i = 0; i < hw->ports; i++)
3035                 sky2_gmac_reset(hw, i);
3036
3037         memset(hw->st_le, 0, STATUS_LE_BYTES);
3038         hw->st_idx = 0;
3039
3040         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
3041         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
3042
3043         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
3044         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
3045
3046         /* Set the list last index */
3047         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
3048
3049         sky2_write16(hw, STAT_TX_IDX_TH, 10);
3050         sky2_write8(hw, STAT_FIFO_WM, 16);
3051
3052         /* set Status-FIFO ISR watermark */
3053         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
3054                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
3055         else
3056                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
3057
3058         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
3059         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
3060         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
3061
3062         /* enable status unit */
3063         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
3064
3065         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3066         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3067         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3068 }
3069
3070 static void sky2_restart(struct work_struct *work)
3071 {
3072         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
3073         struct net_device *dev;
3074         int i, err;
3075
3076         rtnl_lock();
3077         for (i = 0; i < hw->ports; i++) {
3078                 dev = hw->dev[i];
3079                 if (netif_running(dev))
3080                         sky2_down(dev);
3081         }
3082
3083         napi_disable(&hw->napi);
3084         sky2_write32(hw, B0_IMSK, 0);
3085         sky2_reset(hw);
3086         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3087         napi_enable(&hw->napi);
3088
3089         for (i = 0; i < hw->ports; i++) {
3090                 dev = hw->dev[i];
3091                 if (netif_running(dev)) {
3092                         err = sky2_up(dev);
3093                         if (err) {
3094                                 printk(KERN_INFO PFX "%s: could not restart %d\n",
3095                                        dev->name, err);
3096                                 dev_close(dev);
3097                         }
3098                 }
3099         }
3100
3101         rtnl_unlock();
3102 }
3103
3104 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
3105 {
3106         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
3107 }
3108
3109 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3110 {
3111         const struct sky2_port *sky2 = netdev_priv(dev);
3112
3113         wol->supported = sky2_wol_supported(sky2->hw);
3114         wol->wolopts = sky2->wol;
3115 }
3116
3117 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
3118 {
3119         struct sky2_port *sky2 = netdev_priv(dev);
3120         struct sky2_hw *hw = sky2->hw;
3121
3122         if (wol->wolopts & ~sky2_wol_supported(sky2->hw))
3123                 return -EOPNOTSUPP;
3124
3125         sky2->wol = wol->wolopts;
3126
3127         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3128             hw->chip_id == CHIP_ID_YUKON_EX ||
3129             hw->chip_id == CHIP_ID_YUKON_FE_P)
3130                 sky2_write32(hw, B0_CTST, sky2->wol
3131                              ? Y2_HW_WOL_ON : Y2_HW_WOL_OFF);
3132
3133         if (!netif_running(dev))
3134                 sky2_wol_init(sky2);
3135         return 0;
3136 }
3137
3138 static u32 sky2_supported_modes(const struct sky2_hw *hw)
3139 {
3140         if (sky2_is_copper(hw)) {
3141                 u32 modes = SUPPORTED_10baseT_Half
3142                         | SUPPORTED_10baseT_Full
3143                         | SUPPORTED_100baseT_Half
3144                         | SUPPORTED_100baseT_Full
3145                         | SUPPORTED_Autoneg | SUPPORTED_TP;
3146
3147                 if (hw->flags & SKY2_HW_GIGABIT)
3148                         modes |= SUPPORTED_1000baseT_Half
3149                                 | SUPPORTED_1000baseT_Full;
3150                 return modes;
3151         } else
3152                 return  SUPPORTED_1000baseT_Half
3153                         | SUPPORTED_1000baseT_Full
3154                         | SUPPORTED_Autoneg
3155                         | SUPPORTED_FIBRE;
3156 }
3157
3158 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3159 {
3160         struct sky2_port *sky2 = netdev_priv(dev);
3161         struct sky2_hw *hw = sky2->hw;
3162
3163         ecmd->transceiver = XCVR_INTERNAL;
3164         ecmd->supported = sky2_supported_modes(hw);
3165         ecmd->phy_address = PHY_ADDR_MARV;
3166         if (sky2_is_copper(hw)) {
3167                 ecmd->port = PORT_TP;
3168                 ecmd->speed = sky2->speed;
3169         } else {
3170                 ecmd->speed = SPEED_1000;
3171                 ecmd->port = PORT_FIBRE;
3172         }
3173
3174         ecmd->advertising = sky2->advertising;
3175         ecmd->autoneg = sky2->autoneg;
3176         ecmd->duplex = sky2->duplex;
3177         return 0;
3178 }
3179
3180 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
3181 {
3182         struct sky2_port *sky2 = netdev_priv(dev);
3183         const struct sky2_hw *hw = sky2->hw;
3184         u32 supported = sky2_supported_modes(hw);
3185
3186         if (ecmd->autoneg == AUTONEG_ENABLE) {
3187                 ecmd->advertising = supported;
3188                 sky2->duplex = -1;
3189                 sky2->speed = -1;
3190         } else {
3191                 u32 setting;
3192
3193                 switch (ecmd->speed) {
3194                 case SPEED_1000:
3195                         if (ecmd->duplex == DUPLEX_FULL)
3196                                 setting = SUPPORTED_1000baseT_Full;
3197                         else if (ecmd->duplex == DUPLEX_HALF)
3198                                 setting = SUPPORTED_1000baseT_Half;
3199                         else
3200                                 return -EINVAL;
3201                         break;
3202                 case SPEED_100:
3203                         if (ecmd->duplex == DUPLEX_FULL)
3204                                 setting = SUPPORTED_100baseT_Full;
3205                         else if (ecmd->duplex == DUPLEX_HALF)
3206                                 setting = SUPPORTED_100baseT_Half;
3207                         else
3208                                 return -EINVAL;
3209                         break;
3210
3211                 case SPEED_10:
3212                         if (ecmd->duplex == DUPLEX_FULL)
3213                                 setting = SUPPORTED_10baseT_Full;
3214                         else if (ecmd->duplex == DUPLEX_HALF)
3215                                 setting = SUPPORTED_10baseT_Half;
3216                         else
3217                                 return -EINVAL;
3218                         break;
3219                 default:
3220                         return -EINVAL;
3221                 }
3222
3223                 if ((setting & supported) == 0)
3224                         return -EINVAL;
3225
3226                 sky2->speed = ecmd->speed;
3227                 sky2->duplex = ecmd->duplex;
3228         }
3229
3230         sky2->autoneg = ecmd->autoneg;
3231         sky2->advertising = ecmd->advertising;
3232
3233         if (netif_running(dev)) {
3234                 sky2_phy_reinit(sky2);
3235                 sky2_set_multicast(dev);
3236         }
3237
3238         return 0;
3239 }
3240
3241 static void sky2_get_drvinfo(struct net_device *dev,
3242                              struct ethtool_drvinfo *info)
3243 {
3244         struct sky2_port *sky2 = netdev_priv(dev);
3245
3246         strcpy(info->driver, DRV_NAME);
3247         strcpy(info->version, DRV_VERSION);
3248         strcpy(info->fw_version, "N/A");
3249         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
3250 }
3251
3252 static const struct sky2_stat {
3253         char name[ETH_GSTRING_LEN];
3254         u16 offset;
3255 } sky2_stats[] = {
3256         { "tx_bytes",      GM_TXO_OK_HI },
3257         { "rx_bytes",      GM_RXO_OK_HI },
3258         { "tx_broadcast",  GM_TXF_BC_OK },
3259         { "rx_broadcast",  GM_RXF_BC_OK },
3260         { "tx_multicast",  GM_TXF_MC_OK },
3261         { "rx_multicast",  GM_RXF_MC_OK },
3262         { "tx_unicast",    GM_TXF_UC_OK },
3263         { "rx_unicast",    GM_RXF_UC_OK },
3264         { "tx_mac_pause",  GM_TXF_MPAUSE },
3265         { "rx_mac_pause",  GM_RXF_MPAUSE },
3266         { "collisions",    GM_TXF_COL },
3267         { "late_collision",GM_TXF_LAT_COL },
3268         { "aborted",       GM_TXF_ABO_COL },
3269         { "single_collisions", GM_TXF_SNG_COL },
3270         { "multi_collisions", GM_TXF_MUL_COL },
3271
3272         { "rx_short",      GM_RXF_SHT },
3273         { "rx_runt",       GM_RXE_FRAG },
3274         { "rx_64_byte_packets", GM_RXF_64B },
3275         { "rx_65_to_127_byte_packets", GM_RXF_127B },
3276         { "rx_128_to_255_byte_packets", GM_RXF_255B },
3277         { "rx_256_to_511_byte_packets", GM_RXF_511B },
3278         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
3279         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
3280         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
3281         { "rx_too_long",   GM_RXF_LNG_ERR },
3282         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
3283         { "rx_jabber",     GM_RXF_JAB_PKT },
3284         { "rx_fcs_error",   GM_RXF_FCS_ERR },
3285
3286         { "tx_64_byte_packets", GM_TXF_64B },
3287         { "tx_65_to_127_byte_packets", GM_TXF_127B },
3288         { "tx_128_to_255_byte_packets", GM_TXF_255B },
3289         { "tx_256_to_511_byte_packets", GM_TXF_511B },
3290         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
3291         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
3292         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
3293         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
3294 };
3295
3296 static u32 sky2_get_rx_csum(struct net_device *dev)
3297 {
3298         struct sky2_port *sky2 = netdev_priv(dev);
3299
3300         return sky2->rx_csum;
3301 }
3302
3303 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
3304 {
3305         struct sky2_port *sky2 = netdev_priv(dev);
3306
3307         sky2->rx_csum = data;
3308
3309         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
3310                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
3311
3312         return 0;
3313 }
3314
3315 static u32 sky2_get_msglevel(struct net_device *netdev)
3316 {
3317         struct sky2_port *sky2 = netdev_priv(netdev);
3318         return sky2->msg_enable;
3319 }
3320
3321 static int sky2_nway_reset(struct net_device *dev)
3322 {
3323         struct sky2_port *sky2 = netdev_priv(dev);
3324
3325         if (!netif_running(dev) || sky2->autoneg != AUTONEG_ENABLE)
3326                 return -EINVAL;
3327
3328         sky2_phy_reinit(sky2);
3329         sky2_set_multicast(dev);
3330
3331         return 0;
3332 }
3333
3334 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
3335 {
3336         struct sky2_hw *hw = sky2->hw;
3337         unsigned port = sky2->port;
3338         int i;
3339
3340         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
3341             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
3342         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
3343             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
3344
3345         for (i = 2; i < count; i++)
3346                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
3347 }
3348
3349 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3350 {
3351         struct sky2_port *sky2 = netdev_priv(netdev);
3352         sky2->msg_enable = value;
3353 }
3354
3355 static int sky2_get_sset_count(struct net_device *dev, int sset)
3356 {
3357         switch (sset) {
3358         case ETH_SS_STATS:
3359                 return ARRAY_SIZE(sky2_stats);
3360         default:
3361                 return -EOPNOTSUPP;
3362         }
3363 }
3364
3365 static void sky2_get_ethtool_stats(struct net_device *dev,
3366                                    struct ethtool_stats *stats, u64 * data)
3367 {
3368         struct sky2_port *sky2 = netdev_priv(dev);
3369
3370         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3371 }
3372
3373 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3374 {
3375         int i;
3376
3377         switch (stringset) {
3378         case ETH_SS_STATS:
3379                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3380                         memcpy(data + i * ETH_GSTRING_LEN,
3381                                sky2_stats[i].name, ETH_GSTRING_LEN);
3382                 break;
3383         }
3384 }
3385
3386 static int sky2_set_mac_address(struct net_device *dev, void *p)
3387 {
3388         struct sky2_port *sky2 = netdev_priv(dev);
3389         struct sky2_hw *hw = sky2->hw;
3390         unsigned port = sky2->port;
3391         const struct sockaddr *addr = p;
3392
3393         if (!is_valid_ether_addr(addr->sa_data))
3394                 return -EADDRNOTAVAIL;
3395
3396         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3397         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3398                     dev->dev_addr, ETH_ALEN);
3399         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3400                     dev->dev_addr, ETH_ALEN);
3401
3402         /* virtual address for data */
3403         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3404
3405         /* physical address: used for pause frames */
3406         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3407
3408         return 0;
3409 }
3410
3411 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
3412 {
3413         u32 bit;
3414
3415         bit = ether_crc(ETH_ALEN, addr) & 63;
3416         filter[bit >> 3] |= 1 << (bit & 7);
3417 }
3418
3419 static void sky2_set_multicast(struct net_device *dev)
3420 {
3421         struct sky2_port *sky2 = netdev_priv(dev);
3422         struct sky2_hw *hw = sky2->hw;
3423         unsigned port = sky2->port;
3424         struct dev_mc_list *list = dev->mc_list;
3425         u16 reg;
3426         u8 filter[8];
3427         int rx_pause;
3428         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3429
3430         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3431         memset(filter, 0, sizeof(filter));
3432
3433         reg = gma_read16(hw, port, GM_RX_CTRL);
3434         reg |= GM_RXCR_UCF_ENA;
3435
3436         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3437                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3438         else if (dev->flags & IFF_ALLMULTI)
3439                 memset(filter, 0xff, sizeof(filter));
3440         else if (dev->mc_count == 0 && !rx_pause)
3441                 reg &= ~GM_RXCR_MCF_ENA;
3442         else {
3443                 int i;
3444                 reg |= GM_RXCR_MCF_ENA;
3445
3446                 if (rx_pause)
3447                         sky2_add_filter(filter, pause_mc_addr);
3448
3449                 for (i = 0; list && i < dev->mc_count; i++, list = list->next)
3450                         sky2_add_filter(filter, list->dmi_addr);
3451         }
3452
3453         gma_write16(hw, port, GM_MC_ADDR_H1,
3454                     (u16) filter[0] | ((u16) filter[1] << 8));
3455         gma_write16(hw, port, GM_MC_ADDR_H2,
3456                     (u16) filter[2] | ((u16) filter[3] << 8));
3457         gma_write16(hw, port, GM_MC_ADDR_H3,
3458                     (u16) filter[4] | ((u16) filter[5] << 8));
3459         gma_write16(hw, port, GM_MC_ADDR_H4,
3460                     (u16) filter[6] | ((u16) filter[7] << 8));
3461
3462         gma_write16(hw, port, GM_RX_CTRL, reg);
3463 }
3464
3465 /* Can have one global because blinking is controlled by
3466  * ethtool and that is always under RTNL mutex
3467  */
3468 static void sky2_led(struct sky2_port *sky2, enum led_mode mode)
3469 {
3470         struct sky2_hw *hw = sky2->hw;
3471         unsigned port = sky2->port;
3472
3473         spin_lock_bh(&sky2->phy_lock);
3474         if (hw->chip_id == CHIP_ID_YUKON_EC_U ||
3475             hw->chip_id == CHIP_ID_YUKON_EX ||
3476             hw->chip_id == CHIP_ID_YUKON_SUPR) {
3477                 u16 pg;
3478                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3479                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3480
3481                 switch (mode) {
3482                 case MO_LED_OFF:
3483                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3484                                      PHY_M_LEDC_LOS_CTRL(8) |
3485                                      PHY_M_LEDC_INIT_CTRL(8) |
3486                                      PHY_M_LEDC_STA1_CTRL(8) |
3487                                      PHY_M_LEDC_STA0_CTRL(8));
3488                         break;
3489                 case MO_LED_ON:
3490                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3491                                      PHY_M_LEDC_LOS_CTRL(9) |
3492                                      PHY_M_LEDC_INIT_CTRL(9) |
3493                                      PHY_M_LEDC_STA1_CTRL(9) |
3494                                      PHY_M_LEDC_STA0_CTRL(9));
3495                         break;
3496                 case MO_LED_BLINK:
3497                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3498                                      PHY_M_LEDC_LOS_CTRL(0xa) |
3499                                      PHY_M_LEDC_INIT_CTRL(0xa) |
3500                                      PHY_M_LEDC_STA1_CTRL(0xa) |
3501                                      PHY_M_LEDC_STA0_CTRL(0xa));
3502                         break;
3503                 case MO_LED_NORM:
3504                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3505                                      PHY_M_LEDC_LOS_CTRL(1) |
3506                                      PHY_M_LEDC_INIT_CTRL(8) |
3507                                      PHY_M_LEDC_STA1_CTRL(7) |
3508                                      PHY_M_LEDC_STA0_CTRL(7));
3509                 }
3510
3511                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3512         } else
3513                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3514                                      PHY_M_LED_MO_DUP(mode) |
3515                                      PHY_M_LED_MO_10(mode) |
3516                                      PHY_M_LED_MO_100(mode) |
3517                                      PHY_M_LED_MO_1000(mode) |
3518                                      PHY_M_LED_MO_RX(mode) |
3519                                      PHY_M_LED_MO_TX(mode));
3520
3521         spin_unlock_bh(&sky2->phy_lock);
3522 }
3523
3524 /* blink LED's for finding board */
3525 static int sky2_phys_id(struct net_device *dev, u32 data)
3526 {
3527         struct sky2_port *sky2 = netdev_priv(dev);
3528         unsigned int i;
3529
3530         if (data == 0)
3531                 data = UINT_MAX;
3532
3533         for (i = 0; i < data; i++) {
3534                 sky2_led(sky2, MO_LED_ON);
3535                 if (msleep_interruptible(500))
3536                         break;
3537                 sky2_led(sky2, MO_LED_OFF);
3538                 if (msleep_interruptible(500))
3539                         break;
3540         }
3541         sky2_led(sky2, MO_LED_NORM);
3542
3543         return 0;
3544 }
3545
3546 static void sky2_get_pauseparam(struct net_device *dev,
3547                                 struct ethtool_pauseparam *ecmd)
3548 {
3549         struct sky2_port *sky2 = netdev_priv(dev);
3550
3551         switch (sky2->flow_mode) {
3552         case FC_NONE:
3553                 ecmd->tx_pause = ecmd->rx_pause = 0;
3554                 break;
3555         case FC_TX:
3556                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3557                 break;
3558         case FC_RX:
3559                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3560                 break;
3561         case FC_BOTH:
3562                 ecmd->tx_pause = ecmd->rx_pause = 1;
3563         }
3564
3565         ecmd->autoneg = sky2->autoneg;
3566 }
3567
3568 static int sky2_set_pauseparam(struct net_device *dev,
3569                                struct ethtool_pauseparam *ecmd)
3570 {
3571         struct sky2_port *sky2 = netdev_priv(dev);
3572
3573         sky2->autoneg = ecmd->autoneg;
3574         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3575
3576         if (netif_running(dev))
3577                 sky2_phy_reinit(sky2);
3578
3579         return 0;
3580 }
3581
3582 static int sky2_get_coalesce(struct net_device *dev,
3583                              struct ethtool_coalesce *ecmd)
3584 {
3585         struct sky2_port *sky2 = netdev_priv(dev);
3586         struct sky2_hw *hw = sky2->hw;
3587
3588         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3589                 ecmd->tx_coalesce_usecs = 0;
3590         else {
3591                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3592                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3593         }
3594         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3595
3596         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3597                 ecmd->rx_coalesce_usecs = 0;
3598         else {
3599                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3600                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3601         }
3602         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3603
3604         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3605                 ecmd->rx_coalesce_usecs_irq = 0;
3606         else {
3607                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3608                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3609         }
3610
3611         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3612
3613         return 0;
3614 }
3615
3616 /* Note: this affect both ports */
3617 static int sky2_set_coalesce(struct net_device *dev,
3618                              struct ethtool_coalesce *ecmd)
3619 {
3620         struct sky2_port *sky2 = netdev_priv(dev);
3621         struct sky2_hw *hw = sky2->hw;
3622         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3623
3624         if (ecmd->tx_coalesce_usecs > tmax ||
3625             ecmd->rx_coalesce_usecs > tmax ||
3626             ecmd->rx_coalesce_usecs_irq > tmax)
3627                 return -EINVAL;
3628
3629         if (ecmd->tx_max_coalesced_frames >= TX_RING_SIZE-1)
3630                 return -EINVAL;
3631         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3632                 return -EINVAL;
3633         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
3634                 return -EINVAL;
3635
3636         if (ecmd->tx_coalesce_usecs == 0)
3637                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3638         else {
3639                 sky2_write32(hw, STAT_TX_TIMER_INI,
3640                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3641                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3642         }
3643         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3644
3645         if (ecmd->rx_coalesce_usecs == 0)
3646                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3647         else {
3648                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3649                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3650                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3651         }
3652         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3653
3654         if (ecmd->rx_coalesce_usecs_irq == 0)
3655                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3656         else {
3657                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3658                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3659                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3660         }
3661         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3662         return 0;
3663 }
3664
3665 static void sky2_get_ringparam(struct net_device *dev,
3666                                struct ethtool_ringparam *ering)
3667 {
3668         struct sky2_port *sky2 = netdev_priv(dev);
3669
3670         ering->rx_max_pending = RX_MAX_PENDING;
3671         ering->rx_mini_max_pending = 0;
3672         ering->rx_jumbo_max_pending = 0;
3673         ering->tx_max_pending = TX_RING_SIZE - 1;
3674
3675         ering->rx_pending = sky2->rx_pending;
3676         ering->rx_mini_pending = 0;
3677         ering->rx_jumbo_pending = 0;
3678         ering->tx_pending = sky2->tx_pending;
3679 }
3680
3681 static int sky2_set_ringparam(struct net_device *dev,
3682                               struct ethtool_ringparam *ering)
3683 {
3684         struct sky2_port *sky2 = netdev_priv(dev);
3685         int err = 0;
3686
3687         if (ering->rx_pending > RX_MAX_PENDING ||
3688             ering->rx_pending < 8 ||
3689             ering->tx_pending < MAX_SKB_TX_LE ||
3690             ering->tx_pending > TX_RING_SIZE - 1)
3691                 return -EINVAL;
3692
3693         if (netif_running(dev))
3694                 sky2_down(dev);
3695
3696         sky2->rx_pending = ering->rx_pending;
3697         sky2->tx_pending = ering->tx_pending;
3698
3699         if (netif_running(dev)) {
3700                 err = sky2_up(dev);
3701                 if (err)
3702                         dev_close(dev);
3703         }
3704
3705         return err;
3706 }
3707
3708 static int sky2_get_regs_len(struct net_device *dev)
3709 {
3710         return 0x4000;
3711 }
3712
3713 /*
3714  * Returns copy of control register region
3715  * Note: ethtool_get_regs always provides full size (16k) buffer
3716  */
3717 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3718                           void *p)
3719 {
3720         const struct sky2_port *sky2 = netdev_priv(dev);
3721         const void __iomem *io = sky2->hw->regs;
3722         unsigned int b;
3723
3724         regs->version = 1;
3725
3726         for (b = 0; b < 128; b++) {
3727                 /* This complicated switch statement is to make sure and
3728                  * only access regions that are unreserved.
3729                  * Some blocks are only valid on dual port cards.
3730                  * and block 3 has some special diagnostic registers that
3731                  * are poison.
3732                  */
3733                 switch (b) {
3734                 case 3:
3735                         /* skip diagnostic ram region */
3736                         memcpy_fromio(p + 0x10, io + 0x10, 128 - 0x10);
3737                         break;
3738
3739                 /* dual port cards only */
3740                 case 5:         /* Tx Arbiter 2 */
3741                 case 9:         /* RX2 */
3742                 case 14 ... 15: /* TX2 */
3743                 case 17: case 19: /* Ram Buffer 2 */
3744                 case 22 ... 23: /* Tx Ram Buffer 2 */
3745                 case 25:        /* Rx MAC Fifo 1 */
3746                 case 27:        /* Tx MAC Fifo 2 */
3747                 case 31:        /* GPHY 2 */
3748                 case 40 ... 47: /* Pattern Ram 2 */
3749                 case 52: case 54: /* TCP Segmentation 2 */
3750                 case 112 ... 116: /* GMAC 2 */
3751                         if (sky2->hw->ports == 1)
3752                                 goto reserved;
3753                         /* fall through */
3754                 case 0:         /* Control */
3755                 case 2:         /* Mac address */
3756                 case 4:         /* Tx Arbiter 1 */
3757                 case 7:         /* PCI express reg */
3758                 case 8:         /* RX1 */
3759                 case 12 ... 13: /* TX1 */
3760                 case 16: case 18:/* Rx Ram Buffer 1 */
3761                 case 20 ... 21: /* Tx Ram Buffer 1 */
3762                 case 24:        /* Rx MAC Fifo 1 */
3763                 case 26:        /* Tx MAC Fifo 1 */
3764                 case 28 ... 29: /* Descriptor and status unit */
3765                 case 30:        /* GPHY 1*/
3766                 case 32 ... 39: /* Pattern Ram 1 */
3767                 case 48: case 50: /* TCP Segmentation 1 */
3768                 case 56 ... 60: /* PCI space */
3769                 case 80 ... 84: /* GMAC 1 */
3770                         memcpy_fromio(p, io, 128);
3771                         break;
3772                 default:
3773 reserved:
3774                         memset(p, 0, 128);
3775                 }
3776
3777                 p += 128;
3778                 io += 128;
3779         }
3780 }
3781
3782 /* In order to do Jumbo packets on these chips, need to turn off the
3783  * transmit store/forward. Therefore checksum offload won't work.
3784  */
3785 static int no_tx_offload(struct net_device *dev)
3786 {
3787         const struct sky2_port *sky2 = netdev_priv(dev);
3788         const struct sky2_hw *hw = sky2->hw;
3789
3790         return dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U;
3791 }
3792
3793 static int sky2_set_tx_csum(struct net_device *dev, u32 data)
3794 {
3795         if (data && no_tx_offload(dev))
3796                 return -EINVAL;
3797
3798         return ethtool_op_set_tx_csum(dev, data);
3799 }
3800
3801
3802 static int sky2_set_tso(struct net_device *dev, u32 data)
3803 {
3804         if (data && no_tx_offload(dev))
3805                 return -EINVAL;
3806
3807         return ethtool_op_set_tso(dev, data);
3808 }
3809
3810 static int sky2_get_eeprom_len(struct net_device *dev)
3811 {
3812         struct sky2_port *sky2 = netdev_priv(dev);
3813         struct sky2_hw *hw = sky2->hw;
3814         u16 reg2;
3815
3816         reg2 = sky2_pci_read16(hw, PCI_DEV_REG2);
3817         return 1 << ( ((reg2 & PCI_VPD_ROM_SZ) >> 14) + 8);
3818 }
3819
3820 static u32 sky2_vpd_read(struct sky2_hw *hw, int cap, u16 offset)
3821 {
3822         u32 val;
3823
3824         sky2_pci_write16(hw, cap + PCI_VPD_ADDR, offset);
3825
3826         do {
3827                 offset = sky2_pci_read16(hw, cap + PCI_VPD_ADDR);
3828         } while (!(offset & PCI_VPD_ADDR_F));
3829
3830         val = sky2_pci_read32(hw, cap + PCI_VPD_DATA);
3831         return val;
3832 }
3833
3834 static void sky2_vpd_write(struct sky2_hw *hw, int cap, u16 offset, u32 val)
3835 {
3836         sky2_pci_write16(hw, cap + PCI_VPD_DATA, val);
3837         sky2_pci_write32(hw, cap + PCI_VPD_ADDR, offset | PCI_VPD_ADDR_F);
3838         do {
3839                 offset = sky2_pci_read16(hw, cap + PCI_VPD_ADDR);
3840         } while (offset & PCI_VPD_ADDR_F);
3841 }
3842
3843 static int sky2_get_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
3844                            u8 *data)
3845 {
3846         struct sky2_port *sky2 = netdev_priv(dev);
3847         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
3848         int length = eeprom->len;
3849         u16 offset = eeprom->offset;
3850
3851         if (!cap)
3852                 return -EINVAL;
3853
3854         eeprom->magic = SKY2_EEPROM_MAGIC;
3855
3856         while (length > 0) {
3857                 u32 val = sky2_vpd_read(sky2->hw, cap, offset);
3858                 int n = min_t(int, length, sizeof(val));
3859
3860                 memcpy(data, &val, n);
3861                 length -= n;
3862                 data += n;
3863                 offset += n;
3864         }
3865         return 0;
3866 }
3867
3868 static int sky2_set_eeprom(struct net_device *dev, struct ethtool_eeprom *eeprom,
3869                            u8 *data)
3870 {
3871         struct sky2_port *sky2 = netdev_priv(dev);
3872         int cap = pci_find_capability(sky2->hw->pdev, PCI_CAP_ID_VPD);
3873         int length = eeprom->len;
3874         u16 offset = eeprom->offset;
3875
3876         if (!cap)
3877                 return -EINVAL;
3878
3879         if (eeprom->magic != SKY2_EEPROM_MAGIC)
3880                 return -EINVAL;
3881
3882         while (length > 0) {
3883                 u32 val;
3884                 int n = min_t(int, length, sizeof(val));
3885
3886                 if (n < sizeof(val))
3887                         val = sky2_vpd_read(sky2->hw, cap, offset);
3888                 memcpy(&val, data, n);
3889
3890                 sky2_vpd_write(sky2->hw, cap, offset, val);
3891
3892                 length -= n;
3893                 data += n;
3894                 offset += n;
3895         }
3896         return 0;
3897 }
3898
3899
3900 static const struct ethtool_ops sky2_ethtool_ops = {
3901         .get_settings   = sky2_get_settings,
3902         .set_settings   = sky2_set_settings,
3903         .get_drvinfo    = sky2_get_drvinfo,
3904         .get_wol        = sky2_get_wol,
3905         .set_wol        = sky2_set_wol,
3906         .get_msglevel   = sky2_get_msglevel,
3907         .set_msglevel   = sky2_set_msglevel,
3908         .nway_reset     = sky2_nway_reset,
3909         .get_regs_len   = sky2_get_regs_len,
3910         .get_regs       = sky2_get_regs,
3911         .get_link       = ethtool_op_get_link,
3912         .get_eeprom_len = sky2_get_eeprom_len,
3913         .get_eeprom     = sky2_get_eeprom,
3914         .set_eeprom     = sky2_set_eeprom,
3915         .set_sg         = ethtool_op_set_sg,
3916         .set_tx_csum    = sky2_set_tx_csum,
3917         .set_tso        = sky2_set_tso,
3918         .get_rx_csum    = sky2_get_rx_csum,
3919         .set_rx_csum    = sky2_set_rx_csum,
3920         .get_strings    = sky2_get_strings,
3921         .get_coalesce   = sky2_get_coalesce,
3922         .set_coalesce   = sky2_set_coalesce,
3923         .get_ringparam  = sky2_get_ringparam,
3924         .set_ringparam  = sky2_set_ringparam,
3925         .get_pauseparam = sky2_get_pauseparam,
3926         .set_pauseparam = sky2_set_pauseparam,
3927         .phys_id        = sky2_phys_id,
3928         .get_sset_count = sky2_get_sset_count,
3929         .get_ethtool_stats = sky2_get_ethtool_stats,
3930 };
3931
3932 #ifdef CONFIG_SKY2_DEBUG
3933
3934 static struct dentry *sky2_debug;
3935
3936 static int sky2_debug_show(struct seq_file *seq, void *v)
3937 {
3938         struct net_device *dev = seq->private;
3939         const struct sky2_port *sky2 = netdev_priv(dev);
3940         struct sky2_hw *hw = sky2->hw;
3941         unsigned port = sky2->port;
3942         unsigned idx, last;
3943         int sop;
3944
3945         if (!netif_running(dev))
3946                 return -ENETDOWN;
3947
3948         seq_printf(seq, "IRQ src=%x mask=%x control=%x\n",
3949                    sky2_read32(hw, B0_ISRC),
3950                    sky2_read32(hw, B0_IMSK),
3951                    sky2_read32(hw, B0_Y2_SP_ICR));
3952
3953         napi_disable(&hw->napi);
3954         last = sky2_read16(hw, STAT_PUT_IDX);
3955
3956         if (hw->st_idx == last)
3957                 seq_puts(seq, "Status ring (empty)\n");
3958         else {
3959                 seq_puts(seq, "Status ring\n");
3960                 for (idx = hw->st_idx; idx != last && idx < STATUS_RING_SIZE;
3961                      idx = RING_NEXT(idx, STATUS_RING_SIZE)) {
3962                         const struct sky2_status_le *le = hw->st_le + idx;
3963                         seq_printf(seq, "[%d] %#x %d %#x\n",
3964                                    idx, le->opcode, le->length, le->status);
3965                 }
3966                 seq_puts(seq, "\n");
3967         }
3968
3969         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
3970                    sky2->tx_cons, sky2->tx_prod,
3971                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
3972                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
3973
3974         /* Dump contents of tx ring */
3975         sop = 1;
3976         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < TX_RING_SIZE;
3977              idx = RING_NEXT(idx, TX_RING_SIZE)) {
3978                 const struct sky2_tx_le *le = sky2->tx_le + idx;
3979                 u32 a = le32_to_cpu(le->addr);
3980
3981                 if (sop)
3982                         seq_printf(seq, "%u:", idx);
3983                 sop = 0;
3984
3985                 switch(le->opcode & ~HW_OWNER) {
3986                 case OP_ADDR64:
3987                         seq_printf(seq, " %#x:", a);
3988                         break;
3989                 case OP_LRGLEN:
3990                         seq_printf(seq, " mtu=%d", a);
3991                         break;
3992                 case OP_VLAN:
3993                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
3994                         break;
3995                 case OP_TCPLISW:
3996                         seq_printf(seq, " csum=%#x", a);
3997                         break;
3998                 case OP_LARGESEND:
3999                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
4000                         break;
4001                 case OP_PACKET:
4002                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
4003                         break;
4004                 case OP_BUFFER:
4005                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
4006                         break;
4007                 default:
4008                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
4009                                    a, le16_to_cpu(le->length));
4010                 }
4011
4012                 if (le->ctrl & EOP) {
4013                         seq_putc(seq, '\n');
4014                         sop = 1;
4015                 }
4016         }
4017
4018         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
4019                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
4020                    last = sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
4021                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
4022
4023         sky2_read32(hw, B0_Y2_SP_LISR);
4024         napi_enable(&hw->napi);
4025         return 0;
4026 }
4027
4028 static int sky2_debug_open(struct inode *inode, struct file *file)
4029 {
4030         return single_open(file, sky2_debug_show, inode->i_private);
4031 }
4032
4033 static const struct file_operations sky2_debug_fops = {
4034         .owner          = THIS_MODULE,
4035         .open           = sky2_debug_open,
4036         .read           = seq_read,
4037         .llseek         = seq_lseek,
4038         .release        = single_release,
4039 };
4040
4041 /*
4042  * Use network device events to create/remove/rename
4043  * debugfs file entries
4044  */
4045 static int sky2_device_event(struct notifier_block *unused,
4046                              unsigned long event, void *ptr)
4047 {
4048         struct net_device *dev = ptr;
4049         struct sky2_port *sky2 = netdev_priv(dev);
4050
4051         if (dev->open != sky2_up || !sky2_debug)
4052                 return NOTIFY_DONE;
4053
4054         switch(event) {
4055         case NETDEV_CHANGENAME:
4056                 if (sky2->debugfs) {
4057                         sky2->debugfs = debugfs_rename(sky2_debug, sky2->debugfs,
4058                                                        sky2_debug, dev->name);
4059                 }
4060                 break;
4061
4062         case NETDEV_GOING_DOWN:
4063                 if (sky2->debugfs) {
4064                         printk(KERN_DEBUG PFX "%s: remove debugfs\n",
4065                                dev->name);
4066                         debugfs_remove(sky2->debugfs);
4067                         sky2->debugfs = NULL;
4068                 }
4069                 break;
4070
4071         case NETDEV_UP:
4072                 sky2->debugfs = debugfs_create_file(dev->name, S_IRUGO,
4073                                                     sky2_debug, dev,
4074                                                     &sky2_debug_fops);
4075                 if (IS_ERR(sky2->debugfs))
4076                         sky2->debugfs = NULL;
4077         }
4078
4079         return NOTIFY_DONE;
4080 }
4081
4082 static struct notifier_block sky2_notifier = {
4083         .notifier_call = sky2_device_event,
4084 };
4085
4086
4087 static __init void sky2_debug_init(void)
4088 {
4089         struct dentry *ent;
4090
4091         ent = debugfs_create_dir("sky2", NULL);
4092         if (!ent || IS_ERR(ent))
4093                 return;
4094
4095         sky2_debug = ent;
4096         register_netdevice_notifier(&sky2_notifier);
4097 }
4098
4099 static __exit void sky2_debug_cleanup(void)
4100 {
4101         if (sky2_debug) {
4102                 unregister_netdevice_notifier(&sky2_notifier);
4103                 debugfs_remove(sky2_debug);
4104                 sky2_debug = NULL;
4105         }
4106 }
4107
4108 #else
4109 #define sky2_debug_init()
4110 #define sky2_debug_cleanup()
4111 #endif
4112
4113
4114 /* Initialize network device */
4115 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
4116                                                      unsigned port,
4117                                                      int highmem, int wol)
4118 {
4119         struct sky2_port *sky2;
4120         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
4121
4122         if (!dev) {
4123                 dev_err(&hw->pdev->dev, "etherdev alloc failed\n");
4124                 return NULL;
4125         }
4126
4127         SET_NETDEV_DEV(dev, &hw->pdev->dev);
4128         dev->irq = hw->pdev->irq;
4129         dev->open = sky2_up;
4130         dev->stop = sky2_down;
4131         dev->do_ioctl = sky2_ioctl;
4132         dev->hard_start_xmit = sky2_xmit_frame;
4133         dev->set_multicast_list = sky2_set_multicast;
4134         dev->set_mac_address = sky2_set_mac_address;
4135         dev->change_mtu = sky2_change_mtu;
4136         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
4137         dev->tx_timeout = sky2_tx_timeout;
4138         dev->watchdog_timeo = TX_WATCHDOG;
4139 #ifdef CONFIG_NET_POLL_CONTROLLER
4140         if (port == 0)
4141                 dev->poll_controller = sky2_netpoll;
4142 #endif
4143
4144         sky2 = netdev_priv(dev);
4145         sky2->netdev = dev;
4146         sky2->hw = hw;
4147         sky2->msg_enable = netif_msg_init(debug, default_msg);
4148
4149         /* Auto speed and flow control */
4150         sky2->autoneg = AUTONEG_ENABLE;
4151         sky2->flow_mode = FC_BOTH;
4152
4153         sky2->duplex = -1;
4154         sky2->speed = -1;
4155         sky2->advertising = sky2_supported_modes(hw);
4156         sky2->rx_csum = (hw->chip_id != CHIP_ID_YUKON_XL);
4157         sky2->wol = wol;
4158
4159         spin_lock_init(&sky2->phy_lock);
4160         sky2->tx_pending = TX_DEF_PENDING;
4161         sky2->rx_pending = RX_DEF_PENDING;
4162
4163         hw->dev[port] = dev;
4164
4165         sky2->port = port;
4166
4167         dev->features |= NETIF_F_TSO | NETIF_F_IP_CSUM | NETIF_F_SG;
4168         if (highmem)
4169                 dev->features |= NETIF_F_HIGHDMA;
4170
4171 #ifdef SKY2_VLAN_TAG_USED
4172         /* The workaround for FE+ status conflicts with VLAN tag detection. */
4173         if (!(sky2->hw->chip_id == CHIP_ID_YUKON_FE_P &&
4174               sky2->hw->chip_rev == CHIP_REV_YU_FE2_A0)) {
4175                 dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
4176                 dev->vlan_rx_register = sky2_vlan_rx_register;
4177         }
4178 #endif
4179
4180         /* read the mac address */
4181         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
4182         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
4183
4184         return dev;
4185 }
4186
4187 static void __devinit sky2_show_addr(struct net_device *dev)
4188 {
4189         const struct sky2_port *sky2 = netdev_priv(dev);
4190         DECLARE_MAC_BUF(mac);
4191
4192         if (netif_msg_probe(sky2))
4193                 printk(KERN_INFO PFX "%s: addr %s\n",
4194                        dev->name, print_mac(mac, dev->dev_addr));
4195 }
4196
4197 /* Handle software interrupt used during MSI test */
4198 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
4199 {
4200         struct sky2_hw *hw = dev_id;
4201         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
4202
4203         if (status == 0)
4204                 return IRQ_NONE;
4205
4206         if (status & Y2_IS_IRQ_SW) {
4207                 hw->flags |= SKY2_HW_USE_MSI;
4208                 wake_up(&hw->msi_wait);
4209                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4210         }
4211         sky2_write32(hw, B0_Y2_SP_ICR, 2);
4212
4213         return IRQ_HANDLED;
4214 }
4215
4216 /* Test interrupt path by forcing a a software IRQ */
4217 static int __devinit sky2_test_msi(struct sky2_hw *hw)
4218 {
4219         struct pci_dev *pdev = hw->pdev;
4220         int err;
4221
4222         init_waitqueue_head (&hw->msi_wait);
4223
4224         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
4225
4226         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
4227         if (err) {
4228                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4229                 return err;
4230         }
4231
4232         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
4233         sky2_read8(hw, B0_CTST);
4234
4235         wait_event_timeout(hw->msi_wait, (hw->flags & SKY2_HW_USE_MSI), HZ/10);
4236
4237         if (!(hw->flags & SKY2_HW_USE_MSI)) {
4238                 /* MSI test failed, go back to INTx mode */
4239                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
4240                          "switching to INTx mode.\n");
4241
4242                 err = -EOPNOTSUPP;
4243                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
4244         }
4245
4246         sky2_write32(hw, B0_IMSK, 0);
4247         sky2_read32(hw, B0_IMSK);
4248
4249         free_irq(pdev->irq, hw);
4250
4251         return err;
4252 }
4253
4254 static int __devinit pci_wake_enabled(struct pci_dev *dev)
4255 {
4256         int pm  = pci_find_capability(dev, PCI_CAP_ID_PM);
4257         u16 value;
4258
4259         if (!pm)
4260                 return 0;
4261         if (pci_read_config_word(dev, pm + PCI_PM_CTRL, &value))
4262                 return 0;
4263         return value & PCI_PM_CTRL_PME_ENABLE;
4264 }
4265
4266 /* This driver supports yukon2 chipset only */
4267 static const char *sky2_name(u8 chipid, char *buf, int sz)
4268 {
4269         const char *name[] = {
4270                 "XL",           /* 0xb3 */
4271                 "EC Ultra",     /* 0xb4 */
4272                 "Extreme",      /* 0xb5 */
4273                 "EC",           /* 0xb6 */
4274                 "FE",           /* 0xb7 */
4275                 "FE+",          /* 0xb8 */
4276                 "Supreme",      /* 0xb9 */
4277                 "UL 2",         /* 0xba */
4278         };
4279
4280         if (chipid >= CHIP_ID_YUKON_XL && chipid < CHIP_ID_YUKON_UL_2)
4281                 strncpy(buf, name[chipid - CHIP_ID_YUKON_XL], sz);
4282         else
4283                 snprintf(buf, sz, "(chip %#x)", chipid);
4284         return buf;
4285 }
4286
4287 static int __devinit sky2_probe(struct pci_dev *pdev,
4288                                 const struct pci_device_id *ent)
4289 {
4290         struct net_device *dev;
4291         struct sky2_hw *hw;
4292         int err, using_dac = 0, wol_default;
4293         char buf1[16];
4294
4295         err = pci_enable_device(pdev);
4296         if (err) {
4297                 dev_err(&pdev->dev, "cannot enable PCI device\n");
4298                 goto err_out;
4299         }
4300
4301         err = pci_request_regions(pdev, DRV_NAME);
4302         if (err) {
4303                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
4304                 goto err_out_disable;
4305         }
4306
4307         pci_set_master(pdev);
4308
4309         if (sizeof(dma_addr_t) > sizeof(u32) &&
4310             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
4311                 using_dac = 1;
4312                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
4313                 if (err < 0) {
4314                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
4315                                 "for consistent allocations\n");
4316                         goto err_out_free_regions;
4317                 }
4318         } else {
4319                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
4320                 if (err) {
4321                         dev_err(&pdev->dev, "no usable DMA configuration\n");
4322                         goto err_out_free_regions;
4323                 }
4324         }
4325
4326         wol_default = pci_wake_enabled(pdev) ? WAKE_MAGIC : 0;
4327
4328         err = -ENOMEM;
4329         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
4330         if (!hw) {
4331                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
4332                 goto err_out_free_regions;
4333         }
4334
4335         hw->pdev = pdev;
4336
4337         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
4338         if (!hw->regs) {
4339                 dev_err(&pdev->dev, "cannot map device registers\n");
4340                 goto err_out_free_hw;
4341         }
4342
4343 #ifdef __BIG_ENDIAN
4344         /* The sk98lin vendor driver uses hardware byte swapping but
4345          * this driver uses software swapping.
4346          */
4347         {
4348                 u32 reg;
4349                 reg = sky2_pci_read32(hw, PCI_DEV_REG2);
4350                 reg &= ~PCI_REV_DESC;
4351                 sky2_pci_write32(hw, PCI_DEV_REG2, reg);
4352         }
4353 #endif
4354
4355         /* ring for status responses */
4356         hw->st_le = pci_alloc_consistent(pdev, STATUS_LE_BYTES, &hw->st_dma);
4357         if (!hw->st_le)
4358                 goto err_out_iounmap;
4359
4360         err = sky2_init(hw);
4361         if (err)
4362                 goto err_out_iounmap;
4363
4364         dev_info(&pdev->dev, "v%s addr 0x%llx irq %d Yukon-2 %s rev %d\n",
4365                  DRV_VERSION, (unsigned long long)pci_resource_start(pdev, 0),
4366                  pdev->irq, sky2_name(hw->chip_id, buf1, sizeof(buf1)),
4367                  hw->chip_rev);
4368
4369         sky2_reset(hw);
4370
4371         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
4372         if (!dev) {
4373                 err = -ENOMEM;
4374                 goto err_out_free_pci;
4375         }
4376
4377         if (!disable_msi && pci_enable_msi(pdev) == 0) {
4378                 err = sky2_test_msi(hw);
4379                 if (err == -EOPNOTSUPP)
4380                         pci_disable_msi(pdev);
4381                 else if (err)
4382                         goto err_out_free_netdev;
4383         }
4384
4385         err = register_netdev(dev);
4386         if (err) {
4387                 dev_err(&pdev->dev, "cannot register net device\n");
4388                 goto err_out_free_netdev;
4389         }
4390
4391         netif_napi_add(dev, &hw->napi, sky2_poll, NAPI_WEIGHT);
4392
4393         err = request_irq(pdev->irq, sky2_intr,
4394                           (hw->flags & SKY2_HW_USE_MSI) ? 0 : IRQF_SHARED,
4395                           dev->name, hw);
4396         if (err) {
4397                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
4398                 goto err_out_unregister;
4399         }
4400         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4401         napi_enable(&hw->napi);
4402
4403         sky2_show_addr(dev);
4404
4405         if (hw->ports > 1) {
4406                 struct net_device *dev1;
4407
4408                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
4409                 if (!dev1)
4410                         dev_warn(&pdev->dev, "allocation for second device failed\n");
4411                 else if ((err = register_netdev(dev1))) {
4412                         dev_warn(&pdev->dev,
4413                                  "register of second port failed (%d)\n", err);
4414                         hw->dev[1] = NULL;
4415                         free_netdev(dev1);
4416                 } else
4417                         sky2_show_addr(dev1);
4418         }
4419
4420         setup_timer(&hw->watchdog_timer, sky2_watchdog, (unsigned long) hw);
4421         INIT_WORK(&hw->restart_work, sky2_restart);
4422
4423         pci_set_drvdata(pdev, hw);
4424
4425         return 0;
4426
4427 err_out_unregister:
4428         if (hw->flags & SKY2_HW_USE_MSI)
4429                 pci_disable_msi(pdev);
4430         unregister_netdev(dev);
4431 err_out_free_netdev:
4432         free_netdev(dev);
4433 err_out_free_pci:
4434         sky2_write8(hw, B0_CTST, CS_RST_SET);
4435         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4436 err_out_iounmap:
4437         iounmap(hw->regs);
4438 err_out_free_hw:
4439         kfree(hw);
4440 err_out_free_regions:
4441         pci_release_regions(pdev);
4442 err_out_disable:
4443         pci_disable_device(pdev);
4444 err_out:
4445         pci_set_drvdata(pdev, NULL);
4446         return err;
4447 }
4448
4449 static void __devexit sky2_remove(struct pci_dev *pdev)
4450 {
4451         struct sky2_hw *hw = pci_get_drvdata(pdev);
4452         int i;
4453
4454         if (!hw)
4455                 return;
4456
4457         del_timer_sync(&hw->watchdog_timer);
4458         cancel_work_sync(&hw->restart_work);
4459
4460         for (i = hw->ports-1; i >= 0; --i)
4461                 unregister_netdev(hw->dev[i]);
4462
4463         sky2_write32(hw, B0_IMSK, 0);
4464
4465         sky2_power_aux(hw);
4466
4467         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
4468         sky2_write8(hw, B0_CTST, CS_RST_SET);
4469         sky2_read8(hw, B0_CTST);
4470
4471         free_irq(pdev->irq, hw);
4472         if (hw->flags & SKY2_HW_USE_MSI)
4473                 pci_disable_msi(pdev);
4474         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4475         pci_release_regions(pdev);
4476         pci_disable_device(pdev);
4477
4478         for (i = hw->ports-1; i >= 0; --i)
4479                 free_netdev(hw->dev[i]);
4480
4481         iounmap(hw->regs);
4482         kfree(hw);
4483
4484         pci_set_drvdata(pdev, NULL);
4485 }
4486
4487 #ifdef CONFIG_PM
4488 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
4489 {
4490         struct sky2_hw *hw = pci_get_drvdata(pdev);
4491         int i, wol = 0;
4492
4493         if (!hw)
4494                 return 0;
4495
4496         del_timer_sync(&hw->watchdog_timer);
4497         cancel_work_sync(&hw->restart_work);
4498
4499         for (i = 0; i < hw->ports; i++) {
4500                 struct net_device *dev = hw->dev[i];
4501                 struct sky2_port *sky2 = netdev_priv(dev);
4502
4503                 netif_device_detach(dev);
4504                 if (netif_running(dev))
4505                         sky2_down(dev);
4506
4507                 if (sky2->wol)
4508                         sky2_wol_init(sky2);
4509
4510                 wol |= sky2->wol;
4511         }
4512
4513         sky2_write32(hw, B0_IMSK, 0);
4514         napi_disable(&hw->napi);
4515         sky2_power_aux(hw);
4516
4517         pci_save_state(pdev);
4518         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
4519         sky2_power_state(hw, pci_choose_state(pdev, state));
4520
4521         return 0;
4522 }
4523
4524 static int sky2_resume(struct pci_dev *pdev)
4525 {
4526         struct sky2_hw *hw = pci_get_drvdata(pdev);
4527         int i, err;
4528
4529         if (!hw)
4530                 return 0;
4531
4532         sky2_power_state(hw, PCI_D0);
4533
4534         err = pci_restore_state(pdev);
4535         if (err)
4536                 goto out;
4537
4538         pci_enable_wake(pdev, PCI_D0, 0);
4539
4540         /* Re-enable all clocks */
4541         if (hw->chip_id == CHIP_ID_YUKON_EX ||
4542             hw->chip_id == CHIP_ID_YUKON_EC_U ||
4543             hw->chip_id == CHIP_ID_YUKON_FE_P)
4544                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
4545
4546         sky2_reset(hw);
4547         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4548         napi_enable(&hw->napi);
4549
4550         for (i = 0; i < hw->ports; i++) {
4551                 struct net_device *dev = hw->dev[i];
4552
4553                 netif_device_attach(dev);
4554                 if (netif_running(dev)) {
4555                         err = sky2_up(dev);
4556                         if (err) {
4557                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
4558                                        dev->name, err);
4559                                 rtnl_lock();
4560                                 dev_close(dev);
4561                                 rtnl_unlock();
4562                                 goto out;
4563                         }
4564                 }
4565         }
4566
4567         return 0;
4568 out:
4569         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4570         pci_disable_device(pdev);
4571         return err;
4572 }
4573 #endif
4574
4575 static void sky2_shutdown(struct pci_dev *pdev)
4576 {
4577         struct sky2_hw *hw = pci_get_drvdata(pdev);
4578         int i, wol = 0;
4579
4580         if (!hw)
4581                 return;
4582
4583         del_timer_sync(&hw->watchdog_timer);
4584
4585         for (i = 0; i < hw->ports; i++) {
4586                 struct net_device *dev = hw->dev[i];
4587                 struct sky2_port *sky2 = netdev_priv(dev);
4588
4589                 if (sky2->wol) {
4590                         wol = 1;
4591                         sky2_wol_init(sky2);
4592                 }
4593         }
4594
4595         if (wol)
4596                 sky2_power_aux(hw);
4597
4598         pci_enable_wake(pdev, PCI_D3hot, wol);
4599         pci_enable_wake(pdev, PCI_D3cold, wol);
4600
4601         pci_disable_device(pdev);
4602         sky2_power_state(hw, PCI_D3hot);
4603 }
4604
4605 static struct pci_driver sky2_driver = {
4606         .name = DRV_NAME,
4607         .id_table = sky2_id_table,
4608         .probe = sky2_probe,
4609         .remove = __devexit_p(sky2_remove),
4610 #ifdef CONFIG_PM
4611         .suspend = sky2_suspend,
4612         .resume = sky2_resume,
4613 #endif
4614         .shutdown = sky2_shutdown,
4615 };
4616
4617 static int __init sky2_init_module(void)
4618 {
4619         sky2_debug_init();
4620         return pci_register_driver(&sky2_driver);
4621 }
4622
4623 static void __exit sky2_cleanup_module(void)
4624 {
4625         pci_unregister_driver(&sky2_driver);
4626         sky2_debug_cleanup();
4627 }
4628
4629 module_init(sky2_init_module);
4630 module_exit(sky2_cleanup_module);
4631
4632 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
4633 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
4634 MODULE_LICENSE("GPL");
4635 MODULE_VERSION(DRV_VERSION);