drivers/ide/pci/hpt366.c

   1 /*
   2  * linux/drivers/ide/pci/hpt366.c               Version 1.24    Dec 8, 2007
   3  *
   4  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   5  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
   6  * Portions Copyright (C) 2003          Red Hat Inc
   7  * Portions Copyright (C) 2007          Bartlomiej Zolnierkiewicz
   8  * Portions Copyright (C) 2005-2007     MontaVista Software, Inc.
   9  *
  10  * Thanks to HighPoint Technologies for their assistance, and hardware.
  11  * Special Thanks to Jon Burchmore in SanDiego for the deep pockets, his
  12  * donation of an ABit BP6 mainboard, processor, and memory acellerated
  13  * development and support.
  14  *
  15  *
  16  * HighPoint has its own drivers (open source except for the RAID part)
  17  * available from http://www.highpoint-tech.com/BIOS%20+%20Driver/.
  18  * This may be useful to anyone wanting to work on this driver, however  do not
  19  * trust  them too much since the code tends to become less and less meaningful
  20  * as the time passes... :-/
  21  *
  22  * Note that final HPT370 support was done by force extraction of GPL.
  23  *
  24  * - add function for getting/setting power status of drive
  25  * - the HPT370's state machine can get confused. reset it before each dma
  26  *   xfer to prevent that from happening.
  27  * - reset state engine whenever we get an error.
  28  * - check for busmaster state at end of dma.
  29  * - use new highpoint timings.
  30  * - detect bus speed using highpoint register.
  31  * - use pll if we don't have a clock table. added a 66MHz table that's
  32  *   just 2x the 33MHz table.
  33  * - removed turnaround. NOTE: we never want to switch between pll and
  34  *   pci clocks as the chip can glitch in those cases. the highpoint
  35  *   approved workaround slows everything down too much to be useful. in
  36  *   addition, we would have to serialize access to each chip.
  37  *      Adrian Sun <a.sun@sun.com>
  38  *
  39  * add drive timings for 66MHz PCI bus,
  40  * fix ATA Cable signal detection, fix incorrect /proc info
  41  * add /proc display for per-drive PIO/DMA/UDMA mode and
  42  * per-channel ATA-33/66 Cable detect.
  43  *      Duncan Laurie <void@sun.com>
  44  *
  45  * fixup /proc output for multiple controllers
  46  *      Tim Hockin <thockin@sun.com>
  47  *
  48  * On hpt366:
  49  * Reset the hpt366 on error, reset on dma
  50  * Fix disabling Fast Interrupt hpt366.
  51  *      Mike Waychison <crlf@sun.com>
  52  *
  53  * Added support for 372N clocking and clock switching. The 372N needs
  54  * different clocks on read/write. This requires overloading rw_disk and
  55  * other deeply crazy things. Thanks to <http://www.hoerstreich.de> for
  56  * keeping me sane.
  57  *              Alan Cox <alan@redhat.com>
  58  *
  59  * - fix the clock turnaround code: it was writing to the wrong ports when
  60  *   called for the secondary channel, caching the current clock mode per-
  61  *   channel caused the cached register value to get out of sync with the
  62  *   actual one, the channels weren't serialized, the turnaround shouldn't
  63  *   be done on 66 MHz PCI bus
  64  * - disable UltraATA/100 for HPT370 by default as the 33 MHz clock being used
  65  *   does not allow for this speed anyway
  66  * - avoid touching disabled channels (e.g. HPT371/N are single channel chips,
  67  *   their primary channel is kind of virtual, it isn't tied to any pins)
  68  * - fix/remove bad/unused timing tables and use one set of tables for the whole
  69  *   HPT37x chip family; save space by introducing the separate transfer mode
  70  *   table in which the mode lookup is done
  71  * - use f_CNT value saved by  the HighPoint BIOS as reading it directly gives
  72  *   the wrong PCI frequency since DPLL has already been calibrated by BIOS;
  73  *   read it only from the function 0 of HPT374 chips
  74  * - fix the hotswap code:  it caused RESET- to glitch when tristating the bus,
  75  *   and for HPT36x the obsolete HDIO_TRISTATE_HWIF handler was called instead
  76  * - pass to init_chipset() handlers a copy of the IDE PCI device structure as
  77  *   they tamper with its fields
  78  * - pass  to the init_setup handlers a copy of the ide_pci_device_t structure
  79  *   since they may tamper with its fields
  80  * - prefix the driver startup messages with the real chip name
  81  * - claim the extra 240 bytes of I/O space for all chips
  82  * - optimize the UltraDMA filtering and the drive list lookup code
  83  * - use pci_get_slot() to get to the function 1 of HPT36x/374
  84  * - cache offset of the channel's misc. control registers (MCRs) being used
  85  *   throughout the driver
  86  * - only touch the relevant MCR when detecting the cable type on HPT374's
  87  *   function 1
  88  * - rename all the register related variables consistently
  89  * - move all the interrupt twiddling code from the speedproc handlers into
  90  *   init_hwif_hpt366(), also grouping all the DMA related code together there
  91  * - merge two HPT37x speedproc handlers, fix the PIO timing register mask and
  92  *   separate the UltraDMA and MWDMA masks there to avoid changing PIO timings
  93  *   when setting an UltraDMA mode
  94  * - fix hpt3xx_tune_drive() to set the PIO mode requested, not always select
  95  *   the best possible one
  96  * - clean up DMA timeout handling for HPT370
  97  * - switch to using the enumeration type to differ between the numerous chip
  98  *   variants, matching PCI device/revision ID with the chip type early, at the
  99  *   init_setup stage
 100  * - extend the hpt_info structure to hold the DPLL and PCI clock frequencies,
 101  *   stop duplicating it for each channel by storing the pointer in the pci_dev
 102  *   structure: first, at the init_setup stage, point it to a static "template"
 103  *   with only the chip type and its specific base DPLL frequency, the highest
 104  *   UltraDMA mode, and the chip settings table pointer filled,  then, at the
 105  *   init_chipset stage, allocate per-chip instance  and fill it with the rest
 106  *   of the necessary information
 107  * - get rid of the constant thresholds in the HPT37x PCI clock detection code,
 108  *   switch  to calculating  PCI clock frequency based on the chip's base DPLL
 109  *   frequency
 110  * - switch to using the  DPLL clock and enable UltraATA/133 mode by default on
 111  *   anything  newer than HPT370/A (except HPT374 that is not capable of this
 112  *   mode according to the manual)
 113  * - fold PCI clock detection and DPLL setup code into init_chipset_hpt366(),
 114  *   also fixing the interchanged 25/40 MHz PCI clock cases for HPT36x chips;
 115  *   unify HPT36x/37x timing setup code and the speedproc handlers by joining
 116  *   the register setting lists into the table indexed by the clock selected
 117  * - set the correct hwif->ultra_mask for each individual chip
 118  * - add Ultra and MW DMA mode filtering for the HPT37[24] based SATA cards
 119  *      Sergei Shtylyov, <sshtylyov@ru.mvista.com> or <source@mvista.com>
 120  */
 121
 122 #include <linux/types.h>
 123 #include <linux/module.h>
 124 #include <linux/kernel.h>
 125 #include <linux/delay.h>
 126 #include <linux/timer.h>
 127 #include <linux/mm.h>
 128 #include <linux/ioport.h>
 129 #include <linux/blkdev.h>
 130 #include <linux/hdreg.h>
 131
 132 #include <linux/interrupt.h>
 133 #include <linux/pci.h>
 134 #include <linux/init.h>
 135 #include <linux/ide.h>
 136
 137 #include <asm/uaccess.h>
 138 #include <asm/io.h>
 139 #include <asm/irq.h>
 140
 141 /* various tuning parameters */
 142 #define HPT_RESET_STATE_ENGINE
 143 #undef  HPT_DELAY_INTERRUPT
 144 #define HPT_SERIALIZE_IO        0
 145
 146 static const char *quirk_drives[] = {
 147         "QUANTUM FIREBALLlct08 08",
 148         "QUANTUM FIREBALLP KA6.4",
 149         "QUANTUM FIREBALLP LM20.4",
 150         "QUANTUM FIREBALLP LM20.5",
 151         NULL
 152 };
 153
 154 static const char *bad_ata100_5[] = {
 155         "IBM-DTLA-307075",
 156         "IBM-DTLA-307060",
 157         "IBM-DTLA-307045",
 158         "IBM-DTLA-307030",
 159         "IBM-DTLA-307020",
 160         "IBM-DTLA-307015",
 161         "IBM-DTLA-305040",
 162         "IBM-DTLA-305030",
 163         "IBM-DTLA-305020",
 164         "IC35L010AVER07-0",
 165         "IC35L020AVER07-0",
 166         "IC35L030AVER07-0",
 167         "IC35L040AVER07-0",
 168         "IC35L060AVER07-0",
 169         "WDC AC310200R",
 170         NULL
 171 };
 172
 173 static const char *bad_ata66_4[] = {
 174         "IBM-DTLA-307075",
 175         "IBM-DTLA-307060",
 176         "IBM-DTLA-307045",
 177         "IBM-DTLA-307030",
 178         "IBM-DTLA-307020",
 179         "IBM-DTLA-307015",
 180         "IBM-DTLA-305040",
 181         "IBM-DTLA-305030",
 182         "IBM-DTLA-305020",
 183         "IC35L010AVER07-0",
 184         "IC35L020AVER07-0",
 185         "IC35L030AVER07-0",
 186         "IC35L040AVER07-0",
 187         "IC35L060AVER07-0",
 188         "WDC AC310200R",
 189         "MAXTOR STM3320620A",
 190         NULL
 191 };
 192
 193 static const char *bad_ata66_3[] = {
 194         "WDC AC310200R",
 195         NULL
 196 };
 197
 198 static const char *bad_ata33[] = {
 199         "Maxtor 92720U8", "Maxtor 92040U6", "Maxtor 91360U4", "Maxtor 91020U3", "Maxtor 90845U3", "Maxtor 90650U2",
 200         "Maxtor 91360D8", "Maxtor 91190D7", "Maxtor 91020D6", "Maxtor 90845D5", "Maxtor 90680D4", "Maxtor 90510D3", "Maxtor 90340D2",
 201         "Maxtor 91152D8", "Maxtor 91008D7", "Maxtor 90845D6", "Maxtor 90840D6", "Maxtor 90720D5", "Maxtor 90648D5", "Maxtor 90576D4",
 202         "Maxtor 90510D4",
 203         "Maxtor 90432D3", "Maxtor 90288D2", "Maxtor 90256D2",
 204         "Maxtor 91000D8", "Maxtor 90910D8", "Maxtor 90875D7", "Maxtor 90840D7", "Maxtor 90750D6", "Maxtor 90625D5", "Maxtor 90500D4",
 205         "Maxtor 91728D8", "Maxtor 91512D7", "Maxtor 91303D6", "Maxtor 91080D5", "Maxtor 90845D4", "Maxtor 90680D4", "Maxtor 90648D3", "Maxtor 90432D2",
 206         NULL
 207 };
 208
 209 static u8 xfer_speeds[] = {
 210         XFER_UDMA_6,
 211         XFER_UDMA_5,
 212         XFER_UDMA_4,
 213         XFER_UDMA_3,
 214         XFER_UDMA_2,
 215         XFER_UDMA_1,
 216         XFER_UDMA_0,
 217
 218         XFER_MW_DMA_2,
 219         XFER_MW_DMA_1,
 220         XFER_MW_DMA_0,
 221
 222         XFER_PIO_4,
 223         XFER_PIO_3,
 224         XFER_PIO_2,
 225         XFER_PIO_1,
 226         XFER_PIO_0
 227 };
 228
 229 /* Key for bus clock timings
 230  * 36x   37x
 231  * bits  bits
 232  * 0:3   0:3    data_high_time. Inactive time of DIOW_/DIOR_ for PIO and MW DMA.
 233  *              cycles = value + 1
 234  * 4:7   4:8    data_low_time. Active time of DIOW_/DIOR_ for PIO and MW DMA.
 235  *              cycles = value + 1
 236  * 8:11  9:12   cmd_high_time. Inactive time of DIOW_/DIOR_ during task file
 237  *              register access.
 238  * 12:15 13:17  cmd_low_time. Active time of DIOW_/DIOR_ during task file
 239  *              register access.
 240  * 16:18 18:20  udma_cycle_time. Clock cycles for UDMA xfer.
 241  * -     21     CLK frequency: 0=ATA clock, 1=dual ATA clock.
 242  * 19:21 22:24  pre_high_time. Time to initialize the 1st cycle for PIO and
 243  *              MW DMA xfer.
 244  * 22:24 25:27  cmd_pre_high_time. Time to initialize the 1st PIO cycle for
 245  *              task file register access.
 246  * 28    28     UDMA enable.
 247  * 29    29     DMA  enable.
 248  * 30    30     PIO MST enable. If set, the chip is in bus master mode during
 249  *              PIO xfer.
 250  * 31    31     FIFO enable.
 251  */
 252
 253 static u32 forty_base_hpt36x[] = {
 254         /* XFER_UDMA_6 */       0x900fd943,
 255         /* XFER_UDMA_5 */       0x900fd943,
 256         /* XFER_UDMA_4 */       0x900fd943,
 257         /* XFER_UDMA_3 */       0x900ad943,
 258         /* XFER_UDMA_2 */       0x900bd943,
 259         /* XFER_UDMA_1 */       0x9008d943,
 260         /* XFER_UDMA_0 */       0x9008d943,
 261
 262         /* XFER_MW_DMA_2 */     0xa008d943,
 263         /* XFER_MW_DMA_1 */     0xa010d955,
 264         /* XFER_MW_DMA_0 */     0xa010d9fc,
 265
 266         /* XFER_PIO_4 */        0xc008d963,
 267         /* XFER_PIO_3 */        0xc010d974,
 268         /* XFER_PIO_2 */        0xc010d997,
 269         /* XFER_PIO_1 */        0xc010d9c7,
 270         /* XFER_PIO_0 */        0xc018d9d9
 271 };
 272
 273 static u32 thirty_three_base_hpt36x[] = {
 274         /* XFER_UDMA_6 */       0x90c9a731,
 275         /* XFER_UDMA_5 */       0x90c9a731,
 276         /* XFER_UDMA_4 */       0x90c9a731,
 277         /* XFER_UDMA_3 */       0x90cfa731,
 278         /* XFER_UDMA_2 */       0x90caa731,
 279         /* XFER_UDMA_1 */       0x90cba731,
 280         /* XFER_UDMA_0 */       0x90c8a731,
 281
 282         /* XFER_MW_DMA_2 */     0xa0c8a731,
 283         /* XFER_MW_DMA_1 */     0xa0c8a732,     /* 0xa0c8a733 */
 284         /* XFER_MW_DMA_0 */     0xa0c8a797,
 285
 286         /* XFER_PIO_4 */        0xc0c8a731,
 287         /* XFER_PIO_3 */        0xc0c8a742,
 288         /* XFER_PIO_2 */        0xc0d0a753,
 289         /* XFER_PIO_1 */        0xc0d0a7a3,     /* 0xc0d0a793 */
 290         /* XFER_PIO_0 */        0xc0d0a7aa      /* 0xc0d0a7a7 */
 291 };
 292
 293 static u32 twenty_five_base_hpt36x[] = {
 294         /* XFER_UDMA_6 */       0x90c98521,
 295         /* XFER_UDMA_5 */       0x90c98521,
 296         /* XFER_UDMA_4 */       0x90c98521,
 297         /* XFER_UDMA_3 */       0x90cf8521,
 298         /* XFER_UDMA_2 */       0x90cf8521,
 299         /* XFER_UDMA_1 */       0x90cb8521,
 300         /* XFER_UDMA_0 */       0x90cb8521,
 301
 302         /* XFER_MW_DMA_2 */     0xa0ca8521,
 303         /* XFER_MW_DMA_1 */     0xa0ca8532,
 304         /* XFER_MW_DMA_0 */     0xa0ca8575,
 305
 306         /* XFER_PIO_4 */        0xc0ca8521,
 307         /* XFER_PIO_3 */        0xc0ca8532,
 308         /* XFER_PIO_2 */        0xc0ca8542,
 309         /* XFER_PIO_1 */        0xc0d08572,
 310         /* XFER_PIO_0 */        0xc0d08585
 311 };
 312
 313 #if 0
 314 /* These are the timing tables from the HighPoint open source drivers... */
 315 static u32 thirty_three_base_hpt37x[] = {
 316         /* XFER_UDMA_6 */       0x12446231,     /* 0x12646231 ?? */
 317         /* XFER_UDMA_5 */       0x12446231,
 318         /* XFER_UDMA_4 */       0x12446231,
 319         /* XFER_UDMA_3 */       0x126c6231,
 320         /* XFER_UDMA_2 */       0x12486231,
 321         /* XFER_UDMA_1 */       0x124c6233,
 322         /* XFER_UDMA_0 */       0x12506297,
 323
 324         /* XFER_MW_DMA_2 */     0x22406c31,
 325         /* XFER_MW_DMA_1 */     0x22406c33,
 326         /* XFER_MW_DMA_0 */     0x22406c97,
 327
 328         /* XFER_PIO_4 */        0x06414e31,
 329         /* XFER_PIO_3 */        0x06414e42,
 330         /* XFER_PIO_2 */        0x06414e53,
 331         /* XFER_PIO_1 */        0x06814e93,
 332         /* XFER_PIO_0 */        0x06814ea7
 333 };
 334
 335 static u32 fifty_base_hpt37x[] = {
 336         /* XFER_UDMA_6 */       0x12848242,
 337         /* XFER_UDMA_5 */       0x12848242,
 338         /* XFER_UDMA_4 */       0x12ac8242,
 339         /* XFER_UDMA_3 */       0x128c8242,
 340         /* XFER_UDMA_2 */       0x120c8242,
 341         /* XFER_UDMA_1 */       0x12148254,
 342         /* XFER_UDMA_0 */       0x121882ea,
 343
 344         /* XFER_MW_DMA_2 */     0x22808242,
 345         /* XFER_MW_DMA_1 */     0x22808254,
 346         /* XFER_MW_DMA_0 */     0x228082ea,
 347
 348         /* XFER_PIO_4 */        0x0a81f442,
 349         /* XFER_PIO_3 */        0x0a81f443,
 350         /* XFER_PIO_2 */        0x0a81f454,
 351         /* XFER_PIO_1 */        0x0ac1f465,
 352         /* XFER_PIO_0 */        0x0ac1f48a
 353 };
 354
 355 static u32 sixty_six_base_hpt37x[] = {
 356         /* XFER_UDMA_6 */       0x1c869c62,
 357         /* XFER_UDMA_5 */       0x1cae9c62,     /* 0x1c8a9c62 */
 358         /* XFER_UDMA_4 */       0x1c8a9c62,
 359         /* XFER_UDMA_3 */       0x1c8e9c62,
 360         /* XFER_UDMA_2 */       0x1c929c62,
 361         /* XFER_UDMA_1 */       0x1c9a9c62,
 362         /* XFER_UDMA_0 */       0x1c829c62,
 363
 364         /* XFER_MW_DMA_2 */     0x2c829c62,
 365         /* XFER_MW_DMA_1 */     0x2c829c66,
 366         /* XFER_MW_DMA_0 */     0x2c829d2e,
 367
 368         /* XFER_PIO_4 */        0x0c829c62,
 369         /* XFER_PIO_3 */        0x0c829c84,
 370         /* XFER_PIO_2 */        0x0c829ca6,
 371         /* XFER_PIO_1 */        0x0d029d26,
 372         /* XFER_PIO_0 */        0x0d029d5e
 373 };
 374 #else
 375 /*
 376  * The following are the new timing tables with PIO mode data/taskfile transfer
 377  * overclocking fixed...
 378  */
 379
 380 /* This table is taken from the HPT370 data manual rev. 1.02 */
 381 static u32 thirty_three_base_hpt37x[] = {
 382         /* XFER_UDMA_6 */       0x16455031,     /* 0x16655031 ?? */
 383         /* XFER_UDMA_5 */       0x16455031,
 384         /* XFER_UDMA_4 */       0x16455031,
 385         /* XFER_UDMA_3 */       0x166d5031,
 386         /* XFER_UDMA_2 */       0x16495031,
 387         /* XFER_UDMA_1 */       0x164d5033,
 388         /* XFER_UDMA_0 */       0x16515097,
 389
 390         /* XFER_MW_DMA_2 */     0x26515031,
 391         /* XFER_MW_DMA_1 */     0x26515033,
 392         /* XFER_MW_DMA_0 */     0x26515097,
 393
 394         /* XFER_PIO_4 */        0x06515021,
 395         /* XFER_PIO_3 */        0x06515022,
 396         /* XFER_PIO_2 */        0x06515033,
 397         /* XFER_PIO_1 */        0x06915065,
 398         /* XFER_PIO_0 */        0x06d1508a
 399 };
 400
 401 static u32 fifty_base_hpt37x[] = {
 402         /* XFER_UDMA_6 */       0x1a861842,
 403         /* XFER_UDMA_5 */       0x1a861842,
 404         /* XFER_UDMA_4 */       0x1aae1842,
 405         /* XFER_UDMA_3 */       0x1a8e1842,
 406         /* XFER_UDMA_2 */       0x1a0e1842,
 407         /* XFER_UDMA_1 */       0x1a161854,
 408         /* XFER_UDMA_0 */       0x1a1a18ea,
 409
 410         /* XFER_MW_DMA_2 */     0x2a821842,
 411         /* XFER_MW_DMA_1 */     0x2a821854,
 412         /* XFER_MW_DMA_0 */     0x2a8218ea,
 413
 414         /* XFER_PIO_4 */        0x0a821842,
 415         /* XFER_PIO_3 */        0x0a821843,
 416         /* XFER_PIO_2 */        0x0a821855,
 417         /* XFER_PIO_1 */        0x0ac218a8,
 418         /* XFER_PIO_0 */        0x0b02190c
 419 };
 420
 421 static u32 sixty_six_base_hpt37x[] = {
 422         /* XFER_UDMA_6 */       0x1c86fe62,
 423         /* XFER_UDMA_5 */       0x1caefe62,     /* 0x1c8afe62 */
 424         /* XFER_UDMA_4 */       0x1c8afe62,
 425         /* XFER_UDMA_3 */       0x1c8efe62,
 426         /* XFER_UDMA_2 */       0x1c92fe62,
 427         /* XFER_UDMA_1 */       0x1c9afe62,
 428         /* XFER_UDMA_0 */       0x1c82fe62,
 429
 430         /* XFER_MW_DMA_2 */     0x2c82fe62,
 431         /* XFER_MW_DMA_1 */     0x2c82fe66,
 432         /* XFER_MW_DMA_0 */     0x2c82ff2e,
 433
 434         /* XFER_PIO_4 */        0x0c82fe62,
 435         /* XFER_PIO_3 */        0x0c82fe84,
 436         /* XFER_PIO_2 */        0x0c82fea6,
 437         /* XFER_PIO_1 */        0x0d02ff26,
 438         /* XFER_PIO_0 */        0x0d42ff7f
 439 };
 440 #endif
 441
 442 #define HPT366_DEBUG_DRIVE_INFO         0
 443 #define HPT371_ALLOW_ATA133_6           1
 444 #define HPT302_ALLOW_ATA133_6           1
 445 #define HPT372_ALLOW_ATA133_6           1
 446 #define HPT370_ALLOW_ATA100_5           0
 447 #define HPT366_ALLOW_ATA66_4            1
 448 #define HPT366_ALLOW_ATA66_3            1
 449 #define HPT366_MAX_DEVS                 8
 450
 451 /* Supported ATA clock frequencies */
 452 enum ata_clock {
 453         ATA_CLOCK_25MHZ,
 454         ATA_CLOCK_33MHZ,
 455         ATA_CLOCK_40MHZ,
 456         ATA_CLOCK_50MHZ,
 457         ATA_CLOCK_66MHZ,
 458         NUM_ATA_CLOCKS
 459 };
 460
 461 /*
 462  *      Hold all the HighPoint chip information in one place.
 463  */
 464
 465 struct hpt_info {
 466         char *chip_name;        /* Chip name */
 467         u8 chip_type;           /* Chip type */
 468         u8 udma_mask;           /* Allowed UltraDMA modes mask. */
 469         u8 dpll_clk;            /* DPLL clock in MHz */
 470         u8 pci_clk;             /* PCI  clock in MHz */
 471         u32 **settings;         /* Chipset settings table */
 472 };
 473
 474 /* Supported HighPoint chips */
 475 enum {
 476         HPT36x,
 477         HPT370,
 478         HPT370A,
 479         HPT374,
 480         HPT372,
 481         HPT372A,
 482         HPT302,
 483         HPT371,
 484         HPT372N,
 485         HPT302N,
 486         HPT371N
 487 };
 488
 489 static u32 *hpt36x_settings[NUM_ATA_CLOCKS] = {
 490         twenty_five_base_hpt36x,
 491         thirty_three_base_hpt36x,
 492         forty_base_hpt36x,
 493         NULL,
 494         NULL
 495 };
 496
 497 static u32 *hpt37x_settings[NUM_ATA_CLOCKS] = {
 498         NULL,
 499         thirty_three_base_hpt37x,
 500         NULL,
 501         fifty_base_hpt37x,
 502         sixty_six_base_hpt37x
 503 };
 504
 505 static const struct hpt_info hpt36x __devinitdata = {
 506         .chip_name      = "HPT36x",
 507         .chip_type      = HPT36x,
 508         .udma_mask      = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ? ATA_UDMA4 : ATA_UDMA3) : ATA_UDMA2,
 509         .dpll_clk       = 0,    /* no DPLL */
 510         .settings       = hpt36x_settings
 511 };
 512
 513 static const struct hpt_info hpt370 __devinitdata = {
 514         .chip_name      = "HPT370",
 515         .chip_type      = HPT370,
 516         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 517         .dpll_clk       = 48,
 518         .settings       = hpt37x_settings
 519 };
 520
 521 static const struct hpt_info hpt370a __devinitdata = {
 522         .chip_name      = "HPT370A",
 523         .chip_type      = HPT370A,
 524         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 525         .dpll_clk       = 48,
 526         .settings       = hpt37x_settings
 527 };
 528
 529 static const struct hpt_info hpt374 __devinitdata = {
 530         .chip_name      = "HPT374",
 531         .chip_type      = HPT374,
 532         .udma_mask      = ATA_UDMA5,
 533         .dpll_clk       = 48,
 534         .settings       = hpt37x_settings
 535 };
 536
 537 static const struct hpt_info hpt372 __devinitdata = {
 538         .chip_name      = "HPT372",
 539         .chip_type      = HPT372,
 540         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 541         .dpll_clk       = 55,
 542         .settings       = hpt37x_settings
 543 };
 544
 545 static const struct hpt_info hpt372a __devinitdata = {
 546         .chip_name      = "HPT372A",
 547         .chip_type      = HPT372A,
 548         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 549         .dpll_clk       = 66,
 550         .settings       = hpt37x_settings
 551 };
 552
 553 static const struct hpt_info hpt302 __devinitdata = {
 554         .chip_name      = "HPT302",
 555         .chip_type      = HPT302,
 556         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 557         .dpll_clk       = 66,
 558         .settings       = hpt37x_settings
 559 };
 560
 561 static const struct hpt_info hpt371 __devinitdata = {
 562         .chip_name      = "HPT371",
 563         .chip_type      = HPT371,
 564         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 565         .dpll_clk       = 66,
 566         .settings       = hpt37x_settings
 567 };
 568
 569 static const struct hpt_info hpt372n __devinitdata = {
 570         .chip_name      = "HPT372N",
 571         .chip_type      = HPT372N,
 572         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 573         .dpll_clk       = 77,
 574         .settings       = hpt37x_settings
 575 };
 576
 577 static const struct hpt_info hpt302n __devinitdata = {
 578         .chip_name      = "HPT302N",
 579         .chip_type      = HPT302N,
 580         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 581         .dpll_clk       = 77,
 582         .settings       = hpt37x_settings
 583 };
 584
 585 static const struct hpt_info hpt371n __devinitdata = {
 586         .chip_name      = "HPT371N",
 587         .chip_type      = HPT371N,
 588         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 589         .dpll_clk       = 77,
 590         .settings       = hpt37x_settings
 591 };
 592
 593 static int check_in_drive_list(ide_drive_t *drive, const char **list)
 594 {
 595         struct hd_driveid *id = drive->id;
 596
 597         while (*list)
 598                 if (!strcmp(*list++,id->model))
 599                         return 1;
 600         return 0;
 601 }
 602
 603 /*
 604  * The Marvell bridge chips used on the HighPoint SATA cards do not seem
 605  * to support the UltraDMA modes 1, 2, and 3 as well as any MWDMA modes...
 606  */
 607
 608 static u8 hpt3xx_udma_filter(ide_drive_t *drive)
 609 {
 610         ide_hwif_t *hwif        = HWIF(drive);
 611         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 612         u8 mask                 = hwif->ultra_mask;
 613
 614         switch (info->chip_type) {
 615         case HPT36x:
 616                 if (!HPT366_ALLOW_ATA66_4 ||
 617                     check_in_drive_list(drive, bad_ata66_4))
 618                         mask = ATA_UDMA3;
 619
 620                 if (!HPT366_ALLOW_ATA66_3 ||
 621                     check_in_drive_list(drive, bad_ata66_3))
 622                         mask = ATA_UDMA2;
 623                 break;
 624         case HPT370:
 625                 if (!HPT370_ALLOW_ATA100_5 ||
 626                     check_in_drive_list(drive, bad_ata100_5))
 627                         mask = ATA_UDMA4;
 628                 break;
 629         case HPT370A:
 630                 if (!HPT370_ALLOW_ATA100_5 ||
 631                     check_in_drive_list(drive, bad_ata100_5))
 632                         return ATA_UDMA4;
 633         case HPT372 :
 634         case HPT372A:
 635         case HPT372N:
 636         case HPT374 :
 637                 if (ide_dev_is_sata(drive->id))
 638                         mask &= ~0x0e;
 639                 /* Fall thru */
 640         default:
 641                 return mask;
 642         }
 643
 644         return check_in_drive_list(drive, bad_ata33) ? 0x00 : mask;
 645 }
 646
 647 static u8 hpt3xx_mdma_filter(ide_drive_t *drive)
 648 {
 649         ide_hwif_t *hwif        = HWIF(drive);
 650         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 651
 652         switch (info->chip_type) {
 653         case HPT372 :
 654         case HPT372A:
 655         case HPT372N:
 656         case HPT374 :
 657                 if (ide_dev_is_sata(drive->id))
 658                         return 0x00;
 659                 /* Fall thru */
 660         default:
 661                 return 0x07;
 662         }
 663 }
 664
 665 static u32 get_speed_setting(u8 speed, struct hpt_info *info)
 666 {
 667         int i;
 668
 669         /*
 670          * Lookup the transfer mode table to get the index into
 671          * the timing table.
 672          *
 673          * NOTE: For XFER_PIO_SLOW, PIO mode 0 timings will be used.
 674          */
 675         for (i = 0; i < ARRAY_SIZE(xfer_speeds) - 1; i++)
 676                 if (xfer_speeds[i] == speed)
 677                         break;
 678         /*
 679          * NOTE: info->settings only points to the pointer
 680          * to the list of the actual register values
 681          */
 682         return (*info->settings)[i];
 683 }
 684
 685 static void hpt36x_set_mode(ide_drive_t *drive, const u8 speed)
 686 {
 687         ide_hwif_t *hwif        = HWIF(drive);
 688         struct pci_dev  *dev    = hwif->pci_dev;
 689         struct hpt_info *info   = pci_get_drvdata(dev);
 690         u8  itr_addr            = drive->dn ? 0x44 : 0x40;
 691         u32 old_itr             = 0;
 692         u32 new_itr             = get_speed_setting(speed, info);
 693         u32 itr_mask            = speed < XFER_MW_DMA_0 ? 0xc1f8ffff :
 694                                  (speed < XFER_UDMA_0   ? 0x303800ff :
 695                                                           0x30070000);
 696
 697         pci_read_config_dword(dev, itr_addr, &old_itr);
 698         new_itr = (old_itr & ~itr_mask) | (new_itr & itr_mask);
 699         /*
 700          * Disable on-chip PIO FIFO/buffer (and PIO MST mode as well)
 701          * to avoid problems handling I/O errors later
 702          */
 703         new_itr &= ~0xc0000000;
 704
 705         pci_write_config_dword(dev, itr_addr, new_itr);
 706 }
 707
 708 static void hpt37x_set_mode(ide_drive_t *drive, const u8 speed)
 709 {
 710         ide_hwif_t *hwif        = HWIF(drive);
 711         struct pci_dev  *dev    = hwif->pci_dev;
 712         struct hpt_info *info   = pci_get_drvdata(dev);
 713         u8  itr_addr            = 0x40 + (drive->dn * 4);
 714         u32 old_itr             = 0;
 715         u32 new_itr             = get_speed_setting(speed, info);
 716         u32 itr_mask            = speed < XFER_MW_DMA_0 ? 0xcfc3ffff :
 717                                  (speed < XFER_UDMA_0   ? 0x31c001ff :
 718                                                           0x303c0000);
 719
 720         pci_read_config_dword(dev, itr_addr, &old_itr);
 721         new_itr = (old_itr & ~itr_mask) | (new_itr & itr_mask);
 722
 723         if (speed < XFER_MW_DMA_0)
 724                 new_itr &= ~0x80000000; /* Disable on-chip PIO FIFO/buffer */
 725         pci_write_config_dword(dev, itr_addr, new_itr);
 726 }
 727
 728 static void hpt3xx_set_pio_mode(ide_drive_t *drive, const u8 pio)
 729 {
 730         HWIF(drive)->set_dma_mode(drive, XFER_PIO_0 + pio);
 731 }
 732
 733 static int hpt3xx_quirkproc(ide_drive_t *drive)
 734 {
 735         struct hd_driveid *id   = drive->id;
 736         const  char **list      = quirk_drives;
 737
 738         while (*list)
 739                 if (strstr(id->model, *list++))
 740                         return 1;
 741         return 0;
 742 }
 743
 744 static void hpt3xx_intrproc(ide_drive_t *drive)
 745 {
 746         if (drive->quirk_list)
 747                 return;
 748
 749         /* drives in the quirk_list may not like intr setups/cleanups */
 750         outb(drive->ctl | 2, IDE_CONTROL_REG);
 751 }
 752
 753 static void hpt3xx_maskproc(ide_drive_t *drive, int mask)
 754 {
 755         ide_hwif_t *hwif        = HWIF(drive);
 756         struct pci_dev  *dev    = hwif->pci_dev;
 757         struct hpt_info *info   = pci_get_drvdata(dev);
 758
 759         if (drive->quirk_list) {
 760                 if (info->chip_type >= HPT370) {
 761                         u8 scr1 = 0;
 762
 763                         pci_read_config_byte(dev, 0x5a, &scr1);
 764                         if (((scr1 & 0x10) >> 4) != mask) {
 765                                 if (mask)
 766                                         scr1 |=  0x10;
 767                                 else
 768                                         scr1 &= ~0x10;
 769                                 pci_write_config_byte(dev, 0x5a, scr1);
 770                         }
 771                 } else {
 772                         if (mask)
 773                                 disable_irq(hwif->irq);
 774                         else
 775                                 enable_irq (hwif->irq);
 776                 }
 777         } else
 778                 outb(mask ? (drive->ctl | 2) : (drive->ctl & ~2),
 779                      IDE_CONTROL_REG);
 780 }
 781
 782 /*
 783  * This is specific to the HPT366 UDMA chipset
 784  * by HighPoint|Triones Technologies, Inc.
 785  */
 786 static void hpt366_dma_lost_irq(ide_drive_t *drive)
 787 {
 788         struct pci_dev *dev = HWIF(drive)->pci_dev;
 789         u8 mcr1 = 0, mcr3 = 0, scr1 = 0;
 790
 791         pci_read_config_byte(dev, 0x50, &mcr1);
 792         pci_read_config_byte(dev, 0x52, &mcr3);
 793         pci_read_config_byte(dev, 0x5a, &scr1);
 794         printk("%s: (%s)  mcr1=0x%02x, mcr3=0x%02x, scr1=0x%02x\n",
 795                 drive->name, __FUNCTION__, mcr1, mcr3, scr1);
 796         if (scr1 & 0x10)
 797                 pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
 798         ide_dma_lost_irq(drive);
 799 }
 800
 801 static void hpt370_clear_engine(ide_drive_t *drive)
 802 {
 803         ide_hwif_t *hwif = HWIF(drive);
 804
 805         pci_write_config_byte(hwif->pci_dev, hwif->select_data, 0x37);
 806         udelay(10);
 807 }
 808
 809 static void hpt370_irq_timeout(ide_drive_t *drive)
 810 {
 811         ide_hwif_t *hwif        = HWIF(drive);
 812         u16 bfifo               = 0;
 813         u8  dma_cmd;
 814
 815         pci_read_config_word(hwif->pci_dev, hwif->select_data + 2, &bfifo);
 816         printk(KERN_DEBUG "%s: %d bytes in FIFO\n", drive->name, bfifo & 0x1ff);
 817
 818         /* get DMA command mode */
 819         dma_cmd = inb(hwif->dma_command);
 820         /* stop DMA */
 821         outb(dma_cmd & ~0x1, hwif->dma_command);
 822         hpt370_clear_engine(drive);
 823 }
 824
 825 static void hpt370_ide_dma_start(ide_drive_t *drive)
 826 {
 827 #ifdef HPT_RESET_STATE_ENGINE
 828         hpt370_clear_engine(drive);
 829 #endif
 830         ide_dma_start(drive);
 831 }
 832
 833 static int hpt370_ide_dma_end(ide_drive_t *drive)
 834 {
 835         ide_hwif_t *hwif        = HWIF(drive);
 836         u8  dma_stat            = inb(hwif->dma_status);
 837
 838         if (dma_stat & 0x01) {
 839                 /* wait a little */
 840                 udelay(20);
 841                 dma_stat = inb(hwif->dma_status);
 842                 if (dma_stat & 0x01)
 843                         hpt370_irq_timeout(drive);
 844         }
 845         return __ide_dma_end(drive);
 846 }
 847
 848 static void hpt370_dma_timeout(ide_drive_t *drive)
 849 {
 850         hpt370_irq_timeout(drive);
 851         ide_dma_timeout(drive);
 852 }
 853
 854 /* returns 1 if DMA IRQ issued, 0 otherwise */
 855 static int hpt374_ide_dma_test_irq(ide_drive_t *drive)
 856 {
 857         ide_hwif_t *hwif        = HWIF(drive);
 858         u16 bfifo               = 0;
 859         u8  dma_stat;
 860
 861         pci_read_config_word(hwif->pci_dev, hwif->select_data + 2, &bfifo);
 862         if (bfifo & 0x1FF) {
 863 //              printk("%s: %d bytes in FIFO\n", drive->name, bfifo);
 864                 return 0;
 865         }
 866
 867         dma_stat = inb(hwif->dma_status);
 868         /* return 1 if INTR asserted */
 869         if (dma_stat & 4)
 870                 return 1;
 871
 872         if (!drive->waiting_for_dma)
 873                 printk(KERN_WARNING "%s: (%s) called while not waiting\n",
 874                                 drive->name, __FUNCTION__);
 875         return 0;
 876 }
 877
 878 static int hpt374_ide_dma_end(ide_drive_t *drive)
 879 {
 880         ide_hwif_t *hwif        = HWIF(drive);
 881         struct pci_dev  *dev    = hwif->pci_dev;
 882         u8 mcr  = 0, mcr_addr   = hwif->select_data;
 883         u8 bwsr = 0, mask       = hwif->channel ? 0x02 : 0x01;
 884
 885         pci_read_config_byte(dev, 0x6a, &bwsr);
 886         pci_read_config_byte(dev, mcr_addr, &mcr);
 887         if (bwsr & mask)
 888                 pci_write_config_byte(dev, mcr_addr, mcr | 0x30);
 889         return __ide_dma_end(drive);
 890 }
 891
 892 /**
 893  *      hpt3xxn_set_clock       -       perform clock switching dance
 894  *      @hwif: hwif to switch
 895  *      @mode: clocking mode (0x21 for write, 0x23 otherwise)
 896  *
 897  *      Switch the DPLL clock on the HPT3xxN devices. This is a right mess.
 898  */
 899
 900 static void hpt3xxn_set_clock(ide_hwif_t *hwif, u8 mode)
 901 {
 902         u8 scr2 = inb(hwif->dma_master + 0x7b);
 903
 904         if ((scr2 & 0x7f) == mode)
 905                 return;
 906
 907         /* Tristate the bus */
 908         outb(0x80, hwif->dma_master + 0x73);
 909         outb(0x80, hwif->dma_master + 0x77);
 910
 911         /* Switch clock and reset channels */
 912         outb(mode, hwif->dma_master + 0x7b);
 913         outb(0xc0, hwif->dma_master + 0x79);
 914
 915         /*
 916          * Reset the state machines.
 917          * NOTE: avoid accidentally enabling the disabled channels.
 918          */
 919         outb(inb(hwif->dma_master + 0x70) | 0x32, hwif->dma_master + 0x70);
 920         outb(inb(hwif->dma_master + 0x74) | 0x32, hwif->dma_master + 0x74);
 921
 922         /* Complete reset */
 923         outb(0x00, hwif->dma_master + 0x79);
 924
 925         /* Reconnect channels to bus */
 926         outb(0x00, hwif->dma_master + 0x73);
 927         outb(0x00, hwif->dma_master + 0x77);
 928 }
 929
 930 /**
 931  *      hpt3xxn_rw_disk         -       prepare for I/O
 932  *      @drive: drive for command
 933  *      @rq: block request structure
 934  *
 935  *      This is called when a disk I/O is issued to HPT3xxN.
 936  *      We need it because of the clock switching.
 937  */
 938
 939 static void hpt3xxn_rw_disk(ide_drive_t *drive, struct request *rq)
 940 {
 941         hpt3xxn_set_clock(HWIF(drive), rq_data_dir(rq) ? 0x23 : 0x21);
 942 }
 943
 944 /*
 945  * Set/get power state for a drive.
 946  * NOTE: affects both drives on each channel.
 947  *
 948  * When we turn the power back on, we need to re-initialize things.
 949  */
 950 #define TRISTATE_BIT  0x8000
 951
 952 static int hpt3xx_busproc(ide_drive_t *drive, int state)
 953 {
 954         ide_hwif_t *hwif        = HWIF(drive);
 955         struct pci_dev *dev     = hwif->pci_dev;
 956         u8  mcr_addr            = hwif->select_data + 2;
 957         u8  resetmask           = hwif->channel ? 0x80 : 0x40;
 958         u8  bsr2                = 0;
 959         u16 mcr                 = 0;
 960
 961         hwif->bus_state = state;
 962
 963         /* Grab the status. */
 964         pci_read_config_word(dev, mcr_addr, &mcr);
 965         pci_read_config_byte(dev, 0x59, &bsr2);
 966
 967         /*
 968          * Set the state. We don't set it if we don't need to do so.
 969          * Make sure that the drive knows that it has failed if it's off.
 970          */
 971         switch (state) {
 972         case BUSSTATE_ON:
 973                 if (!(bsr2 & resetmask))
 974                         return 0;
 975                 hwif->drives[0].failures = hwif->drives[1].failures = 0;
 976
 977                 pci_write_config_byte(dev, 0x59, bsr2 & ~resetmask);
 978                 pci_write_config_word(dev, mcr_addr, mcr & ~TRISTATE_BIT);
 979                 return 0;
 980         case BUSSTATE_OFF:
 981                 if ((bsr2 & resetmask) && !(mcr & TRISTATE_BIT))
 982                         return 0;
 983                 mcr &= ~TRISTATE_BIT;
 984                 break;
 985         case BUSSTATE_TRISTATE:
 986                 if ((bsr2 & resetmask) &&  (mcr & TRISTATE_BIT))
 987                         return 0;
 988                 mcr |= TRISTATE_BIT;
 989                 break;
 990         default:
 991                 return -EINVAL;
 992         }
 993
 994         hwif->drives[0].failures = hwif->drives[0].max_failures + 1;
 995         hwif->drives[1].failures = hwif->drives[1].max_failures + 1;
 996
 997         pci_write_config_word(dev, mcr_addr, mcr);
 998         pci_write_config_byte(dev, 0x59, bsr2 | resetmask);
 999         return 0;
1000 }
1001
1002 /**
1003  *      hpt37x_calibrate_dpll   -       calibrate the DPLL
1004  *      @dev: PCI device
1005  *
1006  *      Perform a calibration cycle on the DPLL.
1007  *      Returns 1 if this succeeds
1008  */
1009 static int __devinit hpt37x_calibrate_dpll(struct pci_dev *dev, u16 f_low, u16 f_high)
1010 {
1011         u32 dpll = (f_high << 16) | f_low | 0x100;
1012         u8  scr2;
1013         int i;
1014
1015         pci_write_config_dword(dev, 0x5c, dpll);
1016
1017         /* Wait for oscillator ready */
1018         for(i = 0; i < 0x5000; ++i) {
1019                 udelay(50);
1020                 pci_read_config_byte(dev, 0x5b, &scr2);
1021                 if (scr2 & 0x80)
1022                         break;
1023         }
1024         /* See if it stays ready (we'll just bail out if it's not yet) */
1025         for(i = 0; i < 0x1000; ++i) {
1026                 pci_read_config_byte(dev, 0x5b, &scr2);
1027                 /* DPLL destabilized? */
1028                 if(!(scr2 & 0x80))
1029                         return 0;
1030         }
1031         /* Turn off tuning, we have the DPLL set */
1032         pci_read_config_dword (dev, 0x5c, &dpll);
1033         pci_write_config_dword(dev, 0x5c, (dpll & ~0x100));
1034         return 1;
1035 }
1036
1037 static unsigned int __devinit init_chipset_hpt366(struct pci_dev *dev, const char *name)
1038 {
1039         struct hpt_info *info   = kmalloc(sizeof(struct hpt_info), GFP_KERNEL);
1040         unsigned long io_base   = pci_resource_start(dev, 4);
1041         u8 pci_clk,  dpll_clk   = 0;    /* PCI and DPLL clock in MHz */
1042         u8 chip_type;
1043         enum ata_clock  clock;
1044
1045         if (info == NULL) {
1046                 printk(KERN_ERR "%s: out of memory!\n", name);
1047                 return -ENOMEM;
1048         }
1049
1050         /*
1051          * Copy everything from a static "template" structure
1052          * to just allocated per-chip hpt_info structure.
1053          */
1054         memcpy(info, pci_get_drvdata(dev), sizeof(struct hpt_info));
1055         chip_type = info->chip_type;
1056
1057         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
1058         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
1059         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
1060         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
1061
1062         /*
1063          * First, try to estimate the PCI clock frequency...
1064          */
1065         if (chip_type >= HPT370) {
1066                 u8  scr1  = 0;
1067                 u16 f_cnt = 0;
1068                 u32 temp  = 0;
1069
1070                 /* Interrupt force enable. */
1071                 pci_read_config_byte(dev, 0x5a, &scr1);
1072                 if (scr1 & 0x10)
1073                         pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
1074
1075                 /*
1076                  * HighPoint does this for HPT372A.
1077                  * NOTE: This register is only writeable via I/O space.
1078                  */
1079                 if (chip_type == HPT372A)
1080                         outb(0x0e, io_base + 0x9c);
1081
1082                 /*
1083                  * Default to PCI clock. Make sure MA15/16 are set to output
1084                  * to prevent drives having problems with 40-pin cables.
1085                  */
1086                 pci_write_config_byte(dev, 0x5b, 0x23);
1087
1088                 /*
1089                  * We'll have to read f_CNT value in order to determine
1090                  * the PCI clock frequency according to the following ratio:
1091                  *
1092                  * f_CNT = Fpci * 192 / Fdpll
1093                  *
1094                  * First try reading the register in which the HighPoint BIOS
1095                  * saves f_CNT value before  reprogramming the DPLL from its
1096                  * default setting (which differs for the various chips).
1097                  *
1098                  * NOTE: This register is only accessible via I/O space;
1099                  * HPT374 BIOS only saves it for the function 0, so we have to
1100                  * always read it from there -- no need to check the result of
1101                  * pci_get_slot() for the function 0 as the whole device has
1102                  * been already "pinned" (via function 1) in init_setup_hpt374()
1103                  */
1104                 if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1105                         struct pci_dev  *dev1 = pci_get_slot(dev->bus,
1106                                                              dev->devfn - 1);
1107                         unsigned long io_base = pci_resource_start(dev1, 4);
1108
1109                         temp =  inl(io_base + 0x90);
1110                         pci_dev_put(dev1);
1111                 } else
1112                         temp =  inl(io_base + 0x90);
1113
1114                 /*
1115                  * In case the signature check fails, we'll have to
1116                  * resort to reading the f_CNT register itself in hopes
1117                  * that nobody has touched the DPLL yet...
1118                  */
1119                 if ((temp & 0xFFFFF000) != 0xABCDE000) {
1120                         int i;
1121
1122                         printk(KERN_WARNING "%s: no clock data saved by BIOS\n",
1123                                name);
1124
1125                         /* Calculate the average value of f_CNT. */
1126                         for (temp = i = 0; i < 128; i++) {
1127                                 pci_read_config_word(dev, 0x78, &f_cnt);
1128                                 temp += f_cnt & 0x1ff;
1129                                 mdelay(1);
1130                         }
1131                         f_cnt = temp / 128;
1132                 } else
1133                         f_cnt = temp & 0x1ff;
1134
1135                 dpll_clk = info->dpll_clk;
1136                 pci_clk  = (f_cnt * dpll_clk) / 192;
1137
1138                 /* Clamp PCI clock to bands. */
1139                 if (pci_clk < 40)
1140                         pci_clk = 33;
1141                 else if(pci_clk < 45)
1142                         pci_clk = 40;
1143                 else if(pci_clk < 55)
1144                         pci_clk = 50;
1145                 else
1146                         pci_clk = 66;
1147
1148                 printk(KERN_INFO "%s: DPLL base: %d MHz, f_CNT: %d, "
1149                        "assuming %d MHz PCI\n", name, dpll_clk, f_cnt, pci_clk);
1150         } else {
1151                 u32 itr1 = 0;
1152
1153                 pci_read_config_dword(dev, 0x40, &itr1);
1154
1155                 /* Detect PCI clock by looking at cmd_high_time. */
1156                 switch((itr1 >> 8) & 0x07) {
1157                         case 0x09:
1158                                 pci_clk = 40;
1159                                 break;
1160                         case 0x05:
1161                                 pci_clk = 25;
1162                                 break;
1163                         case 0x07:
1164                         default:
1165                                 pci_clk = 33;
1166                                 break;
1167                 }
1168         }
1169
1170         /* Let's assume we'll use PCI clock for the ATA clock... */
1171         switch (pci_clk) {
1172                 case 25:
1173                         clock = ATA_CLOCK_25MHZ;
1174                         break;
1175                 case 33:
1176                 default:
1177                         clock = ATA_CLOCK_33MHZ;
1178                         break;
1179                 case 40:
1180                         clock = ATA_CLOCK_40MHZ;
1181                         break;
1182                 case 50:
1183                         clock = ATA_CLOCK_50MHZ;
1184                         break;
1185                 case 66:
1186                         clock = ATA_CLOCK_66MHZ;
1187                         break;
1188         }
1189
1190         /*
1191          * Only try the DPLL if we don't have a table for the PCI clock that
1192          * we are running at for HPT370/A, always use it  for anything newer...
1193          *
1194          * NOTE: Using the internal DPLL results in slow reads on 33 MHz PCI.
1195          * We also  don't like using  the DPLL because this causes glitches
1196          * on PRST-/SRST- when the state engine gets reset...
1197          */
1198         if (chip_type >= HPT374 || info->settings[clock] == NULL) {
1199                 u16 f_low, delta = pci_clk < 50 ? 2 : 4;
1200                 int adjust;
1201
1202                  /*
1203                   * Select 66 MHz DPLL clock only if UltraATA/133 mode is
1204                   * supported/enabled, use 50 MHz DPLL clock otherwise...
1205                   */
1206                 if (info->udma_mask == ATA_UDMA6) {
1207                         dpll_clk = 66;
1208                         clock = ATA_CLOCK_66MHZ;
1209                 } else if (dpll_clk) {  /* HPT36x chips don't have DPLL */
1210                         dpll_clk = 50;
1211                         clock = ATA_CLOCK_50MHZ;
1212                 }
1213
1214                 if (info->settings[clock] == NULL) {
1215                         printk(KERN_ERR "%s: unknown bus timing!\n", name);
1216                         kfree(info);
1217                         return -EIO;
1218                 }
1219
1220                 /* Select the DPLL clock. */
1221                 pci_write_config_byte(dev, 0x5b, 0x21);
1222
1223                 /*
1224                  * Adjust the DPLL based upon PCI clock, enable it,
1225                  * and wait for stabilization...
1226                  */
1227                 f_low = (pci_clk * 48) / dpll_clk;
1228
1229                 for (adjust = 0; adjust < 8; adjust++) {
1230                         if(hpt37x_calibrate_dpll(dev, f_low, f_low + delta))
1231                                 break;
1232
1233                         /*
1234                          * See if it'll settle at a fractionally different clock
1235                          */
1236                         if (adjust & 1)
1237                                 f_low -= adjust >> 1;
1238                         else
1239                                 f_low += adjust >> 1;
1240                 }
1241                 if (adjust == 8) {
1242                         printk(KERN_ERR "%s: DPLL did not stabilize!\n", name);
1243                         kfree(info);
1244                         return -EIO;
1245                 }
1246
1247                 printk("%s: using %d MHz DPLL clock\n", name, dpll_clk);
1248         } else {
1249                 /* Mark the fact that we're not using the DPLL. */
1250                 dpll_clk = 0;
1251
1252                 printk("%s: using %d MHz PCI clock\n", name, pci_clk);
1253         }
1254
1255         /*
1256          * Advance the table pointer to a slot which points to the list
1257          * of the register values settings matching the clock being used.
1258          */
1259         info->settings += clock;
1260
1261         /* Store the clock frequencies. */
1262         info->dpll_clk  = dpll_clk;
1263         info->pci_clk   = pci_clk;
1264
1265         /* Point to this chip's own instance of the hpt_info structure. */
1266         pci_set_drvdata(dev, info);
1267
1268         if (chip_type >= HPT370) {
1269                 u8  mcr1, mcr4;
1270
1271                 /*
1272                  * Reset the state engines.
1273                  * NOTE: Avoid accidentally enabling the disabled channels.
1274                  */
1275                 pci_read_config_byte (dev, 0x50, &mcr1);
1276                 pci_read_config_byte (dev, 0x54, &mcr4);
1277                 pci_write_config_byte(dev, 0x50, (mcr1 | 0x32));
1278                 pci_write_config_byte(dev, 0x54, (mcr4 | 0x32));
1279                 udelay(100);
1280         }
1281
1282         /*
1283          * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
1284          * the MISC. register to stretch the UltraDMA Tss timing.
1285          * NOTE: This register is only writeable via I/O space.
1286          */
1287         if (chip_type == HPT371N && clock == ATA_CLOCK_66MHZ)
1288
1289                 outb(inb(io_base + 0x9c) | 0x04, io_base + 0x9c);
1290
1291         return dev->irq;
1292 }
1293
1294 static void __devinit init_hwif_hpt366(ide_hwif_t *hwif)
1295 {
1296         struct pci_dev  *dev    = hwif->pci_dev;
1297         struct hpt_info *info   = pci_get_drvdata(dev);
1298         int serialize           = HPT_SERIALIZE_IO;
1299         u8  scr1 = 0, ata66     = hwif->channel ? 0x01 : 0x02;
1300         u8  chip_type           = info->chip_type;
1301         u8  new_mcr, old_mcr    = 0;
1302
1303         /* Cache the channel's MISC. control registers' offset */
1304         hwif->select_data       = hwif->channel ? 0x54 : 0x50;
1305
1306         hwif->set_pio_mode      = &hpt3xx_set_pio_mode;
1307         if (chip_type >= HPT370)
1308                 hwif->set_dma_mode = &hpt37x_set_mode;
1309         else
1310                 hwif->set_dma_mode = &hpt36x_set_mode;
1311
1312         hwif->quirkproc         = &hpt3xx_quirkproc;
1313         hwif->intrproc          = &hpt3xx_intrproc;
1314         hwif->maskproc          = &hpt3xx_maskproc;
1315         hwif->busproc           = &hpt3xx_busproc;
1316
1317         hwif->udma_filter       = &hpt3xx_udma_filter;
1318         hwif->mdma_filter       = &hpt3xx_mdma_filter;
1319
1320         /*
1321          * HPT3xxN chips have some complications:
1322          *
1323          * - on 33 MHz PCI we must clock switch
1324          * - on 66 MHz PCI we must NOT use the PCI clock
1325          */
1326         if (chip_type >= HPT372N && info->dpll_clk && info->pci_clk < 66) {
1327                 /*
1328                  * Clock is shared between the channels,
1329                  * so we'll have to serialize them... :-(
1330                  */
1331                 serialize = 1;
1332                 hwif->rw_disk = &hpt3xxn_rw_disk;
1333         }
1334
1335         /* Serialize access to this device if needed */
1336         if (serialize && hwif->mate)
1337                 hwif->serialized = hwif->mate->serialized = 1;
1338
1339         /*
1340          * Disable the "fast interrupt" prediction.  Don't hold off
1341          * on interrupts. (== 0x01 despite what the docs say)
1342          */
1343         pci_read_config_byte(dev, hwif->select_data + 1, &old_mcr);
1344
1345         if (info->chip_type >= HPT374)
1346                 new_mcr = old_mcr & ~0x07;
1347         else if (info->chip_type >= HPT370) {
1348                 new_mcr = old_mcr;
1349                 new_mcr &= ~0x02;
1350
1351 #ifdef HPT_DELAY_INTERRUPT
1352                 new_mcr &= ~0x01;
1353 #else
1354                 new_mcr |=  0x01;
1355 #endif
1356         } else                                  /* HPT366 and HPT368  */
1357                 new_mcr = old_mcr & ~0x80;
1358
1359         if (new_mcr != old_mcr)
1360                 pci_write_config_byte(dev, hwif->select_data + 1, new_mcr);
1361
1362         if (hwif->dma_base == 0)
1363                 return;
1364
1365         /*
1366          * The HPT37x uses the CBLID pins as outputs for MA15/MA16
1367          * address lines to access an external EEPROM.  To read valid
1368          * cable detect state the pins must be enabled as inputs.
1369          */
1370         if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1371                 /*
1372                  * HPT374 PCI function 1
1373                  * - set bit 15 of reg 0x52 to enable TCBLID as input
1374                  * - set bit 15 of reg 0x56 to enable FCBLID as input
1375                  */
1376                 u8  mcr_addr = hwif->select_data + 2;
1377                 u16 mcr;
1378
1379                 pci_read_config_word (dev, mcr_addr, &mcr);
1380                 pci_write_config_word(dev, mcr_addr, (mcr | 0x8000));
1381                 /* now read cable id register */
1382                 pci_read_config_byte (dev, 0x5a, &scr1);
1383                 pci_write_config_word(dev, mcr_addr, mcr);
1384         } else if (chip_type >= HPT370) {
1385                 /*
1386                  * HPT370/372 and 374 pcifn 0
1387                  * - clear bit 0 of reg 0x5b to enable P/SCBLID as inputs
1388                  */
1389                 u8 scr2 = 0;
1390
1391                 pci_read_config_byte (dev, 0x5b, &scr2);
1392                 pci_write_config_byte(dev, 0x5b, (scr2 & ~1));
1393                 /* now read cable id register */
1394                 pci_read_config_byte (dev, 0x5a, &scr1);
1395                 pci_write_config_byte(dev, 0x5b,  scr2);
1396         } else
1397                 pci_read_config_byte (dev, 0x5a, &scr1);
1398
1399         if (hwif->cbl != ATA_CBL_PATA40_SHORT)
1400                 hwif->cbl = (scr1 & ata66) ? ATA_CBL_PATA40 : ATA_CBL_PATA80;
1401
1402         if (chip_type >= HPT374) {
1403                 hwif->ide_dma_test_irq  = &hpt374_ide_dma_test_irq;
1404                 hwif->ide_dma_end       = &hpt374_ide_dma_end;
1405         } else if (chip_type >= HPT370) {
1406                 hwif->dma_start         = &hpt370_ide_dma_start;
1407                 hwif->ide_dma_end       = &hpt370_ide_dma_end;
1408                 hwif->dma_timeout       = &hpt370_dma_timeout;
1409         } else
1410                 hwif->dma_lost_irq      = &hpt366_dma_lost_irq;
1411 }
1412
1413 static void __devinit init_dma_hpt366(ide_hwif_t *hwif, unsigned long dmabase)
1414 {
1415         struct pci_dev  *dev            = hwif->pci_dev;
1416         u8 masterdma    = 0, slavedma   = 0;
1417         u8 dma_new      = 0, dma_old    = 0;
1418         unsigned long flags;
1419
1420         dma_old = inb(dmabase + 2);
1421
1422         local_irq_save(flags);
1423
1424         dma_new = dma_old;
1425         pci_read_config_byte(dev, hwif->channel ? 0x4b : 0x43, &masterdma);
1426         pci_read_config_byte(dev, hwif->channel ? 0x4f : 0x47,  &slavedma);
1427
1428         if (masterdma & 0x30)   dma_new |= 0x20;
1429         if ( slavedma & 0x30)   dma_new |= 0x40;
1430         if (dma_new != dma_old)
1431                 outb(dma_new, dmabase + 2);
1432
1433         local_irq_restore(flags);
1434
1435         ide_setup_dma(hwif, dmabase, 8);
1436 }
1437
1438 static void __devinit hpt374_init(struct pci_dev *dev, struct pci_dev *dev2)
1439 {
1440         if (dev2->irq != dev->irq) {
1441                 /* FIXME: we need a core pci_set_interrupt() */
1442                 dev2->irq = dev->irq;
1443                 printk(KERN_INFO "HPT374: PCI config space interrupt fixed\n");
1444         }
1445 }
1446
1447 static void __devinit hpt371_init(struct pci_dev *dev)
1448 {
1449         u8 mcr1 = 0;
1450
1451         /*
1452          * HPT371 chips physically have only one channel, the secondary one,
1453          * but the primary channel registers do exist!  Go figure...
1454          * So,  we manually disable the non-existing channel here
1455          * (if the BIOS hasn't done this already).
1456          */
1457         pci_read_config_byte(dev, 0x50, &mcr1);
1458         if (mcr1 & 0x04)
1459                 pci_write_config_byte(dev, 0x50, mcr1 & ~0x04);
1460 }
1461
1462 static int __devinit hpt36x_init(struct pci_dev *dev, struct pci_dev *dev2)
1463 {
1464         u8 mcr1 = 0, pin1 = 0, pin2 = 0;
1465
1466         /*
1467          * Now we'll have to force both channels enabled if
1468          * at least one of them has been enabled by BIOS...
1469          */
1470         pci_read_config_byte(dev, 0x50, &mcr1);
1471         if (mcr1 & 0x30)
1472                 pci_write_config_byte(dev, 0x50, mcr1 | 0x30);
1473
1474         pci_read_config_byte(dev,  PCI_INTERRUPT_PIN, &pin1);
1475         pci_read_config_byte(dev2, PCI_INTERRUPT_PIN, &pin2);
1476
1477         if (pin1 != pin2 && dev->irq == dev2->irq) {
1478                 printk(KERN_INFO "HPT36x: onboard version of chipset, "
1479                                  "pin1=%d pin2=%d\n", pin1, pin2);
1480                 return 1;
1481         }
1482
1483         return 0;
1484 }
1485
1486 static const struct ide_port_info hpt366_chipsets[] __devinitdata = {
1487         {       /* 0 */
1488                 .name           = "HPT36x",
1489                 .init_chipset   = init_chipset_hpt366,
1490                 .init_hwif      = init_hwif_hpt366,
1491                 .init_dma       = init_dma_hpt366,
1492                 /*
1493                  * HPT36x chips have one channel per function and have
1494                  * both channel enable bits located differently and visible
1495                  * to both functions -- really stupid design decision... :-(
1496                  * Bit 4 is for the primary channel, bit 5 for the secondary.
1497                  */
1498                 .enablebits     = {{0x50,0x10,0x10}, {0x54,0x04,0x04}},
1499                 .extra          = 240,
1500                 .host_flags     = IDE_HFLAG_SINGLE |
1501                                   IDE_HFLAG_NO_ATAPI_DMA |
1502                                   IDE_HFLAG_OFF_BOARD,
1503                 .pio_mask       = ATA_PIO4,
1504                 .mwdma_mask     = ATA_MWDMA2,
1505         },{     /* 1 */
1506                 .name           = "HPT372A",
1507                 .init_chipset   = init_chipset_hpt366,
1508                 .init_hwif      = init_hwif_hpt366,
1509                 .init_dma       = init_dma_hpt366,
1510                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1511                 .extra          = 240,
1512                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1513                 .pio_mask       = ATA_PIO4,
1514                 .mwdma_mask     = ATA_MWDMA2,
1515         },{     /* 2 */
1516                 .name           = "HPT302",
1517                 .init_chipset   = init_chipset_hpt366,
1518                 .init_hwif      = init_hwif_hpt366,
1519                 .init_dma       = init_dma_hpt366,
1520                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1521                 .extra          = 240,
1522                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1523                 .pio_mask       = ATA_PIO4,
1524                 .mwdma_mask     = ATA_MWDMA2,
1525         },{     /* 3 */
1526                 .name           = "HPT371",
1527                 .init_chipset   = init_chipset_hpt366,
1528                 .init_hwif      = init_hwif_hpt366,
1529                 .init_dma       = init_dma_hpt366,
1530                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1531                 .extra          = 240,
1532                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1533                 .pio_mask       = ATA_PIO4,
1534                 .mwdma_mask     = ATA_MWDMA2,
1535         },{     /* 4 */
1536                 .name           = "HPT374",
1537                 .init_chipset   = init_chipset_hpt366,
1538                 .init_hwif      = init_hwif_hpt366,
1539                 .init_dma       = init_dma_hpt366,
1540                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1541                 .udma_mask      = ATA_UDMA5,
1542                 .extra          = 240,
1543                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1544                 .pio_mask       = ATA_PIO4,
1545                 .mwdma_mask     = ATA_MWDMA2,
1546         },{     /* 5 */
1547                 .name           = "HPT372N",
1548                 .init_chipset   = init_chipset_hpt366,
1549                 .init_hwif      = init_hwif_hpt366,
1550                 .init_dma       = init_dma_hpt366,
1551                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1552                 .extra          = 240,
1553                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1554                 .pio_mask       = ATA_PIO4,
1555                 .mwdma_mask     = ATA_MWDMA2,
1556         }
1557 };
1558
1559 /**
1560  *      hpt366_init_one -       called when an HPT366 is found
1561  *      @dev: the hpt366 device
1562  *      @id: the matching pci id
1563  *
1564  *      Called when the PCI registration layer (or the IDE initialization)
1565  *      finds a device matching our IDE device tables.
1566  */
1567 static int __devinit hpt366_init_one(struct pci_dev *dev, const struct pci_device_id *id)
1568 {
1569         const struct hpt_info *info = NULL;
1570         struct pci_dev *dev2 = NULL;
1571         struct ide_port_info d;
1572         u8 idx = id->driver_data;
1573         u8 rev = dev->revision;
1574
1575         if ((idx == 0 || idx == 4) && (PCI_FUNC(dev->devfn) & 1))
1576                 return -ENODEV;
1577
1578         switch (idx) {
1579         case 0:
1580                 if (rev < 3)
1581                         info = &hpt36x;
1582                 else {
1583                         static const struct hpt_info *hpt37x_info[] =
1584                                 { &hpt370, &hpt370a, &hpt372, &hpt372n };
1585
1586                         info = hpt37x_info[min_t(u8, rev, 6) - 3];
1587                         idx++;
1588                 }
1589                 break;
1590         case 1:
1591                 info = (rev > 1) ? &hpt372n : &hpt372a;
1592                 break;
1593         case 2:
1594                 info = (rev > 1) ? &hpt302n : &hpt302;
1595                 break;
1596         case 3:
1597                 hpt371_init(dev);
1598                 info = (rev > 1) ? &hpt371n : &hpt371;
1599                 break;
1600         case 4:
1601                 info = &hpt374;
1602                 break;
1603         case 5:
1604                 info = &hpt372n;
1605                 break;
1606         }
1607
1608         d = hpt366_chipsets[idx];
1609
1610         d.name = info->chip_name;
1611         d.udma_mask = info->udma_mask;
1612
1613         pci_set_drvdata(dev, (void *)info);
1614
1615         if (info == &hpt36x || info == &hpt374)
1616                 dev2 = pci_get_slot(dev->bus, dev->devfn + 1);
1617
1618         if (dev2) {
1619                 int ret;
1620
1621                 pci_set_drvdata(dev2, (void *)info);
1622
1623                 if (info == &hpt374)
1624                         hpt374_init(dev, dev2);
1625                 else {
1626                         if (hpt36x_init(dev, dev2))
1627                                 d.host_flags |= IDE_HFLAG_BOOTABLE;
1628                 }
1629
1630                 ret = ide_setup_pci_devices(dev, dev2, &d);
1631                 if (ret < 0)
1632                         pci_dev_put(dev2);
1633                 return ret;
1634         }
1635
1636         return ide_setup_pci_device(dev, &d);
1637 }
1638
1639 static const struct pci_device_id hpt366_pci_tbl[] = {
1640         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT366),  0 },
1641         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372),  1 },
1642         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT302),  2 },
1643         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT371),  3 },
1644         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT374),  4 },
1645         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372N), 5 },
1646         { 0, },
1647 };
1648 MODULE_DEVICE_TABLE(pci, hpt366_pci_tbl);
1649
1650 static struct pci_driver driver = {
1651         .name           = "HPT366_IDE",
1652         .id_table       = hpt366_pci_tbl,
1653         .probe          = hpt366_init_one,
1654 };
1655
1656 static int __init hpt366_ide_init(void)
1657 {
1658         return ide_pci_register_driver(&driver);
1659 }
1660
1661 module_init(hpt366_ide_init);
1662
1663 MODULE_AUTHOR("Andre Hedrick");
1664 MODULE_DESCRIPTION("PCI driver module for Highpoint HPT366 IDE");
1665 MODULE_LICENSE("GPL");