drivers/ide/pci/hpt366.c

   1 /*
   2  * linux/drivers/ide/pci/hpt366.c               Version 1.23    Dec 7, 2007
   3  *
   4  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   5  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
   6  * Portions Copyright (C) 2003          Red Hat Inc
   7  * Portions Copyright (C) 2007          Bartlomiej Zolnierkiewicz
   8  * Portions Copyright (C) 2005-2007     MontaVista Software, Inc.
   9  *
  10  * Thanks to HighPoint Technologies for their assistance, and hardware.
  11  * Special Thanks to Jon Burchmore in SanDiego for the deep pockets, his
  12  * donation of an ABit BP6 mainboard, processor, and memory acellerated
  13  * development and support.
  14  *
  15  *
  16  * HighPoint has its own drivers (open source except for the RAID part)
  17  * available from http://www.highpoint-tech.com/BIOS%20+%20Driver/.
  18  * This may be useful to anyone wanting to work on this driver, however  do not
  19  * trust  them too much since the code tends to become less and less meaningful
  20  * as the time passes... :-/
  21  *
  22  * Note that final HPT370 support was done by force extraction of GPL.
  23  *
  24  * - add function for getting/setting power status of drive
  25  * - the HPT370's state machine can get confused. reset it before each dma
  26  *   xfer to prevent that from happening.
  27  * - reset state engine whenever we get an error.
  28  * - check for busmaster state at end of dma.
  29  * - use new highpoint timings.
  30  * - detect bus speed using highpoint register.
  31  * - use pll if we don't have a clock table. added a 66MHz table that's
  32  *   just 2x the 33MHz table.
  33  * - removed turnaround. NOTE: we never want to switch between pll and
  34  *   pci clocks as the chip can glitch in those cases. the highpoint
  35  *   approved workaround slows everything down too much to be useful. in
  36  *   addition, we would have to serialize access to each chip.
  37  *      Adrian Sun <a.sun@sun.com>
  38  *
  39  * add drive timings for 66MHz PCI bus,
  40  * fix ATA Cable signal detection, fix incorrect /proc info
  41  * add /proc display for per-drive PIO/DMA/UDMA mode and
  42  * per-channel ATA-33/66 Cable detect.
  43  *      Duncan Laurie <void@sun.com>
  44  *
  45  * fixup /proc output for multiple controllers
  46  *      Tim Hockin <thockin@sun.com>
  47  *
  48  * On hpt366:
  49  * Reset the hpt366 on error, reset on dma
  50  * Fix disabling Fast Interrupt hpt366.
  51  *      Mike Waychison <crlf@sun.com>
  52  *
  53  * Added support for 372N clocking and clock switching. The 372N needs
  54  * different clocks on read/write. This requires overloading rw_disk and
  55  * other deeply crazy things. Thanks to <http://www.hoerstreich.de> for
  56  * keeping me sane.
  57  *              Alan Cox <alan@redhat.com>
  58  *
  59  * - fix the clock turnaround code: it was writing to the wrong ports when
  60  *   called for the secondary channel, caching the current clock mode per-
  61  *   channel caused the cached register value to get out of sync with the
  62  *   actual one, the channels weren't serialized, the turnaround shouldn't
  63  *   be done on 66 MHz PCI bus
  64  * - disable UltraATA/100 for HPT370 by default as the 33 MHz clock being used
  65  *   does not allow for this speed anyway
  66  * - avoid touching disabled channels (e.g. HPT371/N are single channel chips,
  67  *   their primary channel is kind of virtual, it isn't tied to any pins)
  68  * - fix/remove bad/unused timing tables and use one set of tables for the whole
  69  *   HPT37x chip family; save space by introducing the separate transfer mode
  70  *   table in which the mode lookup is done
  71  * - use f_CNT value saved by  the HighPoint BIOS as reading it directly gives
  72  *   the wrong PCI frequency since DPLL has already been calibrated by BIOS;
  73  *   read it only from the function 0 of HPT374 chips
  74  * - fix the hotswap code:  it caused RESET- to glitch when tristating the bus,
  75  *   and for HPT36x the obsolete HDIO_TRISTATE_HWIF handler was called instead
  76  * - pass to init_chipset() handlers a copy of the IDE PCI device structure as
  77  *   they tamper with its fields
  78  * - pass  to the init_setup handlers a copy of the ide_pci_device_t structure
  79  *   since they may tamper with its fields
  80  * - prefix the driver startup messages with the real chip name
  81  * - claim the extra 240 bytes of I/O space for all chips
  82  * - optimize the UltraDMA filtering and the drive list lookup code
  83  * - use pci_get_slot() to get to the function 1 of HPT36x/374
  84  * - cache offset of the channel's misc. control registers (MCRs) being used
  85  *   throughout the driver
  86  * - only touch the relevant MCR when detecting the cable type on HPT374's
  87  *   function 1
  88  * - rename all the register related variables consistently
  89  * - move all the interrupt twiddling code from the speedproc handlers into
  90  *   init_hwif_hpt366(), also grouping all the DMA related code together there
  91  * - merge two HPT37x speedproc handlers, fix the PIO timing register mask and
  92  *   separate the UltraDMA and MWDMA masks there to avoid changing PIO timings
  93  *   when setting an UltraDMA mode
  94  * - fix hpt3xx_tune_drive() to set the PIO mode requested, not always select
  95  *   the best possible one
  96  * - clean up DMA timeout handling for HPT370
  97  * - switch to using the enumeration type to differ between the numerous chip
  98  *   variants, matching PCI device/revision ID with the chip type early, at the
  99  *   init_setup stage
 100  * - extend the hpt_info structure to hold the DPLL and PCI clock frequencies,
 101  *   stop duplicating it for each channel by storing the pointer in the pci_dev
 102  *   structure: first, at the init_setup stage, point it to a static "template"
 103  *   with only the chip type and its specific base DPLL frequency, the highest
 104  *   UltraDMA mode, and the chip settings table pointer filled,  then, at the
 105  *   init_chipset stage, allocate per-chip instance  and fill it with the rest
 106  *   of the necessary information
 107  * - get rid of the constant thresholds in the HPT37x PCI clock detection code,
 108  *   switch  to calculating  PCI clock frequency based on the chip's base DPLL
 109  *   frequency
 110  * - switch to using the  DPLL clock and enable UltraATA/133 mode by default on
 111  *   anything  newer than HPT370/A (except HPT374 that is not capable of this
 112  *   mode according to the manual)
 113  * - fold PCI clock detection and DPLL setup code into init_chipset_hpt366(),
 114  *   also fixing the interchanged 25/40 MHz PCI clock cases for HPT36x chips;
 115  *   unify HPT36x/37x timing setup code and the speedproc handlers by joining
 116  *   the register setting lists into the table indexed by the clock selected
 117  * - set the correct hwif->ultra_mask for each individual chip
 118  * - add Ultra and MW DMA mode filtering for the HPT37[24] based SATA cards
 119  *      Sergei Shtylyov, <sshtylyov@ru.mvista.com> or <source@mvista.com>
 120  */
 121
 122 #include <linux/types.h>
 123 #include <linux/module.h>
 124 #include <linux/kernel.h>
 125 #include <linux/delay.h>
 126 #include <linux/timer.h>
 127 #include <linux/mm.h>
 128 #include <linux/ioport.h>
 129 #include <linux/blkdev.h>
 130 #include <linux/hdreg.h>
 131
 132 #include <linux/interrupt.h>
 133 #include <linux/pci.h>
 134 #include <linux/init.h>
 135 #include <linux/ide.h>
 136
 137 #include <asm/uaccess.h>
 138 #include <asm/io.h>
 139 #include <asm/irq.h>
 140
 141 /* various tuning parameters */
 142 #define HPT_RESET_STATE_ENGINE
 143 #undef  HPT_DELAY_INTERRUPT
 144 #define HPT_SERIALIZE_IO        0
 145
 146 static const char *quirk_drives[] = {
 147         "QUANTUM FIREBALLlct08 08",
 148         "QUANTUM FIREBALLP KA6.4",
 149         "QUANTUM FIREBALLP LM20.4",
 150         "QUANTUM FIREBALLP LM20.5",
 151         NULL
 152 };
 153
 154 static const char *bad_ata100_5[] = {
 155         "IBM-DTLA-307075",
 156         "IBM-DTLA-307060",
 157         "IBM-DTLA-307045",
 158         "IBM-DTLA-307030",
 159         "IBM-DTLA-307020",
 160         "IBM-DTLA-307015",
 161         "IBM-DTLA-305040",
 162         "IBM-DTLA-305030",
 163         "IBM-DTLA-305020",
 164         "IC35L010AVER07-0",
 165         "IC35L020AVER07-0",
 166         "IC35L030AVER07-0",
 167         "IC35L040AVER07-0",
 168         "IC35L060AVER07-0",
 169         "WDC AC310200R",
 170         NULL
 171 };
 172
 173 static const char *bad_ata66_4[] = {
 174         "IBM-DTLA-307075",
 175         "IBM-DTLA-307060",
 176         "IBM-DTLA-307045",
 177         "IBM-DTLA-307030",
 178         "IBM-DTLA-307020",
 179         "IBM-DTLA-307015",
 180         "IBM-DTLA-305040",
 181         "IBM-DTLA-305030",
 182         "IBM-DTLA-305020",
 183         "IC35L010AVER07-0",
 184         "IC35L020AVER07-0",
 185         "IC35L030AVER07-0",
 186         "IC35L040AVER07-0",
 187         "IC35L060AVER07-0",
 188         "WDC AC310200R",
 189         "MAXTOR STM3320620A",
 190         NULL
 191 };
 192
 193 static const char *bad_ata66_3[] = {
 194         "WDC AC310200R",
 195         NULL
 196 };
 197
 198 static const char *bad_ata33[] = {
 199         "Maxtor 92720U8", "Maxtor 92040U6", "Maxtor 91360U4", "Maxtor 91020U3", "Maxtor 90845U3", "Maxtor 90650U2",
 200         "Maxtor 91360D8", "Maxtor 91190D7", "Maxtor 91020D6", "Maxtor 90845D5", "Maxtor 90680D4", "Maxtor 90510D3", "Maxtor 90340D2",
 201         "Maxtor 91152D8", "Maxtor 91008D7", "Maxtor 90845D6", "Maxtor 90840D6", "Maxtor 90720D5", "Maxtor 90648D5", "Maxtor 90576D4",
 202         "Maxtor 90510D4",
 203         "Maxtor 90432D3", "Maxtor 90288D2", "Maxtor 90256D2",
 204         "Maxtor 91000D8", "Maxtor 90910D8", "Maxtor 90875D7", "Maxtor 90840D7", "Maxtor 90750D6", "Maxtor 90625D5", "Maxtor 90500D4",
 205         "Maxtor 91728D8", "Maxtor 91512D7", "Maxtor 91303D6", "Maxtor 91080D5", "Maxtor 90845D4", "Maxtor 90680D4", "Maxtor 90648D3", "Maxtor 90432D2",
 206         NULL
 207 };
 208
 209 static u8 xfer_speeds[] = {
 210         XFER_UDMA_6,
 211         XFER_UDMA_5,
 212         XFER_UDMA_4,
 213         XFER_UDMA_3,
 214         XFER_UDMA_2,
 215         XFER_UDMA_1,
 216         XFER_UDMA_0,
 217
 218         XFER_MW_DMA_2,
 219         XFER_MW_DMA_1,
 220         XFER_MW_DMA_0,
 221
 222         XFER_PIO_4,
 223         XFER_PIO_3,
 224         XFER_PIO_2,
 225         XFER_PIO_1,
 226         XFER_PIO_0
 227 };
 228
 229 /* Key for bus clock timings
 230  * 36x   37x
 231  * bits  bits
 232  * 0:3   0:3    data_high_time. Inactive time of DIOW_/DIOR_ for PIO and MW DMA.
 233  *              cycles = value + 1
 234  * 4:7   4:8    data_low_time. Active time of DIOW_/DIOR_ for PIO and MW DMA.
 235  *              cycles = value + 1
 236  * 8:11  9:12   cmd_high_time. Inactive time of DIOW_/DIOR_ during task file
 237  *              register access.
 238  * 12:15 13:17  cmd_low_time. Active time of DIOW_/DIOR_ during task file
 239  *              register access.
 240  * 16:18 18:20  udma_cycle_time. Clock cycles for UDMA xfer.
 241  * -     21     CLK frequency: 0=ATA clock, 1=dual ATA clock.
 242  * 19:21 22:24  pre_high_time. Time to initialize the 1st cycle for PIO and
 243  *              MW DMA xfer.
 244  * 22:24 25:27  cmd_pre_high_time. Time to initialize the 1st PIO cycle for
 245  *              task file register access.
 246  * 28    28     UDMA enable.
 247  * 29    29     DMA  enable.
 248  * 30    30     PIO MST enable. If set, the chip is in bus master mode during
 249  *              PIO xfer.
 250  * 31    31     FIFO enable.
 251  */
 252
 253 static u32 forty_base_hpt36x[] = {
 254         /* XFER_UDMA_6 */       0x900fd943,
 255         /* XFER_UDMA_5 */       0x900fd943,
 256         /* XFER_UDMA_4 */       0x900fd943,
 257         /* XFER_UDMA_3 */       0x900ad943,
 258         /* XFER_UDMA_2 */       0x900bd943,
 259         /* XFER_UDMA_1 */       0x9008d943,
 260         /* XFER_UDMA_0 */       0x9008d943,
 261
 262         /* XFER_MW_DMA_2 */     0xa008d943,
 263         /* XFER_MW_DMA_1 */     0xa010d955,
 264         /* XFER_MW_DMA_0 */     0xa010d9fc,
 265
 266         /* XFER_PIO_4 */        0xc008d963,
 267         /* XFER_PIO_3 */        0xc010d974,
 268         /* XFER_PIO_2 */        0xc010d997,
 269         /* XFER_PIO_1 */        0xc010d9c7,
 270         /* XFER_PIO_0 */        0xc018d9d9
 271 };
 272
 273 static u32 thirty_three_base_hpt36x[] = {
 274         /* XFER_UDMA_6 */       0x90c9a731,
 275         /* XFER_UDMA_5 */       0x90c9a731,
 276         /* XFER_UDMA_4 */       0x90c9a731,
 277         /* XFER_UDMA_3 */       0x90cfa731,
 278         /* XFER_UDMA_2 */       0x90caa731,
 279         /* XFER_UDMA_1 */       0x90cba731,
 280         /* XFER_UDMA_0 */       0x90c8a731,
 281
 282         /* XFER_MW_DMA_2 */     0xa0c8a731,
 283         /* XFER_MW_DMA_1 */     0xa0c8a732,     /* 0xa0c8a733 */
 284         /* XFER_MW_DMA_0 */     0xa0c8a797,
 285
 286         /* XFER_PIO_4 */        0xc0c8a731,
 287         /* XFER_PIO_3 */        0xc0c8a742,
 288         /* XFER_PIO_2 */        0xc0d0a753,
 289         /* XFER_PIO_1 */        0xc0d0a7a3,     /* 0xc0d0a793 */
 290         /* XFER_PIO_0 */        0xc0d0a7aa      /* 0xc0d0a7a7 */
 291 };
 292
 293 static u32 twenty_five_base_hpt36x[] = {
 294         /* XFER_UDMA_6 */       0x90c98521,
 295         /* XFER_UDMA_5 */       0x90c98521,
 296         /* XFER_UDMA_4 */       0x90c98521,
 297         /* XFER_UDMA_3 */       0x90cf8521,
 298         /* XFER_UDMA_2 */       0x90cf8521,
 299         /* XFER_UDMA_1 */       0x90cb8521,
 300         /* XFER_UDMA_0 */       0x90cb8521,
 301
 302         /* XFER_MW_DMA_2 */     0xa0ca8521,
 303         /* XFER_MW_DMA_1 */     0xa0ca8532,
 304         /* XFER_MW_DMA_0 */     0xa0ca8575,
 305
 306         /* XFER_PIO_4 */        0xc0ca8521,
 307         /* XFER_PIO_3 */        0xc0ca8532,
 308         /* XFER_PIO_2 */        0xc0ca8542,
 309         /* XFER_PIO_1 */        0xc0d08572,
 310         /* XFER_PIO_0 */        0xc0d08585
 311 };
 312
 313 #if 0
 314 /* These are the timing tables from the HighPoint open source drivers... */
 315 static u32 thirty_three_base_hpt37x[] = {
 316         /* XFER_UDMA_6 */       0x12446231,     /* 0x12646231 ?? */
 317         /* XFER_UDMA_5 */       0x12446231,
 318         /* XFER_UDMA_4 */       0x12446231,
 319         /* XFER_UDMA_3 */       0x126c6231,
 320         /* XFER_UDMA_2 */       0x12486231,
 321         /* XFER_UDMA_1 */       0x124c6233,
 322         /* XFER_UDMA_0 */       0x12506297,
 323
 324         /* XFER_MW_DMA_2 */     0x22406c31,
 325         /* XFER_MW_DMA_1 */     0x22406c33,
 326         /* XFER_MW_DMA_0 */     0x22406c97,
 327
 328         /* XFER_PIO_4 */        0x06414e31,
 329         /* XFER_PIO_3 */        0x06414e42,
 330         /* XFER_PIO_2 */        0x06414e53,
 331         /* XFER_PIO_1 */        0x06814e93,
 332         /* XFER_PIO_0 */        0x06814ea7
 333 };
 334
 335 static u32 fifty_base_hpt37x[] = {
 336         /* XFER_UDMA_6 */       0x12848242,
 337         /* XFER_UDMA_5 */       0x12848242,
 338         /* XFER_UDMA_4 */       0x12ac8242,
 339         /* XFER_UDMA_3 */       0x128c8242,
 340         /* XFER_UDMA_2 */       0x120c8242,
 341         /* XFER_UDMA_1 */       0x12148254,
 342         /* XFER_UDMA_0 */       0x121882ea,
 343
 344         /* XFER_MW_DMA_2 */     0x22808242,
 345         /* XFER_MW_DMA_1 */     0x22808254,
 346         /* XFER_MW_DMA_0 */     0x228082ea,
 347
 348         /* XFER_PIO_4 */        0x0a81f442,
 349         /* XFER_PIO_3 */        0x0a81f443,
 350         /* XFER_PIO_2 */        0x0a81f454,
 351         /* XFER_PIO_1 */        0x0ac1f465,
 352         /* XFER_PIO_0 */        0x0ac1f48a
 353 };
 354
 355 static u32 sixty_six_base_hpt37x[] = {
 356         /* XFER_UDMA_6 */       0x1c869c62,
 357         /* XFER_UDMA_5 */       0x1cae9c62,     /* 0x1c8a9c62 */
 358         /* XFER_UDMA_4 */       0x1c8a9c62,
 359         /* XFER_UDMA_3 */       0x1c8e9c62,
 360         /* XFER_UDMA_2 */       0x1c929c62,
 361         /* XFER_UDMA_1 */       0x1c9a9c62,
 362         /* XFER_UDMA_0 */       0x1c829c62,
 363
 364         /* XFER_MW_DMA_2 */     0x2c829c62,
 365         /* XFER_MW_DMA_1 */     0x2c829c66,
 366         /* XFER_MW_DMA_0 */     0x2c829d2e,
 367
 368         /* XFER_PIO_4 */        0x0c829c62,
 369         /* XFER_PIO_3 */        0x0c829c84,
 370         /* XFER_PIO_2 */        0x0c829ca6,
 371         /* XFER_PIO_1 */        0x0d029d26,
 372         /* XFER_PIO_0 */        0x0d029d5e
 373 };
 374 #else
 375 /*
 376  * The following are the new timing tables with PIO mode data/taskfile transfer
 377  * overclocking fixed...
 378  */
 379
 380 /* This table is taken from the HPT370 data manual rev. 1.02 */
 381 static u32 thirty_three_base_hpt37x[] = {
 382         /* XFER_UDMA_6 */       0x16455031,     /* 0x16655031 ?? */
 383         /* XFER_UDMA_5 */       0x16455031,
 384         /* XFER_UDMA_4 */       0x16455031,
 385         /* XFER_UDMA_3 */       0x166d5031,
 386         /* XFER_UDMA_2 */       0x16495031,
 387         /* XFER_UDMA_1 */       0x164d5033,
 388         /* XFER_UDMA_0 */       0x16515097,
 389
 390         /* XFER_MW_DMA_2 */     0x26515031,
 391         /* XFER_MW_DMA_1 */     0x26515033,
 392         /* XFER_MW_DMA_0 */     0x26515097,
 393
 394         /* XFER_PIO_4 */        0x06515021,
 395         /* XFER_PIO_3 */        0x06515022,
 396         /* XFER_PIO_2 */        0x06515033,
 397         /* XFER_PIO_1 */        0x06915065,
 398         /* XFER_PIO_0 */        0x06d1508a
 399 };
 400
 401 static u32 fifty_base_hpt37x[] = {
 402         /* XFER_UDMA_6 */       0x1a861842,
 403         /* XFER_UDMA_5 */       0x1a861842,
 404         /* XFER_UDMA_4 */       0x1aae1842,
 405         /* XFER_UDMA_3 */       0x1a8e1842,
 406         /* XFER_UDMA_2 */       0x1a0e1842,
 407         /* XFER_UDMA_1 */       0x1a161854,
 408         /* XFER_UDMA_0 */       0x1a1a18ea,
 409
 410         /* XFER_MW_DMA_2 */     0x2a821842,
 411         /* XFER_MW_DMA_1 */     0x2a821854,
 412         /* XFER_MW_DMA_0 */     0x2a8218ea,
 413
 414         /* XFER_PIO_4 */        0x0a821842,
 415         /* XFER_PIO_3 */        0x0a821843,
 416         /* XFER_PIO_2 */        0x0a821855,
 417         /* XFER_PIO_1 */        0x0ac218a8,
 418         /* XFER_PIO_0 */        0x0b02190c
 419 };
 420
 421 static u32 sixty_six_base_hpt37x[] = {
 422         /* XFER_UDMA_6 */       0x1c86fe62,
 423         /* XFER_UDMA_5 */       0x1caefe62,     /* 0x1c8afe62 */
 424         /* XFER_UDMA_4 */       0x1c8afe62,
 425         /* XFER_UDMA_3 */       0x1c8efe62,
 426         /* XFER_UDMA_2 */       0x1c92fe62,
 427         /* XFER_UDMA_1 */       0x1c9afe62,
 428         /* XFER_UDMA_0 */       0x1c82fe62,
 429
 430         /* XFER_MW_DMA_2 */     0x2c82fe62,
 431         /* XFER_MW_DMA_1 */     0x2c82fe66,
 432         /* XFER_MW_DMA_0 */     0x2c82ff2e,
 433
 434         /* XFER_PIO_4 */        0x0c82fe62,
 435         /* XFER_PIO_3 */        0x0c82fe84,
 436         /* XFER_PIO_2 */        0x0c82fea6,
 437         /* XFER_PIO_1 */        0x0d02ff26,
 438         /* XFER_PIO_0 */        0x0d42ff7f
 439 };
 440 #endif
 441
 442 #define HPT366_DEBUG_DRIVE_INFO         0
 443 #define HPT371_ALLOW_ATA133_6           1
 444 #define HPT302_ALLOW_ATA133_6           1
 445 #define HPT372_ALLOW_ATA133_6           1
 446 #define HPT370_ALLOW_ATA100_5           0
 447 #define HPT366_ALLOW_ATA66_4            1
 448 #define HPT366_ALLOW_ATA66_3            1
 449 #define HPT366_MAX_DEVS                 8
 450
 451 /* Supported ATA clock frequencies */
 452 enum ata_clock {
 453         ATA_CLOCK_25MHZ,
 454         ATA_CLOCK_33MHZ,
 455         ATA_CLOCK_40MHZ,
 456         ATA_CLOCK_50MHZ,
 457         ATA_CLOCK_66MHZ,
 458         NUM_ATA_CLOCKS
 459 };
 460
 461 /*
 462  *      Hold all the HighPoint chip information in one place.
 463  */
 464
 465 struct hpt_info {
 466         char *chip_name;        /* Chip name */
 467         u8 chip_type;           /* Chip type */
 468         u8 udma_mask;           /* Allowed UltraDMA modes mask. */
 469         u8 dpll_clk;            /* DPLL clock in MHz */
 470         u8 pci_clk;             /* PCI  clock in MHz */
 471         u32 **settings;         /* Chipset settings table */
 472 };
 473
 474 /* Supported HighPoint chips */
 475 enum {
 476         HPT36x,
 477         HPT370,
 478         HPT370A,
 479         HPT374,
 480         HPT372,
 481         HPT372A,
 482         HPT302,
 483         HPT371,
 484         HPT372N,
 485         HPT302N,
 486         HPT371N
 487 };
 488
 489 static u32 *hpt36x_settings[NUM_ATA_CLOCKS] = {
 490         twenty_five_base_hpt36x,
 491         thirty_three_base_hpt36x,
 492         forty_base_hpt36x,
 493         NULL,
 494         NULL
 495 };
 496
 497 static u32 *hpt37x_settings[NUM_ATA_CLOCKS] = {
 498         NULL,
 499         thirty_three_base_hpt37x,
 500         NULL,
 501         fifty_base_hpt37x,
 502         sixty_six_base_hpt37x
 503 };
 504
 505 static const struct hpt_info hpt36x __devinitdata = {
 506         .chip_name      = "HPT36x",
 507         .chip_type      = HPT36x,
 508         .udma_mask      = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ? ATA_UDMA4 : ATA_UDMA3) : ATA_UDMA2,
 509         .dpll_clk       = 0,    /* no DPLL */
 510         .settings       = hpt36x_settings
 511 };
 512
 513 static const struct hpt_info hpt370 __devinitdata = {
 514         .chip_name      = "HPT370",
 515         .chip_type      = HPT370,
 516         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 517         .dpll_clk       = 48,
 518         .settings       = hpt37x_settings
 519 };
 520
 521 static const struct hpt_info hpt370a __devinitdata = {
 522         .chip_name      = "HPT370A",
 523         .chip_type      = HPT370A,
 524         .udma_mask      = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4,
 525         .dpll_clk       = 48,
 526         .settings       = hpt37x_settings
 527 };
 528
 529 static const struct hpt_info hpt374 __devinitdata = {
 530         .chip_name      = "HPT374",
 531         .chip_type      = HPT374,
 532         .udma_mask      = ATA_UDMA5,
 533         .dpll_clk       = 48,
 534         .settings       = hpt37x_settings
 535 };
 536
 537 static const struct hpt_info hpt372 __devinitdata = {
 538         .chip_name      = "HPT372",
 539         .chip_type      = HPT372,
 540         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 541         .dpll_clk       = 55,
 542         .settings       = hpt37x_settings
 543 };
 544
 545 static const struct hpt_info hpt372a __devinitdata = {
 546         .chip_name      = "HPT372A",
 547         .chip_type      = HPT372A,
 548         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 549         .dpll_clk       = 66,
 550         .settings       = hpt37x_settings
 551 };
 552
 553 static const struct hpt_info hpt302 __devinitdata = {
 554         .chip_name      = "HPT302",
 555         .chip_type      = HPT302,
 556         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 557         .dpll_clk       = 66,
 558         .settings       = hpt37x_settings
 559 };
 560
 561 static const struct hpt_info hpt371 __devinitdata = {
 562         .chip_name      = "HPT371",
 563         .chip_type      = HPT371,
 564         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 565         .dpll_clk       = 66,
 566         .settings       = hpt37x_settings
 567 };
 568
 569 static const struct hpt_info hpt372n __devinitdata = {
 570         .chip_name      = "HPT372N",
 571         .chip_type      = HPT372N,
 572         .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 573         .dpll_clk       = 77,
 574         .settings       = hpt37x_settings
 575 };
 576
 577 static const struct hpt_info hpt302n __devinitdata = {
 578         .chip_name      = "HPT302N",
 579         .chip_type      = HPT302N,
 580         .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 581         .dpll_clk       = 77,
 582         .settings       = hpt37x_settings
 583 };
 584
 585 static const struct hpt_info hpt371n __devinitdata = {
 586         .chip_name      = "HPT371N",
 587         .chip_type      = HPT371N,
 588         .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
 589         .dpll_clk       = 77,
 590         .settings       = hpt37x_settings
 591 };
 592
 593 static int check_in_drive_list(ide_drive_t *drive, const char **list)
 594 {
 595         struct hd_driveid *id = drive->id;
 596
 597         while (*list)
 598                 if (!strcmp(*list++,id->model))
 599                         return 1;
 600         return 0;
 601 }
 602
 603 /*
 604  * The Marvell bridge chips used on the HighPoint SATA cards do not seem
 605  * to support the UltraDMA modes 1, 2, and 3 as well as any MWDMA modes...
 606  */
 607
 608 static u8 hpt3xx_udma_filter(ide_drive_t *drive)
 609 {
 610         ide_hwif_t *hwif        = HWIF(drive);
 611         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 612         u8 mask                 = hwif->ultra_mask;
 613
 614         switch (info->chip_type) {
 615         case HPT36x:
 616                 if (!HPT366_ALLOW_ATA66_4 ||
 617                     check_in_drive_list(drive, bad_ata66_4))
 618                         mask = ATA_UDMA3;
 619
 620                 if (!HPT366_ALLOW_ATA66_3 ||
 621                     check_in_drive_list(drive, bad_ata66_3))
 622                         mask = ATA_UDMA2;
 623                 break;
 624         case HPT370:
 625                 if (!HPT370_ALLOW_ATA100_5 ||
 626                     check_in_drive_list(drive, bad_ata100_5))
 627                         mask = ATA_UDMA4;
 628                 break;
 629         case HPT370A:
 630                 if (!HPT370_ALLOW_ATA100_5 ||
 631                     check_in_drive_list(drive, bad_ata100_5))
 632                         return ATA_UDMA4;
 633         case HPT372 :
 634         case HPT372A:
 635         case HPT372N:
 636         case HPT374 :
 637                 if (ide_dev_is_sata(drive->id))
 638                         mask &= ~0x0e;
 639                 /* Fall thru */
 640         default:
 641                 return mask;
 642         }
 643
 644         return check_in_drive_list(drive, bad_ata33) ? 0x00 : mask;
 645 }
 646
 647 static u8 hpt3xx_mdma_filter(ide_drive_t *drive)
 648 {
 649         ide_hwif_t *hwif        = HWIF(drive);
 650         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 651
 652         switch (info->chip_type) {
 653         case HPT372 :
 654         case HPT372A:
 655         case HPT372N:
 656         case HPT374 :
 657                 if (ide_dev_is_sata(drive->id))
 658                         return 0x00;
 659                 /* Fall thru */
 660         default:
 661                 return 0x07;
 662         }
 663 }
 664
 665 static u32 get_speed_setting(u8 speed, struct hpt_info *info)
 666 {
 667         int i;
 668
 669         /*
 670          * Lookup the transfer mode table to get the index into
 671          * the timing table.
 672          *
 673          * NOTE: For XFER_PIO_SLOW, PIO mode 0 timings will be used.
 674          */
 675         for (i = 0; i < ARRAY_SIZE(xfer_speeds) - 1; i++)
 676                 if (xfer_speeds[i] == speed)
 677                         break;
 678         /*
 679          * NOTE: info->settings only points to the pointer
 680          * to the list of the actual register values
 681          */
 682         return (*info->settings)[i];
 683 }
 684
 685 static void hpt36x_set_mode(ide_drive_t *drive, const u8 speed)
 686 {
 687         ide_hwif_t *hwif        = HWIF(drive);
 688         struct pci_dev  *dev    = hwif->pci_dev;
 689         struct hpt_info *info   = pci_get_drvdata(dev);
 690         u8  itr_addr            = drive->dn ? 0x44 : 0x40;
 691         u32 old_itr             = 0;
 692         u32 new_itr             = get_speed_setting(speed, info);
 693         u32 itr_mask            = speed < XFER_MW_DMA_0 ? 0xc1f8ffff :
 694                                  (speed < XFER_UDMA_0   ? 0x303800ff :
 695                                                           0x30070000);
 696
 697         pci_read_config_dword(dev, itr_addr, &old_itr);
 698         new_itr = (old_itr & ~itr_mask) | (new_itr & itr_mask);
 699         /*
 700          * Disable on-chip PIO FIFO/buffer (and PIO MST mode as well)
 701          * to avoid problems handling I/O errors later
 702          */
 703         new_itr &= ~0xc0000000;
 704
 705         pci_write_config_dword(dev, itr_addr, new_itr);
 706 }
 707
 708 static void hpt37x_set_mode(ide_drive_t *drive, const u8 speed)
 709 {
 710         ide_hwif_t *hwif        = HWIF(drive);
 711         struct pci_dev  *dev    = hwif->pci_dev;
 712         struct hpt_info *info   = pci_get_drvdata(dev);
 713         u8  itr_addr            = 0x40 + (drive->dn * 4);
 714         u32 old_itr             = 0;
 715         u32 new_itr             = get_speed_setting(speed, info);
 716         u32 itr_mask            = speed < XFER_MW_DMA_0 ? 0xcfc3ffff :
 717                                  (speed < XFER_UDMA_0   ? 0x31c001ff :
 718                                                           0x303c0000);
 719
 720         pci_read_config_dword(dev, itr_addr, &old_itr);
 721         new_itr = (old_itr & ~itr_mask) | (new_itr & itr_mask);
 722
 723         if (speed < XFER_MW_DMA_0)
 724                 new_itr &= ~0x80000000; /* Disable on-chip PIO FIFO/buffer */
 725         pci_write_config_dword(dev, itr_addr, new_itr);
 726 }
 727
 728 static void hpt3xx_set_mode(ide_drive_t *drive, const u8 speed)
 729 {
 730         ide_hwif_t *hwif        = HWIF(drive);
 731         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 732
 733         if (info->chip_type >= HPT370)
 734                 hpt37x_set_mode(drive, speed);
 735         else    /* hpt368: hpt_minimum_revision(dev, 2) */
 736                 hpt36x_set_mode(drive, speed);
 737 }
 738
 739 static void hpt3xx_set_pio_mode(ide_drive_t *drive, const u8 pio)
 740 {
 741         hpt3xx_set_mode(drive, XFER_PIO_0 + pio);
 742 }
 743
 744 static int hpt3xx_quirkproc(ide_drive_t *drive)
 745 {
 746         struct hd_driveid *id   = drive->id;
 747         const  char **list      = quirk_drives;
 748
 749         while (*list)
 750                 if (strstr(id->model, *list++))
 751                         return 1;
 752         return 0;
 753 }
 754
 755 static void hpt3xx_intrproc(ide_drive_t *drive)
 756 {
 757         if (drive->quirk_list)
 758                 return;
 759
 760         /* drives in the quirk_list may not like intr setups/cleanups */
 761         outb(drive->ctl | 2, IDE_CONTROL_REG);
 762 }
 763
 764 static void hpt3xx_maskproc(ide_drive_t *drive, int mask)
 765 {
 766         ide_hwif_t *hwif        = HWIF(drive);
 767         struct pci_dev  *dev    = hwif->pci_dev;
 768         struct hpt_info *info   = pci_get_drvdata(dev);
 769
 770         if (drive->quirk_list) {
 771                 if (info->chip_type >= HPT370) {
 772                         u8 scr1 = 0;
 773
 774                         pci_read_config_byte(dev, 0x5a, &scr1);
 775                         if (((scr1 & 0x10) >> 4) != mask) {
 776                                 if (mask)
 777                                         scr1 |=  0x10;
 778                                 else
 779                                         scr1 &= ~0x10;
 780                                 pci_write_config_byte(dev, 0x5a, scr1);
 781                         }
 782                 } else {
 783                         if (mask)
 784                                 disable_irq(hwif->irq);
 785                         else
 786                                 enable_irq (hwif->irq);
 787                 }
 788         } else
 789                 outb(mask ? (drive->ctl | 2) : (drive->ctl & ~2),
 790                      IDE_CONTROL_REG);
 791 }
 792
 793 /*
 794  * This is specific to the HPT366 UDMA chipset
 795  * by HighPoint|Triones Technologies, Inc.
 796  */
 797 static void hpt366_dma_lost_irq(ide_drive_t *drive)
 798 {
 799         struct pci_dev *dev = HWIF(drive)->pci_dev;
 800         u8 mcr1 = 0, mcr3 = 0, scr1 = 0;
 801
 802         pci_read_config_byte(dev, 0x50, &mcr1);
 803         pci_read_config_byte(dev, 0x52, &mcr3);
 804         pci_read_config_byte(dev, 0x5a, &scr1);
 805         printk("%s: (%s)  mcr1=0x%02x, mcr3=0x%02x, scr1=0x%02x\n",
 806                 drive->name, __FUNCTION__, mcr1, mcr3, scr1);
 807         if (scr1 & 0x10)
 808                 pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
 809         ide_dma_lost_irq(drive);
 810 }
 811
 812 static void hpt370_clear_engine(ide_drive_t *drive)
 813 {
 814         ide_hwif_t *hwif = HWIF(drive);
 815
 816         pci_write_config_byte(hwif->pci_dev, hwif->select_data, 0x37);
 817         udelay(10);
 818 }
 819
 820 static void hpt370_irq_timeout(ide_drive_t *drive)
 821 {
 822         ide_hwif_t *hwif        = HWIF(drive);
 823         u16 bfifo               = 0;
 824         u8  dma_cmd;
 825
 826         pci_read_config_word(hwif->pci_dev, hwif->select_data + 2, &bfifo);
 827         printk(KERN_DEBUG "%s: %d bytes in FIFO\n", drive->name, bfifo & 0x1ff);
 828
 829         /* get DMA command mode */
 830         dma_cmd = inb(hwif->dma_command);
 831         /* stop DMA */
 832         outb(dma_cmd & ~0x1, hwif->dma_command);
 833         hpt370_clear_engine(drive);
 834 }
 835
 836 static void hpt370_ide_dma_start(ide_drive_t *drive)
 837 {
 838 #ifdef HPT_RESET_STATE_ENGINE
 839         hpt370_clear_engine(drive);
 840 #endif
 841         ide_dma_start(drive);
 842 }
 843
 844 static int hpt370_ide_dma_end(ide_drive_t *drive)
 845 {
 846         ide_hwif_t *hwif        = HWIF(drive);
 847         u8  dma_stat            = inb(hwif->dma_status);
 848
 849         if (dma_stat & 0x01) {
 850                 /* wait a little */
 851                 udelay(20);
 852                 dma_stat = inb(hwif->dma_status);
 853                 if (dma_stat & 0x01)
 854                         hpt370_irq_timeout(drive);
 855         }
 856         return __ide_dma_end(drive);
 857 }
 858
 859 static void hpt370_dma_timeout(ide_drive_t *drive)
 860 {
 861         hpt370_irq_timeout(drive);
 862         ide_dma_timeout(drive);
 863 }
 864
 865 /* returns 1 if DMA IRQ issued, 0 otherwise */
 866 static int hpt374_ide_dma_test_irq(ide_drive_t *drive)
 867 {
 868         ide_hwif_t *hwif        = HWIF(drive);
 869         u16 bfifo               = 0;
 870         u8  dma_stat;
 871
 872         pci_read_config_word(hwif->pci_dev, hwif->select_data + 2, &bfifo);
 873         if (bfifo & 0x1FF) {
 874 //              printk("%s: %d bytes in FIFO\n", drive->name, bfifo);
 875                 return 0;
 876         }
 877
 878         dma_stat = inb(hwif->dma_status);
 879         /* return 1 if INTR asserted */
 880         if (dma_stat & 4)
 881                 return 1;
 882
 883         if (!drive->waiting_for_dma)
 884                 printk(KERN_WARNING "%s: (%s) called while not waiting\n",
 885                                 drive->name, __FUNCTION__);
 886         return 0;
 887 }
 888
 889 static int hpt374_ide_dma_end(ide_drive_t *drive)
 890 {
 891         ide_hwif_t *hwif        = HWIF(drive);
 892         struct pci_dev  *dev    = hwif->pci_dev;
 893         u8 mcr  = 0, mcr_addr   = hwif->select_data;
 894         u8 bwsr = 0, mask       = hwif->channel ? 0x02 : 0x01;
 895
 896         pci_read_config_byte(dev, 0x6a, &bwsr);
 897         pci_read_config_byte(dev, mcr_addr, &mcr);
 898         if (bwsr & mask)
 899                 pci_write_config_byte(dev, mcr_addr, mcr | 0x30);
 900         return __ide_dma_end(drive);
 901 }
 902
 903 /**
 904  *      hpt3xxn_set_clock       -       perform clock switching dance
 905  *      @hwif: hwif to switch
 906  *      @mode: clocking mode (0x21 for write, 0x23 otherwise)
 907  *
 908  *      Switch the DPLL clock on the HPT3xxN devices. This is a right mess.
 909  */
 910
 911 static void hpt3xxn_set_clock(ide_hwif_t *hwif, u8 mode)
 912 {
 913         u8 scr2 = inb(hwif->dma_master + 0x7b);
 914
 915         if ((scr2 & 0x7f) == mode)
 916                 return;
 917
 918         /* Tristate the bus */
 919         outb(0x80, hwif->dma_master + 0x73);
 920         outb(0x80, hwif->dma_master + 0x77);
 921
 922         /* Switch clock and reset channels */
 923         outb(mode, hwif->dma_master + 0x7b);
 924         outb(0xc0, hwif->dma_master + 0x79);
 925
 926         /*
 927          * Reset the state machines.
 928          * NOTE: avoid accidentally enabling the disabled channels.
 929          */
 930         outb(inb(hwif->dma_master + 0x70) | 0x32, hwif->dma_master + 0x70);
 931         outb(inb(hwif->dma_master + 0x74) | 0x32, hwif->dma_master + 0x74);
 932
 933         /* Complete reset */
 934         outb(0x00, hwif->dma_master + 0x79);
 935
 936         /* Reconnect channels to bus */
 937         outb(0x00, hwif->dma_master + 0x73);
 938         outb(0x00, hwif->dma_master + 0x77);
 939 }
 940
 941 /**
 942  *      hpt3xxn_rw_disk         -       prepare for I/O
 943  *      @drive: drive for command
 944  *      @rq: block request structure
 945  *
 946  *      This is called when a disk I/O is issued to HPT3xxN.
 947  *      We need it because of the clock switching.
 948  */
 949
 950 static void hpt3xxn_rw_disk(ide_drive_t *drive, struct request *rq)
 951 {
 952         hpt3xxn_set_clock(HWIF(drive), rq_data_dir(rq) ? 0x23 : 0x21);
 953 }
 954
 955 /*
 956  * Set/get power state for a drive.
 957  * NOTE: affects both drives on each channel.
 958  *
 959  * When we turn the power back on, we need to re-initialize things.
 960  */
 961 #define TRISTATE_BIT  0x8000
 962
 963 static int hpt3xx_busproc(ide_drive_t *drive, int state)
 964 {
 965         ide_hwif_t *hwif        = HWIF(drive);
 966         struct pci_dev *dev     = hwif->pci_dev;
 967         u8  mcr_addr            = hwif->select_data + 2;
 968         u8  resetmask           = hwif->channel ? 0x80 : 0x40;
 969         u8  bsr2                = 0;
 970         u16 mcr                 = 0;
 971
 972         hwif->bus_state = state;
 973
 974         /* Grab the status. */
 975         pci_read_config_word(dev, mcr_addr, &mcr);
 976         pci_read_config_byte(dev, 0x59, &bsr2);
 977
 978         /*
 979          * Set the state. We don't set it if we don't need to do so.
 980          * Make sure that the drive knows that it has failed if it's off.
 981          */
 982         switch (state) {
 983         case BUSSTATE_ON:
 984                 if (!(bsr2 & resetmask))
 985                         return 0;
 986                 hwif->drives[0].failures = hwif->drives[1].failures = 0;
 987
 988                 pci_write_config_byte(dev, 0x59, bsr2 & ~resetmask);
 989                 pci_write_config_word(dev, mcr_addr, mcr & ~TRISTATE_BIT);
 990                 return 0;
 991         case BUSSTATE_OFF:
 992                 if ((bsr2 & resetmask) && !(mcr & TRISTATE_BIT))
 993                         return 0;
 994                 mcr &= ~TRISTATE_BIT;
 995                 break;
 996         case BUSSTATE_TRISTATE:
 997                 if ((bsr2 & resetmask) &&  (mcr & TRISTATE_BIT))
 998                         return 0;
 999                 mcr |= TRISTATE_BIT;
1000                 break;
1001         default:
1002                 return -EINVAL;
1003         }
1004
1005         hwif->drives[0].failures = hwif->drives[0].max_failures + 1;
1006         hwif->drives[1].failures = hwif->drives[1].max_failures + 1;
1007
1008         pci_write_config_word(dev, mcr_addr, mcr);
1009         pci_write_config_byte(dev, 0x59, bsr2 | resetmask);
1010         return 0;
1011 }
1012
1013 /**
1014  *      hpt37x_calibrate_dpll   -       calibrate the DPLL
1015  *      @dev: PCI device
1016  *
1017  *      Perform a calibration cycle on the DPLL.
1018  *      Returns 1 if this succeeds
1019  */
1020 static int __devinit hpt37x_calibrate_dpll(struct pci_dev *dev, u16 f_low, u16 f_high)
1021 {
1022         u32 dpll = (f_high << 16) | f_low | 0x100;
1023         u8  scr2;
1024         int i;
1025
1026         pci_write_config_dword(dev, 0x5c, dpll);
1027
1028         /* Wait for oscillator ready */
1029         for(i = 0; i < 0x5000; ++i) {
1030                 udelay(50);
1031                 pci_read_config_byte(dev, 0x5b, &scr2);
1032                 if (scr2 & 0x80)
1033                         break;
1034         }
1035         /* See if it stays ready (we'll just bail out if it's not yet) */
1036         for(i = 0; i < 0x1000; ++i) {
1037                 pci_read_config_byte(dev, 0x5b, &scr2);
1038                 /* DPLL destabilized? */
1039                 if(!(scr2 & 0x80))
1040                         return 0;
1041         }
1042         /* Turn off tuning, we have the DPLL set */
1043         pci_read_config_dword (dev, 0x5c, &dpll);
1044         pci_write_config_dword(dev, 0x5c, (dpll & ~0x100));
1045         return 1;
1046 }
1047
1048 static unsigned int __devinit init_chipset_hpt366(struct pci_dev *dev, const char *name)
1049 {
1050         struct hpt_info *info   = kmalloc(sizeof(struct hpt_info), GFP_KERNEL);
1051         unsigned long io_base   = pci_resource_start(dev, 4);
1052         u8 pci_clk,  dpll_clk   = 0;    /* PCI and DPLL clock in MHz */
1053         u8 chip_type;
1054         enum ata_clock  clock;
1055
1056         if (info == NULL) {
1057                 printk(KERN_ERR "%s: out of memory!\n", name);
1058                 return -ENOMEM;
1059         }
1060
1061         /*
1062          * Copy everything from a static "template" structure
1063          * to just allocated per-chip hpt_info structure.
1064          */
1065         memcpy(info, pci_get_drvdata(dev), sizeof(struct hpt_info));
1066         chip_type = info->chip_type;
1067
1068         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
1069         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
1070         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
1071         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
1072
1073         /*
1074          * First, try to estimate the PCI clock frequency...
1075          */
1076         if (chip_type >= HPT370) {
1077                 u8  scr1  = 0;
1078                 u16 f_cnt = 0;
1079                 u32 temp  = 0;
1080
1081                 /* Interrupt force enable. */
1082                 pci_read_config_byte(dev, 0x5a, &scr1);
1083                 if (scr1 & 0x10)
1084                         pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
1085
1086                 /*
1087                  * HighPoint does this for HPT372A.
1088                  * NOTE: This register is only writeable via I/O space.
1089                  */
1090                 if (chip_type == HPT372A)
1091                         outb(0x0e, io_base + 0x9c);
1092
1093                 /*
1094                  * Default to PCI clock. Make sure MA15/16 are set to output
1095                  * to prevent drives having problems with 40-pin cables.
1096                  */
1097                 pci_write_config_byte(dev, 0x5b, 0x23);
1098
1099                 /*
1100                  * We'll have to read f_CNT value in order to determine
1101                  * the PCI clock frequency according to the following ratio:
1102                  *
1103                  * f_CNT = Fpci * 192 / Fdpll
1104                  *
1105                  * First try reading the register in which the HighPoint BIOS
1106                  * saves f_CNT value before  reprogramming the DPLL from its
1107                  * default setting (which differs for the various chips).
1108                  *
1109                  * NOTE: This register is only accessible via I/O space;
1110                  * HPT374 BIOS only saves it for the function 0, so we have to
1111                  * always read it from there -- no need to check the result of
1112                  * pci_get_slot() for the function 0 as the whole device has
1113                  * been already "pinned" (via function 1) in init_setup_hpt374()
1114                  */
1115                 if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1116                         struct pci_dev  *dev1 = pci_get_slot(dev->bus,
1117                                                              dev->devfn - 1);
1118                         unsigned long io_base = pci_resource_start(dev1, 4);
1119
1120                         temp =  inl(io_base + 0x90);
1121                         pci_dev_put(dev1);
1122                 } else
1123                         temp =  inl(io_base + 0x90);
1124
1125                 /*
1126                  * In case the signature check fails, we'll have to
1127                  * resort to reading the f_CNT register itself in hopes
1128                  * that nobody has touched the DPLL yet...
1129                  */
1130                 if ((temp & 0xFFFFF000) != 0xABCDE000) {
1131                         int i;
1132
1133                         printk(KERN_WARNING "%s: no clock data saved by BIOS\n",
1134                                name);
1135
1136                         /* Calculate the average value of f_CNT. */
1137                         for (temp = i = 0; i < 128; i++) {
1138                                 pci_read_config_word(dev, 0x78, &f_cnt);
1139                                 temp += f_cnt & 0x1ff;
1140                                 mdelay(1);
1141                         }
1142                         f_cnt = temp / 128;
1143                 } else
1144                         f_cnt = temp & 0x1ff;
1145
1146                 dpll_clk = info->dpll_clk;
1147                 pci_clk  = (f_cnt * dpll_clk) / 192;
1148
1149                 /* Clamp PCI clock to bands. */
1150                 if (pci_clk < 40)
1151                         pci_clk = 33;
1152                 else if(pci_clk < 45)
1153                         pci_clk = 40;
1154                 else if(pci_clk < 55)
1155                         pci_clk = 50;
1156                 else
1157                         pci_clk = 66;
1158
1159                 printk(KERN_INFO "%s: DPLL base: %d MHz, f_CNT: %d, "
1160                        "assuming %d MHz PCI\n", name, dpll_clk, f_cnt, pci_clk);
1161         } else {
1162                 u32 itr1 = 0;
1163
1164                 pci_read_config_dword(dev, 0x40, &itr1);
1165
1166                 /* Detect PCI clock by looking at cmd_high_time. */
1167                 switch((itr1 >> 8) & 0x07) {
1168                         case 0x09:
1169                                 pci_clk = 40;
1170                                 break;
1171                         case 0x05:
1172                                 pci_clk = 25;
1173                                 break;
1174                         case 0x07:
1175                         default:
1176                                 pci_clk = 33;
1177                                 break;
1178                 }
1179         }
1180
1181         /* Let's assume we'll use PCI clock for the ATA clock... */
1182         switch (pci_clk) {
1183                 case 25:
1184                         clock = ATA_CLOCK_25MHZ;
1185                         break;
1186                 case 33:
1187                 default:
1188                         clock = ATA_CLOCK_33MHZ;
1189                         break;
1190                 case 40:
1191                         clock = ATA_CLOCK_40MHZ;
1192                         break;
1193                 case 50:
1194                         clock = ATA_CLOCK_50MHZ;
1195                         break;
1196                 case 66:
1197                         clock = ATA_CLOCK_66MHZ;
1198                         break;
1199         }
1200
1201         /*
1202          * Only try the DPLL if we don't have a table for the PCI clock that
1203          * we are running at for HPT370/A, always use it  for anything newer...
1204          *
1205          * NOTE: Using the internal DPLL results in slow reads on 33 MHz PCI.
1206          * We also  don't like using  the DPLL because this causes glitches
1207          * on PRST-/SRST- when the state engine gets reset...
1208          */
1209         if (chip_type >= HPT374 || info->settings[clock] == NULL) {
1210                 u16 f_low, delta = pci_clk < 50 ? 2 : 4;
1211                 int adjust;
1212
1213                  /*
1214                   * Select 66 MHz DPLL clock only if UltraATA/133 mode is
1215                   * supported/enabled, use 50 MHz DPLL clock otherwise...
1216                   */
1217                 if (info->udma_mask == ATA_UDMA6) {
1218                         dpll_clk = 66;
1219                         clock = ATA_CLOCK_66MHZ;
1220                 } else if (dpll_clk) {  /* HPT36x chips don't have DPLL */
1221                         dpll_clk = 50;
1222                         clock = ATA_CLOCK_50MHZ;
1223                 }
1224
1225                 if (info->settings[clock] == NULL) {
1226                         printk(KERN_ERR "%s: unknown bus timing!\n", name);
1227                         kfree(info);
1228                         return -EIO;
1229                 }
1230
1231                 /* Select the DPLL clock. */
1232                 pci_write_config_byte(dev, 0x5b, 0x21);
1233
1234                 /*
1235                  * Adjust the DPLL based upon PCI clock, enable it,
1236                  * and wait for stabilization...
1237                  */
1238                 f_low = (pci_clk * 48) / dpll_clk;
1239
1240                 for (adjust = 0; adjust < 8; adjust++) {
1241                         if(hpt37x_calibrate_dpll(dev, f_low, f_low + delta))
1242                                 break;
1243
1244                         /*
1245                          * See if it'll settle at a fractionally different clock
1246                          */
1247                         if (adjust & 1)
1248                                 f_low -= adjust >> 1;
1249                         else
1250                                 f_low += adjust >> 1;
1251                 }
1252                 if (adjust == 8) {
1253                         printk(KERN_ERR "%s: DPLL did not stabilize!\n", name);
1254                         kfree(info);
1255                         return -EIO;
1256                 }
1257
1258                 printk("%s: using %d MHz DPLL clock\n", name, dpll_clk);
1259         } else {
1260                 /* Mark the fact that we're not using the DPLL. */
1261                 dpll_clk = 0;
1262
1263                 printk("%s: using %d MHz PCI clock\n", name, pci_clk);
1264         }
1265
1266         /*
1267          * Advance the table pointer to a slot which points to the list
1268          * of the register values settings matching the clock being used.
1269          */
1270         info->settings += clock;
1271
1272         /* Store the clock frequencies. */
1273         info->dpll_clk  = dpll_clk;
1274         info->pci_clk   = pci_clk;
1275
1276         /* Point to this chip's own instance of the hpt_info structure. */
1277         pci_set_drvdata(dev, info);
1278
1279         if (chip_type >= HPT370) {
1280                 u8  mcr1, mcr4;
1281
1282                 /*
1283                  * Reset the state engines.
1284                  * NOTE: Avoid accidentally enabling the disabled channels.
1285                  */
1286                 pci_read_config_byte (dev, 0x50, &mcr1);
1287                 pci_read_config_byte (dev, 0x54, &mcr4);
1288                 pci_write_config_byte(dev, 0x50, (mcr1 | 0x32));
1289                 pci_write_config_byte(dev, 0x54, (mcr4 | 0x32));
1290                 udelay(100);
1291         }
1292
1293         /*
1294          * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
1295          * the MISC. register to stretch the UltraDMA Tss timing.
1296          * NOTE: This register is only writeable via I/O space.
1297          */
1298         if (chip_type == HPT371N && clock == ATA_CLOCK_66MHZ)
1299
1300                 outb(inb(io_base + 0x9c) | 0x04, io_base + 0x9c);
1301
1302         return dev->irq;
1303 }
1304
1305 static void __devinit init_hwif_hpt366(ide_hwif_t *hwif)
1306 {
1307         struct pci_dev  *dev    = hwif->pci_dev;
1308         struct hpt_info *info   = pci_get_drvdata(dev);
1309         int serialize           = HPT_SERIALIZE_IO;
1310         u8  scr1 = 0, ata66     = hwif->channel ? 0x01 : 0x02;
1311         u8  chip_type           = info->chip_type;
1312         u8  new_mcr, old_mcr    = 0;
1313
1314         /* Cache the channel's MISC. control registers' offset */
1315         hwif->select_data       = hwif->channel ? 0x54 : 0x50;
1316
1317         hwif->set_pio_mode      = &hpt3xx_set_pio_mode;
1318         hwif->set_dma_mode      = &hpt3xx_set_mode;
1319         hwif->quirkproc         = &hpt3xx_quirkproc;
1320         hwif->intrproc          = &hpt3xx_intrproc;
1321         hwif->maskproc          = &hpt3xx_maskproc;
1322         hwif->busproc           = &hpt3xx_busproc;
1323
1324         hwif->udma_filter       = &hpt3xx_udma_filter;
1325         hwif->mdma_filter       = &hpt3xx_mdma_filter;
1326
1327         /*
1328          * HPT3xxN chips have some complications:
1329          *
1330          * - on 33 MHz PCI we must clock switch
1331          * - on 66 MHz PCI we must NOT use the PCI clock
1332          */
1333         if (chip_type >= HPT372N && info->dpll_clk && info->pci_clk < 66) {
1334                 /*
1335                  * Clock is shared between the channels,
1336                  * so we'll have to serialize them... :-(
1337                  */
1338                 serialize = 1;
1339                 hwif->rw_disk = &hpt3xxn_rw_disk;
1340         }
1341
1342         /* Serialize access to this device if needed */
1343         if (serialize && hwif->mate)
1344                 hwif->serialized = hwif->mate->serialized = 1;
1345
1346         /*
1347          * Disable the "fast interrupt" prediction.  Don't hold off
1348          * on interrupts. (== 0x01 despite what the docs say)
1349          */
1350         pci_read_config_byte(dev, hwif->select_data + 1, &old_mcr);
1351
1352         if (info->chip_type >= HPT374)
1353                 new_mcr = old_mcr & ~0x07;
1354         else if (info->chip_type >= HPT370) {
1355                 new_mcr = old_mcr;
1356                 new_mcr &= ~0x02;
1357
1358 #ifdef HPT_DELAY_INTERRUPT
1359                 new_mcr &= ~0x01;
1360 #else
1361                 new_mcr |=  0x01;
1362 #endif
1363         } else                                  /* HPT366 and HPT368  */
1364                 new_mcr = old_mcr & ~0x80;
1365
1366         if (new_mcr != old_mcr)
1367                 pci_write_config_byte(dev, hwif->select_data + 1, new_mcr);
1368
1369         if (hwif->dma_base == 0)
1370                 return;
1371
1372         /*
1373          * The HPT37x uses the CBLID pins as outputs for MA15/MA16
1374          * address lines to access an external EEPROM.  To read valid
1375          * cable detect state the pins must be enabled as inputs.
1376          */
1377         if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1378                 /*
1379                  * HPT374 PCI function 1
1380                  * - set bit 15 of reg 0x52 to enable TCBLID as input
1381                  * - set bit 15 of reg 0x56 to enable FCBLID as input
1382                  */
1383                 u8  mcr_addr = hwif->select_data + 2;
1384                 u16 mcr;
1385
1386                 pci_read_config_word (dev, mcr_addr, &mcr);
1387                 pci_write_config_word(dev, mcr_addr, (mcr | 0x8000));
1388                 /* now read cable id register */
1389                 pci_read_config_byte (dev, 0x5a, &scr1);
1390                 pci_write_config_word(dev, mcr_addr, mcr);
1391         } else if (chip_type >= HPT370) {
1392                 /*
1393                  * HPT370/372 and 374 pcifn 0
1394                  * - clear bit 0 of reg 0x5b to enable P/SCBLID as inputs
1395                  */
1396                 u8 scr2 = 0;
1397
1398                 pci_read_config_byte (dev, 0x5b, &scr2);
1399                 pci_write_config_byte(dev, 0x5b, (scr2 & ~1));
1400                 /* now read cable id register */
1401                 pci_read_config_byte (dev, 0x5a, &scr1);
1402                 pci_write_config_byte(dev, 0x5b,  scr2);
1403         } else
1404                 pci_read_config_byte (dev, 0x5a, &scr1);
1405
1406         if (hwif->cbl != ATA_CBL_PATA40_SHORT)
1407                 hwif->cbl = (scr1 & ata66) ? ATA_CBL_PATA40 : ATA_CBL_PATA80;
1408
1409         if (chip_type >= HPT374) {
1410                 hwif->ide_dma_test_irq  = &hpt374_ide_dma_test_irq;
1411                 hwif->ide_dma_end       = &hpt374_ide_dma_end;
1412         } else if (chip_type >= HPT370) {
1413                 hwif->dma_start         = &hpt370_ide_dma_start;
1414                 hwif->ide_dma_end       = &hpt370_ide_dma_end;
1415                 hwif->dma_timeout       = &hpt370_dma_timeout;
1416         } else
1417                 hwif->dma_lost_irq      = &hpt366_dma_lost_irq;
1418 }
1419
1420 static void __devinit init_dma_hpt366(ide_hwif_t *hwif, unsigned long dmabase)
1421 {
1422         struct pci_dev  *dev            = hwif->pci_dev;
1423         u8 masterdma    = 0, slavedma   = 0;
1424         u8 dma_new      = 0, dma_old    = 0;
1425         unsigned long flags;
1426
1427         dma_old = inb(dmabase + 2);
1428
1429         local_irq_save(flags);
1430
1431         dma_new = dma_old;
1432         pci_read_config_byte(dev, hwif->channel ? 0x4b : 0x43, &masterdma);
1433         pci_read_config_byte(dev, hwif->channel ? 0x4f : 0x47,  &slavedma);
1434
1435         if (masterdma & 0x30)   dma_new |= 0x20;
1436         if ( slavedma & 0x30)   dma_new |= 0x40;
1437         if (dma_new != dma_old)
1438                 outb(dma_new, dmabase + 2);
1439
1440         local_irq_restore(flags);
1441
1442         ide_setup_dma(hwif, dmabase, 8);
1443 }
1444
1445 static void __devinit hpt374_init(struct pci_dev *dev, struct pci_dev *dev2)
1446 {
1447         if (dev2->irq != dev->irq) {
1448                 /* FIXME: we need a core pci_set_interrupt() */
1449                 dev2->irq = dev->irq;
1450                 printk(KERN_INFO "HPT374: PCI config space interrupt fixed\n");
1451         }
1452 }
1453
1454 static void __devinit hpt371_init(struct pci_dev *dev)
1455 {
1456         u8 mcr1 = 0;
1457
1458         /*
1459          * HPT371 chips physically have only one channel, the secondary one,
1460          * but the primary channel registers do exist!  Go figure...
1461          * So,  we manually disable the non-existing channel here
1462          * (if the BIOS hasn't done this already).
1463          */
1464         pci_read_config_byte(dev, 0x50, &mcr1);
1465         if (mcr1 & 0x04)
1466                 pci_write_config_byte(dev, 0x50, mcr1 & ~0x04);
1467 }
1468
1469 static int __devinit hpt36x_init(struct pci_dev *dev, struct pci_dev *dev2)
1470 {
1471         u8 mcr1 = 0, pin1 = 0, pin2 = 0;
1472
1473         /*
1474          * Now we'll have to force both channels enabled if
1475          * at least one of them has been enabled by BIOS...
1476          */
1477         pci_read_config_byte(dev, 0x50, &mcr1);
1478         if (mcr1 & 0x30)
1479                 pci_write_config_byte(dev, 0x50, mcr1 | 0x30);
1480
1481         pci_read_config_byte(dev,  PCI_INTERRUPT_PIN, &pin1);
1482         pci_read_config_byte(dev2, PCI_INTERRUPT_PIN, &pin2);
1483
1484         if (pin1 != pin2 && dev->irq == dev2->irq) {
1485                 printk(KERN_INFO "HPT36x: onboard version of chipset, "
1486                                  "pin1=%d pin2=%d\n", pin1, pin2);
1487                 return 1;
1488         }
1489
1490         return 0;
1491 }
1492
1493 static const struct ide_port_info hpt366_chipsets[] __devinitdata = {
1494         {       /* 0 */
1495                 .name           = "HPT36x",
1496                 .init_chipset   = init_chipset_hpt366,
1497                 .init_hwif      = init_hwif_hpt366,
1498                 .init_dma       = init_dma_hpt366,
1499                 /*
1500                  * HPT36x chips have one channel per function and have
1501                  * both channel enable bits located differently and visible
1502                  * to both functions -- really stupid design decision... :-(
1503                  * Bit 4 is for the primary channel, bit 5 for the secondary.
1504                  */
1505                 .enablebits     = {{0x50,0x10,0x10}, {0x54,0x04,0x04}},
1506                 .extra          = 240,
1507                 .host_flags     = IDE_HFLAG_SINGLE |
1508                                   IDE_HFLAG_NO_ATAPI_DMA |
1509                                   IDE_HFLAG_OFF_BOARD,
1510                 .pio_mask       = ATA_PIO4,
1511                 .mwdma_mask     = ATA_MWDMA2,
1512         },{     /* 1 */
1513                 .name           = "HPT372A",
1514                 .init_chipset   = init_chipset_hpt366,
1515                 .init_hwif      = init_hwif_hpt366,
1516                 .init_dma       = init_dma_hpt366,
1517                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1518                 .extra          = 240,
1519                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1520                 .pio_mask       = ATA_PIO4,
1521                 .mwdma_mask     = ATA_MWDMA2,
1522         },{     /* 2 */
1523                 .name           = "HPT302",
1524                 .init_chipset   = init_chipset_hpt366,
1525                 .init_hwif      = init_hwif_hpt366,
1526                 .init_dma       = init_dma_hpt366,
1527                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1528                 .extra          = 240,
1529                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1530                 .pio_mask       = ATA_PIO4,
1531                 .mwdma_mask     = ATA_MWDMA2,
1532         },{     /* 3 */
1533                 .name           = "HPT371",
1534                 .init_chipset   = init_chipset_hpt366,
1535                 .init_hwif      = init_hwif_hpt366,
1536                 .init_dma       = init_dma_hpt366,
1537                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1538                 .extra          = 240,
1539                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1540                 .pio_mask       = ATA_PIO4,
1541                 .mwdma_mask     = ATA_MWDMA2,
1542         },{     /* 4 */
1543                 .name           = "HPT374",
1544                 .init_chipset   = init_chipset_hpt366,
1545                 .init_hwif      = init_hwif_hpt366,
1546                 .init_dma       = init_dma_hpt366,
1547                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1548                 .udma_mask      = ATA_UDMA5,
1549                 .extra          = 240,
1550                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1551                 .pio_mask       = ATA_PIO4,
1552                 .mwdma_mask     = ATA_MWDMA2,
1553         },{     /* 5 */
1554                 .name           = "HPT372N",
1555                 .init_chipset   = init_chipset_hpt366,
1556                 .init_hwif      = init_hwif_hpt366,
1557                 .init_dma       = init_dma_hpt366,
1558                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1559                 .extra          = 240,
1560                 .host_flags     = IDE_HFLAG_NO_ATAPI_DMA | IDE_HFLAG_OFF_BOARD,
1561                 .pio_mask       = ATA_PIO4,
1562                 .mwdma_mask     = ATA_MWDMA2,
1563         }
1564 };
1565
1566 /**
1567  *      hpt366_init_one -       called when an HPT366 is found
1568  *      @dev: the hpt366 device
1569  *      @id: the matching pci id
1570  *
1571  *      Called when the PCI registration layer (or the IDE initialization)
1572  *      finds a device matching our IDE device tables.
1573  */
1574 static int __devinit hpt366_init_one(struct pci_dev *dev, const struct pci_device_id *id)
1575 {
1576         const struct hpt_info *info = NULL;
1577         struct pci_dev *dev2 = NULL;
1578         struct ide_port_info d;
1579         u8 idx = id->driver_data;
1580         u8 rev = dev->revision;
1581
1582         if ((idx == 0 || idx == 4) && (PCI_FUNC(dev->devfn) & 1))
1583                 return -ENODEV;
1584
1585         switch (idx) {
1586         case 0:
1587                 if (rev < 3)
1588                         info = &hpt36x;
1589                 else {
1590                         static const struct hpt_info *hpt37x_info[] =
1591                                 { &hpt370, &hpt370a, &hpt372, &hpt372n };
1592
1593                         info = hpt37x_info[min_t(u8, rev, 6) - 3];
1594                         idx++;
1595                 }
1596                 break;
1597         case 1:
1598                 info = (rev > 1) ? &hpt372n : &hpt372a;
1599                 break;
1600         case 2:
1601                 info = (rev > 1) ? &hpt302n : &hpt302;
1602                 break;
1603         case 3:
1604                 hpt371_init(dev);
1605                 info = (rev > 1) ? &hpt371n : &hpt371;
1606                 break;
1607         case 4:
1608                 info = &hpt374;
1609                 break;
1610         case 5:
1611                 info = &hpt372n;
1612                 break;
1613         }
1614
1615         d = hpt366_chipsets[idx];
1616
1617         d.name = info->chip_name;
1618         d.udma_mask = info->udma_mask;
1619
1620         pci_set_drvdata(dev, (void *)info);
1621
1622         if (info == &hpt36x || info == &hpt374)
1623                 dev2 = pci_get_slot(dev->bus, dev->devfn + 1);
1624
1625         if (dev2) {
1626                 int ret;
1627
1628                 pci_set_drvdata(dev2, (void *)info);
1629
1630                 if (info == &hpt374)
1631                         hpt374_init(dev, dev2);
1632                 else {
1633                         if (hpt36x_init(dev, dev2))
1634                                 d.host_flags |= IDE_HFLAG_BOOTABLE;
1635                 }
1636
1637                 ret = ide_setup_pci_devices(dev, dev2, &d);
1638                 if (ret < 0)
1639                         pci_dev_put(dev2);
1640                 return ret;
1641         }
1642
1643         return ide_setup_pci_device(dev, &d);
1644 }
1645
1646 static const struct pci_device_id hpt366_pci_tbl[] = {
1647         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT366),  0 },
1648         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372),  1 },
1649         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT302),  2 },
1650         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT371),  3 },
1651         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT374),  4 },
1652         { PCI_VDEVICE(TTI, PCI_DEVICE_ID_TTI_HPT372N), 5 },
1653         { 0, },
1654 };
1655 MODULE_DEVICE_TABLE(pci, hpt366_pci_tbl);
1656
1657 static struct pci_driver driver = {
1658         .name           = "HPT366_IDE",
1659         .id_table       = hpt366_pci_tbl,
1660         .probe          = hpt366_init_one,
1661 };
1662
1663 static int __init hpt366_ide_init(void)
1664 {
1665         return ide_pci_register_driver(&driver);
1666 }
1667
1668 module_init(hpt366_ide_init);
1669
1670 MODULE_AUTHOR("Andre Hedrick");
1671 MODULE_DESCRIPTION("PCI driver module for Highpoint HPT366 IDE");
1672 MODULE_LICENSE("GPL");