drivers/ide/pci/hpt366.c

   1 /*
   2  * linux/drivers/ide/pci/hpt366.c               Version 1.13    Sep 29, 2007
   3  *
   4  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   5  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
   6  * Portions Copyright (C) 2003          Red Hat Inc
   7  * Portions Copyright (C) 2005-2007     MontaVista Software, Inc.
   8  *
   9  * Thanks to HighPoint Technologies for their assistance, and hardware.
  10  * Special Thanks to Jon Burchmore in SanDiego for the deep pockets, his
  11  * donation of an ABit BP6 mainboard, processor, and memory acellerated
  12  * development and support.
  13  *
  14  *
  15  * HighPoint has its own drivers (open source except for the RAID part)
  16  * available from http://www.highpoint-tech.com/BIOS%20+%20Driver/.
  17  * This may be useful to anyone wanting to work on this driver, however  do not
  18  * trust  them too much since the code tends to become less and less meaningful
  19  * as the time passes... :-/
  20  *
  21  * Note that final HPT370 support was done by force extraction of GPL.
  22  *
  23  * - add function for getting/setting power status of drive
  24  * - the HPT370's state machine can get confused. reset it before each dma
  25  *   xfer to prevent that from happening.
  26  * - reset state engine whenever we get an error.
  27  * - check for busmaster state at end of dma.
  28  * - use new highpoint timings.
  29  * - detect bus speed using highpoint register.
  30  * - use pll if we don't have a clock table. added a 66MHz table that's
  31  *   just 2x the 33MHz table.
  32  * - removed turnaround. NOTE: we never want to switch between pll and
  33  *   pci clocks as the chip can glitch in those cases. the highpoint
  34  *   approved workaround slows everything down too much to be useful. in
  35  *   addition, we would have to serialize access to each chip.
  36  *      Adrian Sun <a.sun@sun.com>
  37  *
  38  * add drive timings for 66MHz PCI bus,
  39  * fix ATA Cable signal detection, fix incorrect /proc info
  40  * add /proc display for per-drive PIO/DMA/UDMA mode and
  41  * per-channel ATA-33/66 Cable detect.
  42  *      Duncan Laurie <void@sun.com>
  43  *
  44  * fixup /proc output for multiple controllers
  45  *      Tim Hockin <thockin@sun.com>
  46  *
  47  * On hpt366:
  48  * Reset the hpt366 on error, reset on dma
  49  * Fix disabling Fast Interrupt hpt366.
  50  *      Mike Waychison <crlf@sun.com>
  51  *
  52  * Added support for 372N clocking and clock switching. The 372N needs
  53  * different clocks on read/write. This requires overloading rw_disk and
  54  * other deeply crazy things. Thanks to <http://www.hoerstreich.de> for
  55  * keeping me sane.
  56  *              Alan Cox <alan@redhat.com>
  57  *
  58  * - fix the clock turnaround code: it was writing to the wrong ports when
  59  *   called for the secondary channel, caching the current clock mode per-
  60  *   channel caused the cached register value to get out of sync with the
  61  *   actual one, the channels weren't serialized, the turnaround shouldn't
  62  *   be done on 66 MHz PCI bus
  63  * - disable UltraATA/100 for HPT370 by default as the 33 MHz clock being used
  64  *   does not allow for this speed anyway
  65  * - avoid touching disabled channels (e.g. HPT371/N are single channel chips,
  66  *   their primary channel is kind of virtual, it isn't tied to any pins)
  67  * - fix/remove bad/unused timing tables and use one set of tables for the whole
  68  *   HPT37x chip family; save space by introducing the separate transfer mode
  69  *   table in which the mode lookup is done
  70  * - use f_CNT value saved by  the HighPoint BIOS as reading it directly gives
  71  *   the wrong PCI frequency since DPLL has already been calibrated by BIOS;
  72  *   read it only from the function 0 of HPT374 chips
  73  * - fix the hotswap code:  it caused RESET- to glitch when tristating the bus,
  74  *   and for HPT36x the obsolete HDIO_TRISTATE_HWIF handler was called instead
  75  * - pass to init_chipset() handlers a copy of the IDE PCI device structure as
  76  *   they tamper with its fields
  77  * - pass  to the init_setup handlers a copy of the ide_pci_device_t structure
  78  *   since they may tamper with its fields
  79  * - prefix the driver startup messages with the real chip name
  80  * - claim the extra 240 bytes of I/O space for all chips
  81  * - optimize the UltraDMA filtering and the drive list lookup code
  82  * - use pci_get_slot() to get to the function 1 of HPT36x/374
  83  * - cache offset of the channel's misc. control registers (MCRs) being used
  84  *   throughout the driver
  85  * - only touch the relevant MCR when detecting the cable type on HPT374's
  86  *   function 1
  87  * - rename all the register related variables consistently
  88  * - move all the interrupt twiddling code from the speedproc handlers into
  89  *   init_hwif_hpt366(), also grouping all the DMA related code together there
  90  * - merge two HPT37x speedproc handlers, fix the PIO timing register mask and
  91  *   separate the UltraDMA and MWDMA masks there to avoid changing PIO timings
  92  *   when setting an UltraDMA mode
  93  * - fix hpt3xx_tune_drive() to set the PIO mode requested, not always select
  94  *   the best possible one
  95  * - clean up DMA timeout handling for HPT370
  96  * - switch to using the enumeration type to differ between the numerous chip
  97  *   variants, matching PCI device/revision ID with the chip type early, at the
  98  *   init_setup stage
  99  * - extend the hpt_info structure to hold the DPLL and PCI clock frequencies,
 100  *   stop duplicating it for each channel by storing the pointer in the pci_dev
 101  *   structure: first, at the init_setup stage, point it to a static "template"
 102  *   with only the chip type and its specific base DPLL frequency, the highest
 103  *   UltraDMA mode, and the chip settings table pointer filled,  then, at the
 104  *   init_chipset stage, allocate per-chip instance  and fill it with the rest
 105  *   of the necessary information
 106  * - get rid of the constant thresholds in the HPT37x PCI clock detection code,
 107  *   switch  to calculating  PCI clock frequency based on the chip's base DPLL
 108  *   frequency
 109  * - switch to using the  DPLL clock and enable UltraATA/133 mode by default on
 110  *   anything  newer than HPT370/A (except HPT374 that is not capable of this
 111  *   mode according to the manual)
 112  * - fold PCI clock detection and DPLL setup code into init_chipset_hpt366(),
 113  *   also fixing the interchanged 25/40 MHz PCI clock cases for HPT36x chips;
 114  *   unify HPT36x/37x timing setup code and the speedproc handlers by joining
 115  *   the register setting lists into the table indexed by the clock selected
 116  * - set the correct hwif->ultra_mask for each individual chip
 117  * - add Ultra and MW DMA mode filtering for the HPT37[24] based SATA cards
 118  *      Sergei Shtylyov, <sshtylyov@ru.mvista.com> or <source@mvista.com>
 119  */
 120
 121 #include <linux/types.h>
 122 #include <linux/module.h>
 123 #include <linux/kernel.h>
 124 #include <linux/delay.h>
 125 #include <linux/timer.h>
 126 #include <linux/mm.h>
 127 #include <linux/ioport.h>
 128 #include <linux/blkdev.h>
 129 #include <linux/hdreg.h>
 130
 131 #include <linux/interrupt.h>
 132 #include <linux/pci.h>
 133 #include <linux/init.h>
 134 #include <linux/ide.h>
 135
 136 #include <asm/uaccess.h>
 137 #include <asm/io.h>
 138 #include <asm/irq.h>
 139
 140 /* various tuning parameters */
 141 #define HPT_RESET_STATE_ENGINE
 142 #undef  HPT_DELAY_INTERRUPT
 143 #define HPT_SERIALIZE_IO        0
 144
 145 static const char *quirk_drives[] = {
 146         "QUANTUM FIREBALLlct08 08",
 147         "QUANTUM FIREBALLP KA6.4",
 148         "QUANTUM FIREBALLP LM20.4",
 149         "QUANTUM FIREBALLP LM20.5",
 150         NULL
 151 };
 152
 153 static const char *bad_ata100_5[] = {
 154         "IBM-DTLA-307075",
 155         "IBM-DTLA-307060",
 156         "IBM-DTLA-307045",
 157         "IBM-DTLA-307030",
 158         "IBM-DTLA-307020",
 159         "IBM-DTLA-307015",
 160         "IBM-DTLA-305040",
 161         "IBM-DTLA-305030",
 162         "IBM-DTLA-305020",
 163         "IC35L010AVER07-0",
 164         "IC35L020AVER07-0",
 165         "IC35L030AVER07-0",
 166         "IC35L040AVER07-0",
 167         "IC35L060AVER07-0",
 168         "WDC AC310200R",
 169         NULL
 170 };
 171
 172 static const char *bad_ata66_4[] = {
 173         "IBM-DTLA-307075",
 174         "IBM-DTLA-307060",
 175         "IBM-DTLA-307045",
 176         "IBM-DTLA-307030",
 177         "IBM-DTLA-307020",
 178         "IBM-DTLA-307015",
 179         "IBM-DTLA-305040",
 180         "IBM-DTLA-305030",
 181         "IBM-DTLA-305020",
 182         "IC35L010AVER07-0",
 183         "IC35L020AVER07-0",
 184         "IC35L030AVER07-0",
 185         "IC35L040AVER07-0",
 186         "IC35L060AVER07-0",
 187         "WDC AC310200R",
 188         "MAXTOR STM3320620A",
 189         NULL
 190 };
 191
 192 static const char *bad_ata66_3[] = {
 193         "WDC AC310200R",
 194         NULL
 195 };
 196
 197 static const char *bad_ata33[] = {
 198         "Maxtor 92720U8", "Maxtor 92040U6", "Maxtor 91360U4", "Maxtor 91020U3", "Maxtor 90845U3", "Maxtor 90650U2",
 199         "Maxtor 91360D8", "Maxtor 91190D7", "Maxtor 91020D6", "Maxtor 90845D5", "Maxtor 90680D4", "Maxtor 90510D3", "Maxtor 90340D2",
 200         "Maxtor 91152D8", "Maxtor 91008D7", "Maxtor 90845D6", "Maxtor 90840D6", "Maxtor 90720D5", "Maxtor 90648D5", "Maxtor 90576D4",
 201         "Maxtor 90510D4",
 202         "Maxtor 90432D3", "Maxtor 90288D2", "Maxtor 90256D2",
 203         "Maxtor 91000D8", "Maxtor 90910D8", "Maxtor 90875D7", "Maxtor 90840D7", "Maxtor 90750D6", "Maxtor 90625D5", "Maxtor 90500D4",
 204         "Maxtor 91728D8", "Maxtor 91512D7", "Maxtor 91303D6", "Maxtor 91080D5", "Maxtor 90845D4", "Maxtor 90680D4", "Maxtor 90648D3", "Maxtor 90432D2",
 205         NULL
 206 };
 207
 208 static u8 xfer_speeds[] = {
 209         XFER_UDMA_6,
 210         XFER_UDMA_5,
 211         XFER_UDMA_4,
 212         XFER_UDMA_3,
 213         XFER_UDMA_2,
 214         XFER_UDMA_1,
 215         XFER_UDMA_0,
 216
 217         XFER_MW_DMA_2,
 218         XFER_MW_DMA_1,
 219         XFER_MW_DMA_0,
 220
 221         XFER_PIO_4,
 222         XFER_PIO_3,
 223         XFER_PIO_2,
 224         XFER_PIO_1,
 225         XFER_PIO_0
 226 };
 227
 228 /* Key for bus clock timings
 229  * 36x   37x
 230  * bits  bits
 231  * 0:3   0:3    data_high_time. Inactive time of DIOW_/DIOR_ for PIO and MW DMA.
 232  *              cycles = value + 1
 233  * 4:7   4:8    data_low_time. Active time of DIOW_/DIOR_ for PIO and MW DMA.
 234  *              cycles = value + 1
 235  * 8:11  9:12   cmd_high_time. Inactive time of DIOW_/DIOR_ during task file
 236  *              register access.
 237  * 12:15 13:17  cmd_low_time. Active time of DIOW_/DIOR_ during task file
 238  *              register access.
 239  * 16:18 18:20  udma_cycle_time. Clock cycles for UDMA xfer.
 240  * -     21     CLK frequency: 0=ATA clock, 1=dual ATA clock.
 241  * 19:21 22:24  pre_high_time. Time to initialize the 1st cycle for PIO and
 242  *              MW DMA xfer.
 243  * 22:24 25:27  cmd_pre_high_time. Time to initialize the 1st PIO cycle for
 244  *              task file register access.
 245  * 28    28     UDMA enable.
 246  * 29    29     DMA  enable.
 247  * 30    30     PIO MST enable. If set, the chip is in bus master mode during
 248  *              PIO xfer.
 249  * 31    31     FIFO enable.
 250  */
 251
 252 static u32 forty_base_hpt36x[] = {
 253         /* XFER_UDMA_6 */       0x900fd943,
 254         /* XFER_UDMA_5 */       0x900fd943,
 255         /* XFER_UDMA_4 */       0x900fd943,
 256         /* XFER_UDMA_3 */       0x900ad943,
 257         /* XFER_UDMA_2 */       0x900bd943,
 258         /* XFER_UDMA_1 */       0x9008d943,
 259         /* XFER_UDMA_0 */       0x9008d943,
 260
 261         /* XFER_MW_DMA_2 */     0xa008d943,
 262         /* XFER_MW_DMA_1 */     0xa010d955,
 263         /* XFER_MW_DMA_0 */     0xa010d9fc,
 264
 265         /* XFER_PIO_4 */        0xc008d963,
 266         /* XFER_PIO_3 */        0xc010d974,
 267         /* XFER_PIO_2 */        0xc010d997,
 268         /* XFER_PIO_1 */        0xc010d9c7,
 269         /* XFER_PIO_0 */        0xc018d9d9
 270 };
 271
 272 static u32 thirty_three_base_hpt36x[] = {
 273         /* XFER_UDMA_6 */       0x90c9a731,
 274         /* XFER_UDMA_5 */       0x90c9a731,
 275         /* XFER_UDMA_4 */       0x90c9a731,
 276         /* XFER_UDMA_3 */       0x90cfa731,
 277         /* XFER_UDMA_2 */       0x90caa731,
 278         /* XFER_UDMA_1 */       0x90cba731,
 279         /* XFER_UDMA_0 */       0x90c8a731,
 280
 281         /* XFER_MW_DMA_2 */     0xa0c8a731,
 282         /* XFER_MW_DMA_1 */     0xa0c8a732,     /* 0xa0c8a733 */
 283         /* XFER_MW_DMA_0 */     0xa0c8a797,
 284
 285         /* XFER_PIO_4 */        0xc0c8a731,
 286         /* XFER_PIO_3 */        0xc0c8a742,
 287         /* XFER_PIO_2 */        0xc0d0a753,
 288         /* XFER_PIO_1 */        0xc0d0a7a3,     /* 0xc0d0a793 */
 289         /* XFER_PIO_0 */        0xc0d0a7aa      /* 0xc0d0a7a7 */
 290 };
 291
 292 static u32 twenty_five_base_hpt36x[] = {
 293         /* XFER_UDMA_6 */       0x90c98521,
 294         /* XFER_UDMA_5 */       0x90c98521,
 295         /* XFER_UDMA_4 */       0x90c98521,
 296         /* XFER_UDMA_3 */       0x90cf8521,
 297         /* XFER_UDMA_2 */       0x90cf8521,
 298         /* XFER_UDMA_1 */       0x90cb8521,
 299         /* XFER_UDMA_0 */       0x90cb8521,
 300
 301         /* XFER_MW_DMA_2 */     0xa0ca8521,
 302         /* XFER_MW_DMA_1 */     0xa0ca8532,
 303         /* XFER_MW_DMA_0 */     0xa0ca8575,
 304
 305         /* XFER_PIO_4 */        0xc0ca8521,
 306         /* XFER_PIO_3 */        0xc0ca8532,
 307         /* XFER_PIO_2 */        0xc0ca8542,
 308         /* XFER_PIO_1 */        0xc0d08572,
 309         /* XFER_PIO_0 */        0xc0d08585
 310 };
 311
 312 static u32 thirty_three_base_hpt37x[] = {
 313         /* XFER_UDMA_6 */       0x12446231,     /* 0x12646231 ?? */
 314         /* XFER_UDMA_5 */       0x12446231,
 315         /* XFER_UDMA_4 */       0x12446231,
 316         /* XFER_UDMA_3 */       0x126c6231,
 317         /* XFER_UDMA_2 */       0x12486231,
 318         /* XFER_UDMA_1 */       0x124c6233,
 319         /* XFER_UDMA_0 */       0x12506297,
 320
 321         /* XFER_MW_DMA_2 */     0x22406c31,
 322         /* XFER_MW_DMA_1 */     0x22406c33,
 323         /* XFER_MW_DMA_0 */     0x22406c97,
 324
 325         /* XFER_PIO_4 */        0x06414e31,
 326         /* XFER_PIO_3 */        0x06414e42,
 327         /* XFER_PIO_2 */        0x06414e53,
 328         /* XFER_PIO_1 */        0x06814e93,
 329         /* XFER_PIO_0 */        0x06814ea7
 330 };
 331
 332 static u32 fifty_base_hpt37x[] = {
 333         /* XFER_UDMA_6 */       0x12848242,
 334         /* XFER_UDMA_5 */       0x12848242,
 335         /* XFER_UDMA_4 */       0x12ac8242,
 336         /* XFER_UDMA_3 */       0x128c8242,
 337         /* XFER_UDMA_2 */       0x120c8242,
 338         /* XFER_UDMA_1 */       0x12148254,
 339         /* XFER_UDMA_0 */       0x121882ea,
 340
 341         /* XFER_MW_DMA_2 */     0x22808242,
 342         /* XFER_MW_DMA_1 */     0x22808254,
 343         /* XFER_MW_DMA_0 */     0x228082ea,
 344
 345         /* XFER_PIO_4 */        0x0a81f442,
 346         /* XFER_PIO_3 */        0x0a81f443,
 347         /* XFER_PIO_2 */        0x0a81f454,
 348         /* XFER_PIO_1 */        0x0ac1f465,
 349         /* XFER_PIO_0 */        0x0ac1f48a
 350 };
 351
 352 static u32 sixty_six_base_hpt37x[] = {
 353         /* XFER_UDMA_6 */       0x1c869c62,
 354         /* XFER_UDMA_5 */       0x1cae9c62,     /* 0x1c8a9c62 */
 355         /* XFER_UDMA_4 */       0x1c8a9c62,
 356         /* XFER_UDMA_3 */       0x1c8e9c62,
 357         /* XFER_UDMA_2 */       0x1c929c62,
 358         /* XFER_UDMA_1 */       0x1c9a9c62,
 359         /* XFER_UDMA_0 */       0x1c829c62,
 360
 361         /* XFER_MW_DMA_2 */     0x2c829c62,
 362         /* XFER_MW_DMA_1 */     0x2c829c66,
 363         /* XFER_MW_DMA_0 */     0x2c829d2e,
 364
 365         /* XFER_PIO_4 */        0x0c829c62,
 366         /* XFER_PIO_3 */        0x0c829c84,
 367         /* XFER_PIO_2 */        0x0c829ca6,
 368         /* XFER_PIO_1 */        0x0d029d26,
 369         /* XFER_PIO_0 */        0x0d029d5e
 370 };
 371
 372 #define HPT366_DEBUG_DRIVE_INFO         0
 373 #define HPT371_ALLOW_ATA133_6           1
 374 #define HPT302_ALLOW_ATA133_6           1
 375 #define HPT372_ALLOW_ATA133_6           1
 376 #define HPT370_ALLOW_ATA100_5           0
 377 #define HPT366_ALLOW_ATA66_4            1
 378 #define HPT366_ALLOW_ATA66_3            1
 379 #define HPT366_MAX_DEVS                 8
 380
 381 /* Supported ATA clock frequencies */
 382 enum ata_clock {
 383         ATA_CLOCK_25MHZ,
 384         ATA_CLOCK_33MHZ,
 385         ATA_CLOCK_40MHZ,
 386         ATA_CLOCK_50MHZ,
 387         ATA_CLOCK_66MHZ,
 388         NUM_ATA_CLOCKS
 389 };
 390
 391 /*
 392  *      Hold all the HighPoint chip information in one place.
 393  */
 394
 395 struct hpt_info {
 396         u8 chip_type;           /* Chip type */
 397         u8 max_ultra;           /* Max. UltraDMA mode allowed */
 398         u8 dpll_clk;            /* DPLL clock in MHz */
 399         u8 pci_clk;             /* PCI  clock in MHz */
 400         u32 **settings;         /* Chipset settings table */
 401 };
 402
 403 /* Supported HighPoint chips */
 404 enum {
 405         HPT36x,
 406         HPT370,
 407         HPT370A,
 408         HPT374,
 409         HPT372,
 410         HPT372A,
 411         HPT302,
 412         HPT371,
 413         HPT372N,
 414         HPT302N,
 415         HPT371N
 416 };
 417
 418 static u32 *hpt36x_settings[NUM_ATA_CLOCKS] = {
 419         twenty_five_base_hpt36x,
 420         thirty_three_base_hpt36x,
 421         forty_base_hpt36x,
 422         NULL,
 423         NULL
 424 };
 425
 426 static u32 *hpt37x_settings[NUM_ATA_CLOCKS] = {
 427         NULL,
 428         thirty_three_base_hpt37x,
 429         NULL,
 430         fifty_base_hpt37x,
 431         sixty_six_base_hpt37x
 432 };
 433
 434 static struct hpt_info hpt36x __devinitdata = {
 435         .chip_type      = HPT36x,
 436         .max_ultra      = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ? 4 : 3) : 2,
 437         .dpll_clk       = 0,    /* no DPLL */
 438         .settings       = hpt36x_settings
 439 };
 440
 441 static struct hpt_info hpt370 __devinitdata = {
 442         .chip_type      = HPT370,
 443         .max_ultra      = HPT370_ALLOW_ATA100_5 ? 5 : 4,
 444         .dpll_clk       = 48,
 445         .settings       = hpt37x_settings
 446 };
 447
 448 static struct hpt_info hpt370a __devinitdata = {
 449         .chip_type      = HPT370A,
 450         .max_ultra      = HPT370_ALLOW_ATA100_5 ? 5 : 4,
 451         .dpll_clk       = 48,
 452         .settings       = hpt37x_settings
 453 };
 454
 455 static struct hpt_info hpt374 __devinitdata = {
 456         .chip_type      = HPT374,
 457         .max_ultra      = 5,
 458         .dpll_clk       = 48,
 459         .settings       = hpt37x_settings
 460 };
 461
 462 static struct hpt_info hpt372 __devinitdata = {
 463         .chip_type      = HPT372,
 464         .max_ultra      = HPT372_ALLOW_ATA133_6 ? 6 : 5,
 465         .dpll_clk       = 55,
 466         .settings       = hpt37x_settings
 467 };
 468
 469 static struct hpt_info hpt372a __devinitdata = {
 470         .chip_type      = HPT372A,
 471         .max_ultra      = HPT372_ALLOW_ATA133_6 ? 6 : 5,
 472         .dpll_clk       = 66,
 473         .settings       = hpt37x_settings
 474 };
 475
 476 static struct hpt_info hpt302 __devinitdata = {
 477         .chip_type      = HPT302,
 478         .max_ultra      = HPT372_ALLOW_ATA133_6 ? 6 : 5,
 479         .dpll_clk       = 66,
 480         .settings       = hpt37x_settings
 481 };
 482
 483 static struct hpt_info hpt371 __devinitdata = {
 484         .chip_type      = HPT371,
 485         .max_ultra      = HPT371_ALLOW_ATA133_6 ? 6 : 5,
 486         .dpll_clk       = 66,
 487         .settings       = hpt37x_settings
 488 };
 489
 490 static struct hpt_info hpt372n __devinitdata = {
 491         .chip_type      = HPT372N,
 492         .max_ultra      = HPT372_ALLOW_ATA133_6 ? 6 : 5,
 493         .dpll_clk       = 77,
 494         .settings       = hpt37x_settings
 495 };
 496
 497 static struct hpt_info hpt302n __devinitdata = {
 498         .chip_type      = HPT302N,
 499         .max_ultra      = HPT302_ALLOW_ATA133_6 ? 6 : 5,
 500         .dpll_clk       = 77,
 501         .settings       = hpt37x_settings
 502 };
 503
 504 static struct hpt_info hpt371n __devinitdata = {
 505         .chip_type      = HPT371N,
 506         .max_ultra      = HPT371_ALLOW_ATA133_6 ? 6 : 5,
 507         .dpll_clk       = 77,
 508         .settings       = hpt37x_settings
 509 };
 510
 511 static int check_in_drive_list(ide_drive_t *drive, const char **list)
 512 {
 513         struct hd_driveid *id = drive->id;
 514
 515         while (*list)
 516                 if (!strcmp(*list++,id->model))
 517                         return 1;
 518         return 0;
 519 }
 520
 521 /*
 522  * The Marvell bridge chips used on the HighPoint SATA cards do not seem
 523  * to support the UltraDMA modes 1, 2, and 3 as well as any MWDMA modes...
 524  */
 525
 526 static u8 hpt3xx_udma_filter(ide_drive_t *drive)
 527 {
 528         ide_hwif_t *hwif        = HWIF(drive);
 529         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 530         u8 mask                 = hwif->ultra_mask;
 531
 532         switch (info->chip_type) {
 533         case HPT36x:
 534                 if (!HPT366_ALLOW_ATA66_4 ||
 535                     check_in_drive_list(drive, bad_ata66_4))
 536                         mask = ATA_UDMA3;
 537
 538                 if (!HPT366_ALLOW_ATA66_3 ||
 539                     check_in_drive_list(drive, bad_ata66_3))
 540                         mask = ATA_UDMA2;
 541                 break;
 542         case HPT370:
 543                 if (!HPT370_ALLOW_ATA100_5 ||
 544                     check_in_drive_list(drive, bad_ata100_5))
 545                         mask = ATA_UDMA4;
 546                 break;
 547         case HPT370A:
 548                 if (!HPT370_ALLOW_ATA100_5 ||
 549                     check_in_drive_list(drive, bad_ata100_5))
 550                         return ATA_UDMA4;
 551         case HPT372 :
 552         case HPT372A:
 553         case HPT372N:
 554         case HPT374 :
 555                 if (ide_dev_is_sata(drive->id))
 556                         mask &= ~0x0e;
 557                 /* Fall thru */
 558         default:
 559                 return mask;
 560         }
 561
 562         return check_in_drive_list(drive, bad_ata33) ? 0x00 : mask;
 563 }
 564
 565 static u8 hpt3xx_mdma_filter(ide_drive_t *drive)
 566 {
 567         ide_hwif_t *hwif        = HWIF(drive);
 568         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 569
 570         switch (info->chip_type) {
 571         case HPT372 :
 572         case HPT372A:
 573         case HPT372N:
 574         case HPT374 :
 575                 if (ide_dev_is_sata(drive->id))
 576                         return 0x00;
 577                 /* Fall thru */
 578         default:
 579                 return 0x07;
 580         }
 581 }
 582
 583 static u32 get_speed_setting(u8 speed, struct hpt_info *info)
 584 {
 585         int i;
 586
 587         /*
 588          * Lookup the transfer mode table to get the index into
 589          * the timing table.
 590          *
 591          * NOTE: For XFER_PIO_SLOW, PIO mode 0 timings will be used.
 592          */
 593         for (i = 0; i < ARRAY_SIZE(xfer_speeds) - 1; i++)
 594                 if (xfer_speeds[i] == speed)
 595                         break;
 596         /*
 597          * NOTE: info->settings only points to the pointer
 598          * to the list of the actual register values
 599          */
 600         return (*info->settings)[i];
 601 }
 602
 603 static int hpt36x_tune_chipset(ide_drive_t *drive, u8 xferspeed)
 604 {
 605         ide_hwif_t *hwif        = HWIF(drive);
 606         struct pci_dev  *dev    = hwif->pci_dev;
 607         struct hpt_info *info   = pci_get_drvdata(dev);
 608         u8  speed               = ide_rate_filter(drive, xferspeed);
 609         u8  itr_addr            = drive->dn ? 0x44 : 0x40;
 610         u32 old_itr             = 0;
 611         u32 itr_mask, new_itr;
 612
 613         /* TODO: move this to ide_rate_filter() [ check ->atapi_dma ] */
 614         if (drive->media != ide_disk)
 615                 speed = min_t(u8, speed, XFER_PIO_4);
 616
 617         itr_mask = speed < XFER_MW_DMA_0 ? 0x30070000 :
 618                   (speed < XFER_UDMA_0   ? 0xc0070000 : 0xc03800ff);
 619
 620         new_itr = get_speed_setting(speed, info);
 621
 622         /*
 623          * Disable on-chip PIO FIFO/buffer (and PIO MST mode as well)
 624          * to avoid problems handling I/O errors later
 625          */
 626         pci_read_config_dword(dev, itr_addr, &old_itr);
 627         new_itr  = (new_itr & ~itr_mask) | (old_itr & itr_mask);
 628         new_itr &= ~0xc0000000;
 629
 630         pci_write_config_dword(dev, itr_addr, new_itr);
 631
 632         return ide_config_drive_speed(drive, speed);
 633 }
 634
 635 static int hpt37x_tune_chipset(ide_drive_t *drive, u8 xferspeed)
 636 {
 637         ide_hwif_t *hwif        = HWIF(drive);
 638         struct pci_dev  *dev    = hwif->pci_dev;
 639         struct hpt_info *info   = pci_get_drvdata(dev);
 640         u8  speed               = ide_rate_filter(drive, xferspeed);
 641         u8  itr_addr            = 0x40 + (drive->dn * 4);
 642         u32 old_itr             = 0;
 643         u32 itr_mask, new_itr;
 644
 645         /* TODO: move this to ide_rate_filter() [ check ->atapi_dma ] */
 646         if (drive->media != ide_disk)
 647                 speed = min_t(u8, speed, XFER_PIO_4);
 648
 649         itr_mask = speed < XFER_MW_DMA_0 ? 0x303c0000 :
 650                   (speed < XFER_UDMA_0   ? 0xc03c0000 : 0xc1c001ff);
 651
 652         new_itr = get_speed_setting(speed, info);
 653
 654         pci_read_config_dword(dev, itr_addr, &old_itr);
 655         new_itr = (new_itr & ~itr_mask) | (old_itr & itr_mask);
 656
 657         if (speed < XFER_MW_DMA_0)
 658                 new_itr &= ~0x80000000; /* Disable on-chip PIO FIFO/buffer */
 659         pci_write_config_dword(dev, itr_addr, new_itr);
 660
 661         return ide_config_drive_speed(drive, speed);
 662 }
 663
 664 static int hpt3xx_tune_chipset(ide_drive_t *drive, u8 speed)
 665 {
 666         ide_hwif_t *hwif        = HWIF(drive);
 667         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 668
 669         if (info->chip_type >= HPT370)
 670                 return hpt37x_tune_chipset(drive, speed);
 671         else    /* hpt368: hpt_minimum_revision(dev, 2) */
 672                 return hpt36x_tune_chipset(drive, speed);
 673 }
 674
 675 static void hpt3xx_tune_drive(ide_drive_t *drive, u8 pio)
 676 {
 677         pio = ide_get_best_pio_mode(drive, pio, 4);
 678         (void) hpt3xx_tune_chipset (drive, XFER_PIO_0 + pio);
 679 }
 680
 681 static int hpt3xx_quirkproc(ide_drive_t *drive)
 682 {
 683         struct hd_driveid *id   = drive->id;
 684         const  char **list      = quirk_drives;
 685
 686         while (*list)
 687                 if (strstr(id->model, *list++))
 688                         return 1;
 689         return 0;
 690 }
 691
 692 static void hpt3xx_intrproc(ide_drive_t *drive)
 693 {
 694         ide_hwif_t *hwif = HWIF(drive);
 695
 696         if (drive->quirk_list)
 697                 return;
 698         /* drives in the quirk_list may not like intr setups/cleanups */
 699         hwif->OUTB(drive->ctl | 2, IDE_CONTROL_REG);
 700 }
 701
 702 static void hpt3xx_maskproc(ide_drive_t *drive, int mask)
 703 {
 704         ide_hwif_t *hwif        = HWIF(drive);
 705         struct pci_dev  *dev    = hwif->pci_dev;
 706         struct hpt_info *info   = pci_get_drvdata(dev);
 707
 708         if (drive->quirk_list) {
 709                 if (info->chip_type >= HPT370) {
 710                         u8 scr1 = 0;
 711
 712                         pci_read_config_byte(dev, 0x5a, &scr1);
 713                         if (((scr1 & 0x10) >> 4) != mask) {
 714                                 if (mask)
 715                                         scr1 |=  0x10;
 716                                 else
 717                                         scr1 &= ~0x10;
 718                                 pci_write_config_byte(dev, 0x5a, scr1);
 719                         }
 720                 } else {
 721                         if (mask)
 722                                 disable_irq(hwif->irq);
 723                         else
 724                                 enable_irq (hwif->irq);
 725                 }
 726         } else
 727                 hwif->OUTB(mask ? (drive->ctl | 2) : (drive->ctl & ~2),
 728                            IDE_CONTROL_REG);
 729 }
 730
 731 static int hpt366_config_drive_xfer_rate(ide_drive_t *drive)
 732 {
 733         drive->init_speed = 0;
 734
 735         if (ide_tune_dma(drive))
 736                 return 0;
 737
 738         if (ide_use_fast_pio(drive))
 739                 hpt3xx_tune_drive(drive, 255);
 740
 741         return -1;
 742 }
 743
 744 /*
 745  * This is specific to the HPT366 UDMA chipset
 746  * by HighPoint|Triones Technologies, Inc.
 747  */
 748 static void hpt366_dma_lost_irq(ide_drive_t *drive)
 749 {
 750         struct pci_dev *dev = HWIF(drive)->pci_dev;
 751         u8 mcr1 = 0, mcr3 = 0, scr1 = 0;
 752
 753         pci_read_config_byte(dev, 0x50, &mcr1);
 754         pci_read_config_byte(dev, 0x52, &mcr3);
 755         pci_read_config_byte(dev, 0x5a, &scr1);
 756         printk("%s: (%s)  mcr1=0x%02x, mcr3=0x%02x, scr1=0x%02x\n",
 757                 drive->name, __FUNCTION__, mcr1, mcr3, scr1);
 758         if (scr1 & 0x10)
 759                 pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
 760         ide_dma_lost_irq(drive);
 761 }
 762
 763 static void hpt370_clear_engine(ide_drive_t *drive)
 764 {
 765         ide_hwif_t *hwif = HWIF(drive);
 766
 767         pci_write_config_byte(hwif->pci_dev, hwif->select_data, 0x37);
 768         udelay(10);
 769 }
 770
 771 static void hpt370_irq_timeout(ide_drive_t *drive)
 772 {
 773         ide_hwif_t *hwif        = HWIF(drive);
 774         u16 bfifo               = 0;
 775         u8  dma_cmd;
 776
 777         pci_read_config_word(hwif->pci_dev, hwif->select_data + 2, &bfifo);
 778         printk(KERN_DEBUG "%s: %d bytes in FIFO\n", drive->name, bfifo & 0x1ff);
 779
 780         /* get DMA command mode */
 781         dma_cmd = hwif->INB(hwif->dma_command);
 782         /* stop DMA */
 783         hwif->OUTB(dma_cmd & ~0x1, hwif->dma_command);
 784         hpt370_clear_engine(drive);
 785 }
 786
 787 static void hpt370_ide_dma_start(ide_drive_t *drive)
 788 {
 789 #ifdef HPT_RESET_STATE_ENGINE
 790         hpt370_clear_engine(drive);
 791 #endif
 792         ide_dma_start(drive);
 793 }
 794
 795 static int hpt370_ide_dma_end(ide_drive_t *drive)
 796 {
 797         ide_hwif_t *hwif        = HWIF(drive);
 798         u8  dma_stat            = hwif->INB(hwif->dma_status);
 799
 800         if (dma_stat & 0x01) {
 801                 /* wait a little */
 802                 udelay(20);
 803                 dma_stat = hwif->INB(hwif->dma_status);
 804                 if (dma_stat & 0x01)
 805                         hpt370_irq_timeout(drive);
 806         }
 807         return __ide_dma_end(drive);
 808 }
 809
 810 static void hpt370_dma_timeout(ide_drive_t *drive)
 811 {
 812         hpt370_irq_timeout(drive);
 813         ide_dma_timeout(drive);
 814 }
 815
 816 /* returns 1 if DMA IRQ issued, 0 otherwise */
 817 static int hpt374_ide_dma_test_irq(ide_drive_t *drive)
 818 {
 819         ide_hwif_t *hwif        = HWIF(drive);
 820         u16 bfifo               = 0;
 821         u8  dma_stat;
 822
 823         pci_read_config_word(hwif->pci_dev, hwif->select_data + 2, &bfifo);
 824         if (bfifo & 0x1FF) {
 825 //              printk("%s: %d bytes in FIFO\n", drive->name, bfifo);
 826                 return 0;
 827         }
 828
 829         dma_stat = inb(hwif->dma_status);
 830         /* return 1 if INTR asserted */
 831         if (dma_stat & 4)
 832                 return 1;
 833
 834         if (!drive->waiting_for_dma)
 835                 printk(KERN_WARNING "%s: (%s) called while not waiting\n",
 836                                 drive->name, __FUNCTION__);
 837         return 0;
 838 }
 839
 840 static int hpt374_ide_dma_end(ide_drive_t *drive)
 841 {
 842         ide_hwif_t *hwif        = HWIF(drive);
 843         struct pci_dev  *dev    = hwif->pci_dev;
 844         u8 mcr  = 0, mcr_addr   = hwif->select_data;
 845         u8 bwsr = 0, mask       = hwif->channel ? 0x02 : 0x01;
 846
 847         pci_read_config_byte(dev, 0x6a, &bwsr);
 848         pci_read_config_byte(dev, mcr_addr, &mcr);
 849         if (bwsr & mask)
 850                 pci_write_config_byte(dev, mcr_addr, mcr | 0x30);
 851         return __ide_dma_end(drive);
 852 }
 853
 854 /**
 855  *      hpt3xxn_set_clock       -       perform clock switching dance
 856  *      @hwif: hwif to switch
 857  *      @mode: clocking mode (0x21 for write, 0x23 otherwise)
 858  *
 859  *      Switch the DPLL clock on the HPT3xxN devices. This is a right mess.
 860  */
 861
 862 static void hpt3xxn_set_clock(ide_hwif_t *hwif, u8 mode)
 863 {
 864         u8 scr2 = hwif->INB(hwif->dma_master + 0x7b);
 865
 866         if ((scr2 & 0x7f) == mode)
 867                 return;
 868
 869         /* Tristate the bus */
 870         hwif->OUTB(0x80, hwif->dma_master + 0x73);
 871         hwif->OUTB(0x80, hwif->dma_master + 0x77);
 872
 873         /* Switch clock and reset channels */
 874         hwif->OUTB(mode, hwif->dma_master + 0x7b);
 875         hwif->OUTB(0xc0, hwif->dma_master + 0x79);
 876
 877         /*
 878          * Reset the state machines.
 879          * NOTE: avoid accidentally enabling the disabled channels.
 880          */
 881         hwif->OUTB(hwif->INB(hwif->dma_master + 0x70) | 0x32,
 882                    hwif->dma_master + 0x70);
 883         hwif->OUTB(hwif->INB(hwif->dma_master + 0x74) | 0x32,
 884                    hwif->dma_master + 0x74);
 885
 886         /* Complete reset */
 887         hwif->OUTB(0x00, hwif->dma_master + 0x79);
 888
 889         /* Reconnect channels to bus */
 890         hwif->OUTB(0x00, hwif->dma_master + 0x73);
 891         hwif->OUTB(0x00, hwif->dma_master + 0x77);
 892 }
 893
 894 /**
 895  *      hpt3xxn_rw_disk         -       prepare for I/O
 896  *      @drive: drive for command
 897  *      @rq: block request structure
 898  *
 899  *      This is called when a disk I/O is issued to HPT3xxN.
 900  *      We need it because of the clock switching.
 901  */
 902
 903 static void hpt3xxn_rw_disk(ide_drive_t *drive, struct request *rq)
 904 {
 905         hpt3xxn_set_clock(HWIF(drive), rq_data_dir(rq) ? 0x23 : 0x21);
 906 }
 907
 908 /*
 909  * Set/get power state for a drive.
 910  * NOTE: affects both drives on each channel.
 911  *
 912  * When we turn the power back on, we need to re-initialize things.
 913  */
 914 #define TRISTATE_BIT  0x8000
 915
 916 static int hpt3xx_busproc(ide_drive_t *drive, int state)
 917 {
 918         ide_hwif_t *hwif        = HWIF(drive);
 919         struct pci_dev *dev     = hwif->pci_dev;
 920         u8  mcr_addr            = hwif->select_data + 2;
 921         u8  resetmask           = hwif->channel ? 0x80 : 0x40;
 922         u8  bsr2                = 0;
 923         u16 mcr                 = 0;
 924
 925         hwif->bus_state = state;
 926
 927         /* Grab the status. */
 928         pci_read_config_word(dev, mcr_addr, &mcr);
 929         pci_read_config_byte(dev, 0x59, &bsr2);
 930
 931         /*
 932          * Set the state. We don't set it if we don't need to do so.
 933          * Make sure that the drive knows that it has failed if it's off.
 934          */
 935         switch (state) {
 936         case BUSSTATE_ON:
 937                 if (!(bsr2 & resetmask))
 938                         return 0;
 939                 hwif->drives[0].failures = hwif->drives[1].failures = 0;
 940
 941                 pci_write_config_byte(dev, 0x59, bsr2 & ~resetmask);
 942                 pci_write_config_word(dev, mcr_addr, mcr & ~TRISTATE_BIT);
 943                 return 0;
 944         case BUSSTATE_OFF:
 945                 if ((bsr2 & resetmask) && !(mcr & TRISTATE_BIT))
 946                         return 0;
 947                 mcr &= ~TRISTATE_BIT;
 948                 break;
 949         case BUSSTATE_TRISTATE:
 950                 if ((bsr2 & resetmask) &&  (mcr & TRISTATE_BIT))
 951                         return 0;
 952                 mcr |= TRISTATE_BIT;
 953                 break;
 954         default:
 955                 return -EINVAL;
 956         }
 957
 958         hwif->drives[0].failures = hwif->drives[0].max_failures + 1;
 959         hwif->drives[1].failures = hwif->drives[1].max_failures + 1;
 960
 961         pci_write_config_word(dev, mcr_addr, mcr);
 962         pci_write_config_byte(dev, 0x59, bsr2 | resetmask);
 963         return 0;
 964 }
 965
 966 /**
 967  *      hpt37x_calibrate_dpll   -       calibrate the DPLL
 968  *      @dev: PCI device
 969  *
 970  *      Perform a calibration cycle on the DPLL.
 971  *      Returns 1 if this succeeds
 972  */
 973 static int __devinit hpt37x_calibrate_dpll(struct pci_dev *dev, u16 f_low, u16 f_high)
 974 {
 975         u32 dpll = (f_high << 16) | f_low | 0x100;
 976         u8  scr2;
 977         int i;
 978
 979         pci_write_config_dword(dev, 0x5c, dpll);
 980
 981         /* Wait for oscillator ready */
 982         for(i = 0; i < 0x5000; ++i) {
 983                 udelay(50);
 984                 pci_read_config_byte(dev, 0x5b, &scr2);
 985                 if (scr2 & 0x80)
 986                         break;
 987         }
 988         /* See if it stays ready (we'll just bail out if it's not yet) */
 989         for(i = 0; i < 0x1000; ++i) {
 990                 pci_read_config_byte(dev, 0x5b, &scr2);
 991                 /* DPLL destabilized? */
 992                 if(!(scr2 & 0x80))
 993                         return 0;
 994         }
 995         /* Turn off tuning, we have the DPLL set */
 996         pci_read_config_dword (dev, 0x5c, &dpll);
 997         pci_write_config_dword(dev, 0x5c, (dpll & ~0x100));
 998         return 1;
 999 }
1000
1001 static unsigned int __devinit init_chipset_hpt366(struct pci_dev *dev, const char *name)
1002 {
1003         struct hpt_info *info   = kmalloc(sizeof(struct hpt_info), GFP_KERNEL);
1004         unsigned long io_base   = pci_resource_start(dev, 4);
1005         u8 pci_clk,  dpll_clk   = 0;    /* PCI and DPLL clock in MHz */
1006         u8 chip_type;
1007         enum ata_clock  clock;
1008
1009         if (info == NULL) {
1010                 printk(KERN_ERR "%s: out of memory!\n", name);
1011                 return -ENOMEM;
1012         }
1013
1014         /*
1015          * Copy everything from a static "template" structure
1016          * to just allocated per-chip hpt_info structure.
1017          */
1018         memcpy(info, pci_get_drvdata(dev), sizeof(struct hpt_info));
1019         chip_type = info->chip_type;
1020
1021         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
1022         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
1023         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
1024         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
1025
1026         /*
1027          * First, try to estimate the PCI clock frequency...
1028          */
1029         if (chip_type >= HPT370) {
1030                 u8  scr1  = 0;
1031                 u16 f_cnt = 0;
1032                 u32 temp  = 0;
1033
1034                 /* Interrupt force enable. */
1035                 pci_read_config_byte(dev, 0x5a, &scr1);
1036                 if (scr1 & 0x10)
1037                         pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
1038
1039                 /*
1040                  * HighPoint does this for HPT372A.
1041                  * NOTE: This register is only writeable via I/O space.
1042                  */
1043                 if (chip_type == HPT372A)
1044                         outb(0x0e, io_base + 0x9c);
1045
1046                 /*
1047                  * Default to PCI clock. Make sure MA15/16 are set to output
1048                  * to prevent drives having problems with 40-pin cables.
1049                  */
1050                 pci_write_config_byte(dev, 0x5b, 0x23);
1051
1052                 /*
1053                  * We'll have to read f_CNT value in order to determine
1054                  * the PCI clock frequency according to the following ratio:
1055                  *
1056                  * f_CNT = Fpci * 192 / Fdpll
1057                  *
1058                  * First try reading the register in which the HighPoint BIOS
1059                  * saves f_CNT value before  reprogramming the DPLL from its
1060                  * default setting (which differs for the various chips).
1061                  *
1062                  * NOTE: This register is only accessible via I/O space;
1063                  * HPT374 BIOS only saves it for the function 0, so we have to
1064                  * always read it from there -- no need to check the result of
1065                  * pci_get_slot() for the function 0 as the whole device has
1066                  * been already "pinned" (via function 1) in init_setup_hpt374()
1067                  */
1068                 if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1069                         struct pci_dev  *dev1 = pci_get_slot(dev->bus,
1070                                                              dev->devfn - 1);
1071                         unsigned long io_base = pci_resource_start(dev1, 4);
1072
1073                         temp =  inl(io_base + 0x90);
1074                         pci_dev_put(dev1);
1075                 } else
1076                         temp =  inl(io_base + 0x90);
1077
1078                 /*
1079                  * In case the signature check fails, we'll have to
1080                  * resort to reading the f_CNT register itself in hopes
1081                  * that nobody has touched the DPLL yet...
1082                  */
1083                 if ((temp & 0xFFFFF000) != 0xABCDE000) {
1084                         int i;
1085
1086                         printk(KERN_WARNING "%s: no clock data saved by BIOS\n",
1087                                name);
1088
1089                         /* Calculate the average value of f_CNT. */
1090                         for (temp = i = 0; i < 128; i++) {
1091                                 pci_read_config_word(dev, 0x78, &f_cnt);
1092                                 temp += f_cnt & 0x1ff;
1093                                 mdelay(1);
1094                         }
1095                         f_cnt = temp / 128;
1096                 } else
1097                         f_cnt = temp & 0x1ff;
1098
1099                 dpll_clk = info->dpll_clk;
1100                 pci_clk  = (f_cnt * dpll_clk) / 192;
1101
1102                 /* Clamp PCI clock to bands. */
1103                 if (pci_clk < 40)
1104                         pci_clk = 33;
1105                 else if(pci_clk < 45)
1106                         pci_clk = 40;
1107                 else if(pci_clk < 55)
1108                         pci_clk = 50;
1109                 else
1110                         pci_clk = 66;
1111
1112                 printk(KERN_INFO "%s: DPLL base: %d MHz, f_CNT: %d, "
1113                        "assuming %d MHz PCI\n", name, dpll_clk, f_cnt, pci_clk);
1114         } else {
1115                 u32 itr1 = 0;
1116
1117                 pci_read_config_dword(dev, 0x40, &itr1);
1118
1119                 /* Detect PCI clock by looking at cmd_high_time. */
1120                 switch((itr1 >> 8) & 0x07) {
1121                         case 0x09:
1122                                 pci_clk = 40;
1123                                 break;
1124                         case 0x05:
1125                                 pci_clk = 25;
1126                                 break;
1127                         case 0x07:
1128                         default:
1129                                 pci_clk = 33;
1130                                 break;
1131                 }
1132         }
1133
1134         /* Let's assume we'll use PCI clock for the ATA clock... */
1135         switch (pci_clk) {
1136                 case 25:
1137                         clock = ATA_CLOCK_25MHZ;
1138                         break;
1139                 case 33:
1140                 default:
1141                         clock = ATA_CLOCK_33MHZ;
1142                         break;
1143                 case 40:
1144                         clock = ATA_CLOCK_40MHZ;
1145                         break;
1146                 case 50:
1147                         clock = ATA_CLOCK_50MHZ;
1148                         break;
1149                 case 66:
1150                         clock = ATA_CLOCK_66MHZ;
1151                         break;
1152         }
1153
1154         /*
1155          * Only try the DPLL if we don't have a table for the PCI clock that
1156          * we are running at for HPT370/A, always use it  for anything newer...
1157          *
1158          * NOTE: Using the internal DPLL results in slow reads on 33 MHz PCI.
1159          * We also  don't like using  the DPLL because this causes glitches
1160          * on PRST-/SRST- when the state engine gets reset...
1161          */
1162         if (chip_type >= HPT374 || info->settings[clock] == NULL) {
1163                 u16 f_low, delta = pci_clk < 50 ? 2 : 4;
1164                 int adjust;
1165
1166                  /*
1167                   * Select 66 MHz DPLL clock only if UltraATA/133 mode is
1168                   * supported/enabled, use 50 MHz DPLL clock otherwise...
1169                   */
1170                 if (info->max_ultra == 6) {
1171                         dpll_clk = 66;
1172                         clock = ATA_CLOCK_66MHZ;
1173                 } else if (dpll_clk) {  /* HPT36x chips don't have DPLL */
1174                         dpll_clk = 50;
1175                         clock = ATA_CLOCK_50MHZ;
1176                 }
1177
1178                 if (info->settings[clock] == NULL) {
1179                         printk(KERN_ERR "%s: unknown bus timing!\n", name);
1180                         kfree(info);
1181                         return -EIO;
1182                 }
1183
1184                 /* Select the DPLL clock. */
1185                 pci_write_config_byte(dev, 0x5b, 0x21);
1186
1187                 /*
1188                  * Adjust the DPLL based upon PCI clock, enable it,
1189                  * and wait for stabilization...
1190                  */
1191                 f_low = (pci_clk * 48) / dpll_clk;
1192
1193                 for (adjust = 0; adjust < 8; adjust++) {
1194                         if(hpt37x_calibrate_dpll(dev, f_low, f_low + delta))
1195                                 break;
1196
1197                         /*
1198                          * See if it'll settle at a fractionally different clock
1199                          */
1200                         if (adjust & 1)
1201                                 f_low -= adjust >> 1;
1202                         else
1203                                 f_low += adjust >> 1;
1204                 }
1205                 if (adjust == 8) {
1206                         printk(KERN_ERR "%s: DPLL did not stabilize!\n", name);
1207                         kfree(info);
1208                         return -EIO;
1209                 }
1210
1211                 printk("%s: using %d MHz DPLL clock\n", name, dpll_clk);
1212         } else {
1213                 /* Mark the fact that we're not using the DPLL. */
1214                 dpll_clk = 0;
1215
1216                 printk("%s: using %d MHz PCI clock\n", name, pci_clk);
1217         }
1218
1219         /*
1220          * Advance the table pointer to a slot which points to the list
1221          * of the register values settings matching the clock being used.
1222          */
1223         info->settings += clock;
1224
1225         /* Store the clock frequencies. */
1226         info->dpll_clk  = dpll_clk;
1227         info->pci_clk   = pci_clk;
1228
1229         /* Point to this chip's own instance of the hpt_info structure. */
1230         pci_set_drvdata(dev, info);
1231
1232         if (chip_type >= HPT370) {
1233                 u8  mcr1, mcr4;
1234
1235                 /*
1236                  * Reset the state engines.
1237                  * NOTE: Avoid accidentally enabling the disabled channels.
1238                  */
1239                 pci_read_config_byte (dev, 0x50, &mcr1);
1240                 pci_read_config_byte (dev, 0x54, &mcr4);
1241                 pci_write_config_byte(dev, 0x50, (mcr1 | 0x32));
1242                 pci_write_config_byte(dev, 0x54, (mcr4 | 0x32));
1243                 udelay(100);
1244         }
1245
1246         /*
1247          * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
1248          * the MISC. register to stretch the UltraDMA Tss timing.
1249          * NOTE: This register is only writeable via I/O space.
1250          */
1251         if (chip_type == HPT371N && clock == ATA_CLOCK_66MHZ)
1252
1253                 outb(inb(io_base + 0x9c) | 0x04, io_base + 0x9c);
1254
1255         return dev->irq;
1256 }
1257
1258 static void __devinit init_hwif_hpt366(ide_hwif_t *hwif)
1259 {
1260         struct pci_dev  *dev    = hwif->pci_dev;
1261         struct hpt_info *info   = pci_get_drvdata(dev);
1262         int serialize           = HPT_SERIALIZE_IO;
1263         u8  scr1 = 0, ata66     = hwif->channel ? 0x01 : 0x02;
1264         u8  chip_type           = info->chip_type;
1265         u8  new_mcr, old_mcr    = 0;
1266
1267         /* Cache the channel's MISC. control registers' offset */
1268         hwif->select_data       = hwif->channel ? 0x54 : 0x50;
1269
1270         hwif->tuneproc          = &hpt3xx_tune_drive;
1271         hwif->speedproc         = &hpt3xx_tune_chipset;
1272         hwif->quirkproc         = &hpt3xx_quirkproc;
1273         hwif->intrproc          = &hpt3xx_intrproc;
1274         hwif->maskproc          = &hpt3xx_maskproc;
1275         hwif->busproc           = &hpt3xx_busproc;
1276
1277         hwif->udma_filter       = &hpt3xx_udma_filter;
1278         hwif->mdma_filter       = &hpt3xx_mdma_filter;
1279
1280         /*
1281          * HPT3xxN chips have some complications:
1282          *
1283          * - on 33 MHz PCI we must clock switch
1284          * - on 66 MHz PCI we must NOT use the PCI clock
1285          */
1286         if (chip_type >= HPT372N && info->dpll_clk && info->pci_clk < 66) {
1287                 /*
1288                  * Clock is shared between the channels,
1289                  * so we'll have to serialize them... :-(
1290                  */
1291                 serialize = 1;
1292                 hwif->rw_disk = &hpt3xxn_rw_disk;
1293         }
1294
1295         /* Serialize access to this device if needed */
1296         if (serialize && hwif->mate)
1297                 hwif->serialized = hwif->mate->serialized = 1;
1298
1299         /*
1300          * Disable the "fast interrupt" prediction.  Don't hold off
1301          * on interrupts. (== 0x01 despite what the docs say)
1302          */
1303         pci_read_config_byte(dev, hwif->select_data + 1, &old_mcr);
1304
1305         if (info->chip_type >= HPT374)
1306                 new_mcr = old_mcr & ~0x07;
1307         else if (info->chip_type >= HPT370) {
1308                 new_mcr = old_mcr;
1309                 new_mcr &= ~0x02;
1310
1311 #ifdef HPT_DELAY_INTERRUPT
1312                 new_mcr &= ~0x01;
1313 #else
1314                 new_mcr |=  0x01;
1315 #endif
1316         } else                                  /* HPT366 and HPT368  */
1317                 new_mcr = old_mcr & ~0x80;
1318
1319         if (new_mcr != old_mcr)
1320                 pci_write_config_byte(dev, hwif->select_data + 1, new_mcr);
1321
1322         if (!hwif->dma_base) {
1323                 hwif->drives[0].autotune = hwif->drives[1].autotune = 1;
1324                 return;
1325         }
1326
1327         hwif->ultra_mask = hwif->cds->udma_mask;
1328         hwif->mwdma_mask = 0x07;
1329
1330         /*
1331          * The HPT37x uses the CBLID pins as outputs for MA15/MA16
1332          * address lines to access an external EEPROM.  To read valid
1333          * cable detect state the pins must be enabled as inputs.
1334          */
1335         if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1336                 /*
1337                  * HPT374 PCI function 1
1338                  * - set bit 15 of reg 0x52 to enable TCBLID as input
1339                  * - set bit 15 of reg 0x56 to enable FCBLID as input
1340                  */
1341                 u8  mcr_addr = hwif->select_data + 2;
1342                 u16 mcr;
1343
1344                 pci_read_config_word (dev, mcr_addr, &mcr);
1345                 pci_write_config_word(dev, mcr_addr, (mcr | 0x8000));
1346                 /* now read cable id register */
1347                 pci_read_config_byte (dev, 0x5a, &scr1);
1348                 pci_write_config_word(dev, mcr_addr, mcr);
1349         } else if (chip_type >= HPT370) {
1350                 /*
1351                  * HPT370/372 and 374 pcifn 0
1352                  * - clear bit 0 of reg 0x5b to enable P/SCBLID as inputs
1353                  */
1354                 u8 scr2 = 0;
1355
1356                 pci_read_config_byte (dev, 0x5b, &scr2);
1357                 pci_write_config_byte(dev, 0x5b, (scr2 & ~1));
1358                 /* now read cable id register */
1359                 pci_read_config_byte (dev, 0x5a, &scr1);
1360                 pci_write_config_byte(dev, 0x5b,  scr2);
1361         } else
1362                 pci_read_config_byte (dev, 0x5a, &scr1);
1363
1364         if (hwif->cbl != ATA_CBL_PATA40_SHORT)
1365                 hwif->cbl = (scr1 & ata66) ? ATA_CBL_PATA40 : ATA_CBL_PATA80;
1366
1367         hwif->ide_dma_check             = &hpt366_config_drive_xfer_rate;
1368
1369         if (chip_type >= HPT374) {
1370                 hwif->ide_dma_test_irq  = &hpt374_ide_dma_test_irq;
1371                 hwif->ide_dma_end       = &hpt374_ide_dma_end;
1372         } else if (chip_type >= HPT370) {
1373                 hwif->dma_start         = &hpt370_ide_dma_start;
1374                 hwif->ide_dma_end       = &hpt370_ide_dma_end;
1375                 hwif->dma_timeout       = &hpt370_dma_timeout;
1376         } else
1377                 hwif->dma_lost_irq      = &hpt366_dma_lost_irq;
1378
1379         if (!noautodma)
1380                 hwif->autodma = 1;
1381         hwif->drives[0].autodma = hwif->drives[1].autodma = hwif->autodma;
1382 }
1383
1384 static void __devinit init_dma_hpt366(ide_hwif_t *hwif, unsigned long dmabase)
1385 {
1386         struct pci_dev  *dev            = hwif->pci_dev;
1387         u8 masterdma    = 0, slavedma   = 0;
1388         u8 dma_new      = 0, dma_old    = 0;
1389         unsigned long flags;
1390
1391         dma_old = hwif->INB(dmabase + 2);
1392
1393         local_irq_save(flags);
1394
1395         dma_new = dma_old;
1396         pci_read_config_byte(dev, hwif->channel ? 0x4b : 0x43, &masterdma);
1397         pci_read_config_byte(dev, hwif->channel ? 0x4f : 0x47,  &slavedma);
1398
1399         if (masterdma & 0x30)   dma_new |= 0x20;
1400         if ( slavedma & 0x30)   dma_new |= 0x40;
1401         if (dma_new != dma_old)
1402                 hwif->OUTB(dma_new, dmabase + 2);
1403
1404         local_irq_restore(flags);
1405
1406         ide_setup_dma(hwif, dmabase, 8);
1407 }
1408
1409 static int __devinit init_setup_hpt374(struct pci_dev *dev, ide_pci_device_t *d)
1410 {
1411         struct pci_dev *dev2;
1412
1413         if (PCI_FUNC(dev->devfn) & 1)
1414                 return -ENODEV;
1415
1416         pci_set_drvdata(dev, &hpt374);
1417
1418         if ((dev2 = pci_get_slot(dev->bus, dev->devfn + 1)) != NULL) {
1419                 int ret;
1420
1421                 pci_set_drvdata(dev2, &hpt374);
1422
1423                 if (dev2->irq != dev->irq) {
1424                         /* FIXME: we need a core pci_set_interrupt() */
1425                         dev2->irq = dev->irq;
1426                         printk(KERN_WARNING "%s: PCI config space interrupt "
1427                                "fixed.\n", d->name);
1428                 }
1429                 ret = ide_setup_pci_devices(dev, dev2, d);
1430                 if (ret < 0)
1431                         pci_dev_put(dev2);
1432                 return ret;
1433         }
1434         return ide_setup_pci_device(dev, d);
1435 }
1436
1437 static int __devinit init_setup_hpt372n(struct pci_dev *dev, ide_pci_device_t *d)
1438 {
1439         pci_set_drvdata(dev, &hpt372n);
1440
1441         return ide_setup_pci_device(dev, d);
1442 }
1443
1444 static int __devinit init_setup_hpt371(struct pci_dev *dev, ide_pci_device_t *d)
1445 {
1446         struct hpt_info *info;
1447         u8 mcr1 = 0;
1448
1449         if (dev->revision > 1) {
1450                 d->name = "HPT371N";
1451
1452                 info = &hpt371n;
1453         } else
1454                 info = &hpt371;
1455
1456         /*
1457          * HPT371 chips physically have only one channel, the secondary one,
1458          * but the primary channel registers do exist!  Go figure...
1459          * So,  we manually disable the non-existing channel here
1460          * (if the BIOS hasn't done this already).
1461          */
1462         pci_read_config_byte(dev, 0x50, &mcr1);
1463         if (mcr1 & 0x04)
1464                 pci_write_config_byte(dev, 0x50, mcr1 & ~0x04);
1465
1466         pci_set_drvdata(dev, info);
1467
1468         return ide_setup_pci_device(dev, d);
1469 }
1470
1471 static int __devinit init_setup_hpt372a(struct pci_dev *dev, ide_pci_device_t *d)
1472 {
1473         struct hpt_info *info;
1474
1475         if (dev->revision > 1) {
1476                 d->name = "HPT372N";
1477
1478                 info = &hpt372n;
1479         } else
1480                 info = &hpt372a;
1481         pci_set_drvdata(dev, info);
1482
1483         return ide_setup_pci_device(dev, d);
1484 }
1485
1486 static int __devinit init_setup_hpt302(struct pci_dev *dev, ide_pci_device_t *d)
1487 {
1488         struct hpt_info *info;
1489
1490         if (dev->revision > 1) {
1491                 d->name = "HPT302N";
1492
1493                 info = &hpt302n;
1494         } else
1495                 info = &hpt302;
1496         pci_set_drvdata(dev, info);
1497
1498         return ide_setup_pci_device(dev, d);
1499 }
1500
1501 static int __devinit init_setup_hpt366(struct pci_dev *dev, ide_pci_device_t *d)
1502 {
1503         struct pci_dev *dev2;
1504         u8 rev = dev->revision;
1505         static char   *chipset_names[] = { "HPT366", "HPT366",  "HPT368",
1506                                            "HPT370", "HPT370A", "HPT372",
1507                                            "HPT372N" };
1508         static struct hpt_info *info[] = { &hpt36x,  &hpt36x,  &hpt36x,
1509                                            &hpt370,  &hpt370a, &hpt372,
1510                                            &hpt372n  };
1511
1512         if (PCI_FUNC(dev->devfn) & 1)
1513                 return -ENODEV;
1514
1515         switch (rev) {
1516         case 0:
1517         case 1:
1518         case 2:
1519                 /*
1520                  * HPT36x chips have one channel per function and have
1521                  * both channel enable bits located differently and visible
1522                  * to both functions -- really stupid design decision... :-(
1523                  * Bit 4 is for the primary channel, bit 5 for the secondary.
1524                  */
1525                 d->host_flags |= IDE_HFLAG_SINGLE;
1526                 d->enablebits[0].mask = d->enablebits[0].val = 0x10;
1527
1528                 d->udma_mask = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ?
1529                                ATA_UDMA4 : ATA_UDMA3) : ATA_UDMA2;
1530                 break;
1531         case 3:
1532         case 4:
1533                 d->udma_mask = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4;
1534                 break;
1535         default:
1536                 rev = 6;
1537                 /* fall thru */
1538         case 5:
1539         case 6:
1540                 d->udma_mask = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5;
1541                 break;
1542         }
1543
1544         d->name = chipset_names[rev];
1545
1546         pci_set_drvdata(dev, info[rev]);
1547
1548         if (rev > 2)
1549                 goto init_single;
1550
1551         if ((dev2 = pci_get_slot(dev->bus, dev->devfn + 1)) != NULL) {
1552                 u8  mcr1 = 0, pin1 = 0, pin2 = 0;
1553                 int ret;
1554
1555                 pci_set_drvdata(dev2, info[rev]);
1556
1557                 /*
1558                  * Now we'll have to force both channels enabled if
1559                  * at least one of them has been enabled by BIOS...
1560                  */
1561                 pci_read_config_byte(dev, 0x50, &mcr1);
1562                 if (mcr1 & 0x30)
1563                         pci_write_config_byte(dev, 0x50, mcr1 | 0x30);
1564
1565                 pci_read_config_byte(dev,  PCI_INTERRUPT_PIN, &pin1);
1566                 pci_read_config_byte(dev2, PCI_INTERRUPT_PIN, &pin2);
1567                 if (pin1 != pin2 && dev->irq == dev2->irq) {
1568                         d->bootable = ON_BOARD;
1569                         printk("%s: onboard version of chipset, pin1=%d pin2=%d\n",
1570                                d->name, pin1, pin2);
1571                 }
1572                 ret = ide_setup_pci_devices(dev, dev2, d);
1573                 if (ret < 0)
1574                         pci_dev_put(dev2);
1575                 return ret;
1576         }
1577 init_single:
1578         return ide_setup_pci_device(dev, d);
1579 }
1580
1581 static ide_pci_device_t hpt366_chipsets[] __devinitdata = {
1582         {       /* 0 */
1583                 .name           = "HPT366",
1584                 .init_setup     = init_setup_hpt366,
1585                 .init_chipset   = init_chipset_hpt366,
1586                 .init_hwif      = init_hwif_hpt366,
1587                 .init_dma       = init_dma_hpt366,
1588                 .autodma        = AUTODMA,
1589                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1590                 .bootable       = OFF_BOARD,
1591                 .extra          = 240,
1592                 .pio_mask       = ATA_PIO4,
1593         },{     /* 1 */
1594                 .name           = "HPT372A",
1595                 .init_setup     = init_setup_hpt372a,
1596                 .init_chipset   = init_chipset_hpt366,
1597                 .init_hwif      = init_hwif_hpt366,
1598                 .init_dma       = init_dma_hpt366,
1599                 .autodma        = AUTODMA,
1600                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1601                 .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
1602                 .bootable       = OFF_BOARD,
1603                 .extra          = 240,
1604                 .pio_mask       = ATA_PIO4,
1605         },{     /* 2 */
1606                 .name           = "HPT302",
1607                 .init_setup     = init_setup_hpt302,
1608                 .init_chipset   = init_chipset_hpt366,
1609                 .init_hwif      = init_hwif_hpt366,
1610                 .init_dma       = init_dma_hpt366,
1611                 .autodma        = AUTODMA,
1612                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1613                 .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
1614                 .bootable       = OFF_BOARD,
1615                 .extra          = 240,
1616                 .pio_mask       = ATA_PIO4,
1617         },{     /* 3 */
1618                 .name           = "HPT371",
1619                 .init_setup     = init_setup_hpt371,
1620                 .init_chipset   = init_chipset_hpt366,
1621                 .init_hwif      = init_hwif_hpt366,
1622                 .init_dma       = init_dma_hpt366,
1623                 .autodma        = AUTODMA,
1624                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1625                 .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
1626                 .bootable       = OFF_BOARD,
1627                 .extra          = 240,
1628                 .pio_mask       = ATA_PIO4,
1629         },{     /* 4 */
1630                 .name           = "HPT374",
1631                 .init_setup     = init_setup_hpt374,
1632                 .init_chipset   = init_chipset_hpt366,
1633                 .init_hwif      = init_hwif_hpt366,
1634                 .init_dma       = init_dma_hpt366,
1635                 .autodma        = AUTODMA,
1636                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1637                 .udma_mask      = ATA_UDMA5,
1638                 .bootable       = OFF_BOARD,
1639                 .extra          = 240,
1640                 .pio_mask       = ATA_PIO4,
1641         },{     /* 5 */
1642                 .name           = "HPT372N",
1643                 .init_setup     = init_setup_hpt372n,
1644                 .init_chipset   = init_chipset_hpt366,
1645                 .init_hwif      = init_hwif_hpt366,
1646                 .init_dma       = init_dma_hpt366,
1647                 .autodma        = AUTODMA,
1648                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1649                 .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
1650                 .bootable       = OFF_BOARD,
1651                 .extra          = 240,
1652                 .pio_mask       = ATA_PIO4,
1653         }
1654 };
1655
1656 /**
1657  *      hpt366_init_one -       called when an HPT366 is found
1658  *      @dev: the hpt366 device
1659  *      @id: the matching pci id
1660  *
1661  *      Called when the PCI registration layer (or the IDE initialization)
1662  *      finds a device matching our IDE device tables.
1663  *
1664  *      NOTE: since we'll have to modify some fields of the ide_pci_device_t
1665  *      structure depending on the chip's revision, we'd better pass a local
1666  *      copy down the call chain...
1667  */
1668 static int __devinit hpt366_init_one(struct pci_dev *dev, const struct pci_device_id *id)
1669 {
1670         ide_pci_device_t d = hpt366_chipsets[id->driver_data];
1671
1672         return d.init_setup(dev, &d);
1673 }
1674
1675 static struct pci_device_id hpt366_pci_tbl[] = {
1676         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT366, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 0},
1677         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT372, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 1},
1678         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT302, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 2},
1679         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT371, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 3},
1680         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT374, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 4},
1681         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT372N, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 5},
1682         { 0, },
1683 };
1684 MODULE_DEVICE_TABLE(pci, hpt366_pci_tbl);
1685
1686 static struct pci_driver driver = {
1687         .name           = "HPT366_IDE",
1688         .id_table       = hpt366_pci_tbl,
1689         .probe          = hpt366_init_one,
1690 };
1691
1692 static int __init hpt366_ide_init(void)
1693 {
1694         return ide_pci_register_driver(&driver);
1695 }
1696
1697 module_init(hpt366_ide_init);
1698
1699 MODULE_AUTHOR("Andre Hedrick");
1700 MODULE_DESCRIPTION("PCI driver module for Highpoint HPT366 IDE");
1701 MODULE_LICENSE("GPL");