drivers/ide/pci/hpt366.c

   1 /*
   2  * linux/drivers/ide/pci/hpt366.c               Version 1.12    Aug 19, 2007
   3  *
   4  * Copyright (C) 1999-2003              Andre Hedrick <andre@linux-ide.org>
   5  * Portions Copyright (C) 2001          Sun Microsystems, Inc.
   6  * Portions Copyright (C) 2003          Red Hat Inc
   7  * Portions Copyright (C) 2005-2007     MontaVista Software, Inc.
   8  *
   9  * Thanks to HighPoint Technologies for their assistance, and hardware.
  10  * Special Thanks to Jon Burchmore in SanDiego for the deep pockets, his
  11  * donation of an ABit BP6 mainboard, processor, and memory acellerated
  12  * development and support.
  13  *
  14  *
  15  * HighPoint has its own drivers (open source except for the RAID part)
  16  * available from http://www.highpoint-tech.com/BIOS%20+%20Driver/.
  17  * This may be useful to anyone wanting to work on this driver, however  do not
  18  * trust  them too much since the code tends to become less and less meaningful
  19  * as the time passes... :-/
  20  *
  21  * Note that final HPT370 support was done by force extraction of GPL.
  22  *
  23  * - add function for getting/setting power status of drive
  24  * - the HPT370's state machine can get confused. reset it before each dma
  25  *   xfer to prevent that from happening.
  26  * - reset state engine whenever we get an error.
  27  * - check for busmaster state at end of dma.
  28  * - use new highpoint timings.
  29  * - detect bus speed using highpoint register.
  30  * - use pll if we don't have a clock table. added a 66MHz table that's
  31  *   just 2x the 33MHz table.
  32  * - removed turnaround. NOTE: we never want to switch between pll and
  33  *   pci clocks as the chip can glitch in those cases. the highpoint
  34  *   approved workaround slows everything down too much to be useful. in
  35  *   addition, we would have to serialize access to each chip.
  36  *      Adrian Sun <a.sun@sun.com>
  37  *
  38  * add drive timings for 66MHz PCI bus,
  39  * fix ATA Cable signal detection, fix incorrect /proc info
  40  * add /proc display for per-drive PIO/DMA/UDMA mode and
  41  * per-channel ATA-33/66 Cable detect.
  42  *      Duncan Laurie <void@sun.com>
  43  *
  44  * fixup /proc output for multiple controllers
  45  *      Tim Hockin <thockin@sun.com>
  46  *
  47  * On hpt366:
  48  * Reset the hpt366 on error, reset on dma
  49  * Fix disabling Fast Interrupt hpt366.
  50  *      Mike Waychison <crlf@sun.com>
  51  *
  52  * Added support for 372N clocking and clock switching. The 372N needs
  53  * different clocks on read/write. This requires overloading rw_disk and
  54  * other deeply crazy things. Thanks to <http://www.hoerstreich.de> for
  55  * keeping me sane.
  56  *              Alan Cox <alan@redhat.com>
  57  *
  58  * - fix the clock turnaround code: it was writing to the wrong ports when
  59  *   called for the secondary channel, caching the current clock mode per-
  60  *   channel caused the cached register value to get out of sync with the
  61  *   actual one, the channels weren't serialized, the turnaround shouldn't
  62  *   be done on 66 MHz PCI bus
  63  * - disable UltraATA/100 for HPT370 by default as the 33 MHz clock being used
  64  *   does not allow for this speed anyway
  65  * - avoid touching disabled channels (e.g. HPT371/N are single channel chips,
  66  *   their primary channel is kind of virtual, it isn't tied to any pins)
  67  * - fix/remove bad/unused timing tables and use one set of tables for the whole
  68  *   HPT37x chip family; save space by introducing the separate transfer mode
  69  *   table in which the mode lookup is done
  70  * - use f_CNT value saved by  the HighPoint BIOS as reading it directly gives
  71  *   the wrong PCI frequency since DPLL has already been calibrated by BIOS;
  72  *   read it only from the function 0 of HPT374 chips
  73  * - fix the hotswap code:  it caused RESET- to glitch when tristating the bus,
  74  *   and for HPT36x the obsolete HDIO_TRISTATE_HWIF handler was called instead
  75  * - pass to init_chipset() handlers a copy of the IDE PCI device structure as
  76  *   they tamper with its fields
  77  * - pass  to the init_setup handlers a copy of the ide_pci_device_t structure
  78  *   since they may tamper with its fields
  79  * - prefix the driver startup messages with the real chip name
  80  * - claim the extra 240 bytes of I/O space for all chips
  81  * - optimize the UltraDMA filtering and the drive list lookup code
  82  * - use pci_get_slot() to get to the function 1 of HPT36x/374
  83  * - cache offset of the channel's misc. control registers (MCRs) being used
  84  *   throughout the driver
  85  * - only touch the relevant MCR when detecting the cable type on HPT374's
  86  *   function 1
  87  * - rename all the register related variables consistently
  88  * - move all the interrupt twiddling code from the speedproc handlers into
  89  *   init_hwif_hpt366(), also grouping all the DMA related code together there
  90  * - merge two HPT37x speedproc handlers, fix the PIO timing register mask and
  91  *   separate the UltraDMA and MWDMA masks there to avoid changing PIO timings
  92  *   when setting an UltraDMA mode
  93  * - fix hpt3xx_tune_drive() to set the PIO mode requested, not always select
  94  *   the best possible one
  95  * - clean up DMA timeout handling for HPT370
  96  * - switch to using the enumeration type to differ between the numerous chip
  97  *   variants, matching PCI device/revision ID with the chip type early, at the
  98  *   init_setup stage
  99  * - extend the hpt_info structure to hold the DPLL and PCI clock frequencies,
 100  *   stop duplicating it for each channel by storing the pointer in the pci_dev
 101  *   structure: first, at the init_setup stage, point it to a static "template"
 102  *   with only the chip type and its specific base DPLL frequency, the highest
 103  *   UltraDMA mode, and the chip settings table pointer filled,  then, at the
 104  *   init_chipset stage, allocate per-chip instance  and fill it with the rest
 105  *   of the necessary information
 106  * - get rid of the constant thresholds in the HPT37x PCI clock detection code,
 107  *   switch  to calculating  PCI clock frequency based on the chip's base DPLL
 108  *   frequency
 109  * - switch to using the  DPLL clock and enable UltraATA/133 mode by default on
 110  *   anything  newer than HPT370/A (except HPT374 that is not capable of this
 111  *   mode according to the manual)
 112  * - fold PCI clock detection and DPLL setup code into init_chipset_hpt366(),
 113  *   also fixing the interchanged 25/40 MHz PCI clock cases for HPT36x chips;
 114  *   unify HPT36x/37x timing setup code and the speedproc handlers by joining
 115  *   the register setting lists into the table indexed by the clock selected
 116  * - set the correct hwif->ultra_mask for each individual chip
 117  * - add UltraDMA mode filtering for the HPT37[24] based SATA cards
 118  *      Sergei Shtylyov, <sshtylyov@ru.mvista.com> or <source@mvista.com>
 119  */
 120
 121 #include <linux/types.h>
 122 #include <linux/module.h>
 123 #include <linux/kernel.h>
 124 #include <linux/delay.h>
 125 #include <linux/timer.h>
 126 #include <linux/mm.h>
 127 #include <linux/ioport.h>
 128 #include <linux/blkdev.h>
 129 #include <linux/hdreg.h>
 130
 131 #include <linux/interrupt.h>
 132 #include <linux/pci.h>
 133 #include <linux/init.h>
 134 #include <linux/ide.h>
 135
 136 #include <asm/uaccess.h>
 137 #include <asm/io.h>
 138 #include <asm/irq.h>
 139
 140 /* various tuning parameters */
 141 #define HPT_RESET_STATE_ENGINE
 142 #undef  HPT_DELAY_INTERRUPT
 143 #define HPT_SERIALIZE_IO        0
 144
 145 static const char *quirk_drives[] = {
 146         "QUANTUM FIREBALLlct08 08",
 147         "QUANTUM FIREBALLP KA6.4",
 148         "QUANTUM FIREBALLP LM20.4",
 149         "QUANTUM FIREBALLP LM20.5",
 150         NULL
 151 };
 152
 153 static const char *bad_ata100_5[] = {
 154         "IBM-DTLA-307075",
 155         "IBM-DTLA-307060",
 156         "IBM-DTLA-307045",
 157         "IBM-DTLA-307030",
 158         "IBM-DTLA-307020",
 159         "IBM-DTLA-307015",
 160         "IBM-DTLA-305040",
 161         "IBM-DTLA-305030",
 162         "IBM-DTLA-305020",
 163         "IC35L010AVER07-0",
 164         "IC35L020AVER07-0",
 165         "IC35L030AVER07-0",
 166         "IC35L040AVER07-0",
 167         "IC35L060AVER07-0",
 168         "WDC AC310200R",
 169         NULL
 170 };
 171
 172 static const char *bad_ata66_4[] = {
 173         "IBM-DTLA-307075",
 174         "IBM-DTLA-307060",
 175         "IBM-DTLA-307045",
 176         "IBM-DTLA-307030",
 177         "IBM-DTLA-307020",
 178         "IBM-DTLA-307015",
 179         "IBM-DTLA-305040",
 180         "IBM-DTLA-305030",
 181         "IBM-DTLA-305020",
 182         "IC35L010AVER07-0",
 183         "IC35L020AVER07-0",
 184         "IC35L030AVER07-0",
 185         "IC35L040AVER07-0",
 186         "IC35L060AVER07-0",
 187         "WDC AC310200R",
 188         "MAXTOR STM3320620A",
 189         NULL
 190 };
 191
 192 static const char *bad_ata66_3[] = {
 193         "WDC AC310200R",
 194         NULL
 195 };
 196
 197 static const char *bad_ata33[] = {
 198         "Maxtor 92720U8", "Maxtor 92040U6", "Maxtor 91360U4", "Maxtor 91020U3", "Maxtor 90845U3", "Maxtor 90650U2",
 199         "Maxtor 91360D8", "Maxtor 91190D7", "Maxtor 91020D6", "Maxtor 90845D5", "Maxtor 90680D4", "Maxtor 90510D3", "Maxtor 90340D2",
 200         "Maxtor 91152D8", "Maxtor 91008D7", "Maxtor 90845D6", "Maxtor 90840D6", "Maxtor 90720D5", "Maxtor 90648D5", "Maxtor 90576D4",
 201         "Maxtor 90510D4",
 202         "Maxtor 90432D3", "Maxtor 90288D2", "Maxtor 90256D2",
 203         "Maxtor 91000D8", "Maxtor 90910D8", "Maxtor 90875D7", "Maxtor 90840D7", "Maxtor 90750D6", "Maxtor 90625D5", "Maxtor 90500D4",
 204         "Maxtor 91728D8", "Maxtor 91512D7", "Maxtor 91303D6", "Maxtor 91080D5", "Maxtor 90845D4", "Maxtor 90680D4", "Maxtor 90648D3", "Maxtor 90432D2",
 205         NULL
 206 };
 207
 208 static u8 xfer_speeds[] = {
 209         XFER_UDMA_6,
 210         XFER_UDMA_5,
 211         XFER_UDMA_4,
 212         XFER_UDMA_3,
 213         XFER_UDMA_2,
 214         XFER_UDMA_1,
 215         XFER_UDMA_0,
 216
 217         XFER_MW_DMA_2,
 218         XFER_MW_DMA_1,
 219         XFER_MW_DMA_0,
 220
 221         XFER_PIO_4,
 222         XFER_PIO_3,
 223         XFER_PIO_2,
 224         XFER_PIO_1,
 225         XFER_PIO_0
 226 };
 227
 228 /* Key for bus clock timings
 229  * 36x   37x
 230  * bits  bits
 231  * 0:3   0:3    data_high_time. Inactive time of DIOW_/DIOR_ for PIO and MW DMA.
 232  *              cycles = value + 1
 233  * 4:7   4:8    data_low_time. Active time of DIOW_/DIOR_ for PIO and MW DMA.
 234  *              cycles = value + 1
 235  * 8:11  9:12   cmd_high_time. Inactive time of DIOW_/DIOR_ during task file
 236  *              register access.
 237  * 12:15 13:17  cmd_low_time. Active time of DIOW_/DIOR_ during task file
 238  *              register access.
 239  * 16:18 18:20  udma_cycle_time. Clock cycles for UDMA xfer.
 240  * -     21     CLK frequency: 0=ATA clock, 1=dual ATA clock.
 241  * 19:21 22:24  pre_high_time. Time to initialize the 1st cycle for PIO and
 242  *              MW DMA xfer.
 243  * 22:24 25:27  cmd_pre_high_time. Time to initialize the 1st PIO cycle for
 244  *              task file register access.
 245  * 28    28     UDMA enable.
 246  * 29    29     DMA  enable.
 247  * 30    30     PIO MST enable. If set, the chip is in bus master mode during
 248  *              PIO xfer.
 249  * 31    31     FIFO enable.
 250  */
 251
 252 static u32 forty_base_hpt36x[] = {
 253         /* XFER_UDMA_6 */       0x900fd943,
 254         /* XFER_UDMA_5 */       0x900fd943,
 255         /* XFER_UDMA_4 */       0x900fd943,
 256         /* XFER_UDMA_3 */       0x900ad943,
 257         /* XFER_UDMA_2 */       0x900bd943,
 258         /* XFER_UDMA_1 */       0x9008d943,
 259         /* XFER_UDMA_0 */       0x9008d943,
 260
 261         /* XFER_MW_DMA_2 */     0xa008d943,
 262         /* XFER_MW_DMA_1 */     0xa010d955,
 263         /* XFER_MW_DMA_0 */     0xa010d9fc,
 264
 265         /* XFER_PIO_4 */        0xc008d963,
 266         /* XFER_PIO_3 */        0xc010d974,
 267         /* XFER_PIO_2 */        0xc010d997,
 268         /* XFER_PIO_1 */        0xc010d9c7,
 269         /* XFER_PIO_0 */        0xc018d9d9
 270 };
 271
 272 static u32 thirty_three_base_hpt36x[] = {
 273         /* XFER_UDMA_6 */       0x90c9a731,
 274         /* XFER_UDMA_5 */       0x90c9a731,
 275         /* XFER_UDMA_4 */       0x90c9a731,
 276         /* XFER_UDMA_3 */       0x90cfa731,
 277         /* XFER_UDMA_2 */       0x90caa731,
 278         /* XFER_UDMA_1 */       0x90cba731,
 279         /* XFER_UDMA_0 */       0x90c8a731,
 280
 281         /* XFER_MW_DMA_2 */     0xa0c8a731,
 282         /* XFER_MW_DMA_1 */     0xa0c8a732,     /* 0xa0c8a733 */
 283         /* XFER_MW_DMA_0 */     0xa0c8a797,
 284
 285         /* XFER_PIO_4 */        0xc0c8a731,
 286         /* XFER_PIO_3 */        0xc0c8a742,
 287         /* XFER_PIO_2 */        0xc0d0a753,
 288         /* XFER_PIO_1 */        0xc0d0a7a3,     /* 0xc0d0a793 */
 289         /* XFER_PIO_0 */        0xc0d0a7aa      /* 0xc0d0a7a7 */
 290 };
 291
 292 static u32 twenty_five_base_hpt36x[] = {
 293         /* XFER_UDMA_6 */       0x90c98521,
 294         /* XFER_UDMA_5 */       0x90c98521,
 295         /* XFER_UDMA_4 */       0x90c98521,
 296         /* XFER_UDMA_3 */       0x90cf8521,
 297         /* XFER_UDMA_2 */       0x90cf8521,
 298         /* XFER_UDMA_1 */       0x90cb8521,
 299         /* XFER_UDMA_0 */       0x90cb8521,
 300
 301         /* XFER_MW_DMA_2 */     0xa0ca8521,
 302         /* XFER_MW_DMA_1 */     0xa0ca8532,
 303         /* XFER_MW_DMA_0 */     0xa0ca8575,
 304
 305         /* XFER_PIO_4 */        0xc0ca8521,
 306         /* XFER_PIO_3 */        0xc0ca8532,
 307         /* XFER_PIO_2 */        0xc0ca8542,
 308         /* XFER_PIO_1 */        0xc0d08572,
 309         /* XFER_PIO_0 */        0xc0d08585
 310 };
 311
 312 static u32 thirty_three_base_hpt37x[] = {
 313         /* XFER_UDMA_6 */       0x12446231,     /* 0x12646231 ?? */
 314         /* XFER_UDMA_5 */       0x12446231,
 315         /* XFER_UDMA_4 */       0x12446231,
 316         /* XFER_UDMA_3 */       0x126c6231,
 317         /* XFER_UDMA_2 */       0x12486231,
 318         /* XFER_UDMA_1 */       0x124c6233,
 319         /* XFER_UDMA_0 */       0x12506297,
 320
 321         /* XFER_MW_DMA_2 */     0x22406c31,
 322         /* XFER_MW_DMA_1 */     0x22406c33,
 323         /* XFER_MW_DMA_0 */     0x22406c97,
 324
 325         /* XFER_PIO_4 */        0x06414e31,
 326         /* XFER_PIO_3 */        0x06414e42,
 327         /* XFER_PIO_2 */        0x06414e53,
 328         /* XFER_PIO_1 */        0x06814e93,
 329         /* XFER_PIO_0 */        0x06814ea7
 330 };
 331
 332 static u32 fifty_base_hpt37x[] = {
 333         /* XFER_UDMA_6 */       0x12848242,
 334         /* XFER_UDMA_5 */       0x12848242,
 335         /* XFER_UDMA_4 */       0x12ac8242,
 336         /* XFER_UDMA_3 */       0x128c8242,
 337         /* XFER_UDMA_2 */       0x120c8242,
 338         /* XFER_UDMA_1 */       0x12148254,
 339         /* XFER_UDMA_0 */       0x121882ea,
 340
 341         /* XFER_MW_DMA_2 */     0x22808242,
 342         /* XFER_MW_DMA_1 */     0x22808254,
 343         /* XFER_MW_DMA_0 */     0x228082ea,
 344
 345         /* XFER_PIO_4 */        0x0a81f442,
 346         /* XFER_PIO_3 */        0x0a81f443,
 347         /* XFER_PIO_2 */        0x0a81f454,
 348         /* XFER_PIO_1 */        0x0ac1f465,
 349         /* XFER_PIO_0 */        0x0ac1f48a
 350 };
 351
 352 static u32 sixty_six_base_hpt37x[] = {
 353         /* XFER_UDMA_6 */       0x1c869c62,
 354         /* XFER_UDMA_5 */       0x1cae9c62,     /* 0x1c8a9c62 */
 355         /* XFER_UDMA_4 */       0x1c8a9c62,
 356         /* XFER_UDMA_3 */       0x1c8e9c62,
 357         /* XFER_UDMA_2 */       0x1c929c62,
 358         /* XFER_UDMA_1 */       0x1c9a9c62,
 359         /* XFER_UDMA_0 */       0x1c829c62,
 360
 361         /* XFER_MW_DMA_2 */     0x2c829c62,
 362         /* XFER_MW_DMA_1 */     0x2c829c66,
 363         /* XFER_MW_DMA_0 */     0x2c829d2e,
 364
 365         /* XFER_PIO_4 */        0x0c829c62,
 366         /* XFER_PIO_3 */        0x0c829c84,
 367         /* XFER_PIO_2 */        0x0c829ca6,
 368         /* XFER_PIO_1 */        0x0d029d26,
 369         /* XFER_PIO_0 */        0x0d029d5e
 370 };
 371
 372 #define HPT366_DEBUG_DRIVE_INFO         0
 373 #define HPT371_ALLOW_ATA133_6           1
 374 #define HPT302_ALLOW_ATA133_6           1
 375 #define HPT372_ALLOW_ATA133_6           1
 376 #define HPT370_ALLOW_ATA100_5           0
 377 #define HPT366_ALLOW_ATA66_4            1
 378 #define HPT366_ALLOW_ATA66_3            1
 379 #define HPT366_MAX_DEVS                 8
 380
 381 /* Supported ATA clock frequencies */
 382 enum ata_clock {
 383         ATA_CLOCK_25MHZ,
 384         ATA_CLOCK_33MHZ,
 385         ATA_CLOCK_40MHZ,
 386         ATA_CLOCK_50MHZ,
 387         ATA_CLOCK_66MHZ,
 388         NUM_ATA_CLOCKS
 389 };
 390
 391 /*
 392  *      Hold all the HighPoint chip information in one place.
 393  */
 394
 395 struct hpt_info {
 396         u8 chip_type;           /* Chip type */
 397         u8 max_ultra;           /* Max. UltraDMA mode allowed */
 398         u8 dpll_clk;            /* DPLL clock in MHz */
 399         u8 pci_clk;             /* PCI  clock in MHz */
 400         u32 **settings;         /* Chipset settings table */
 401 };
 402
 403 /* Supported HighPoint chips */
 404 enum {
 405         HPT36x,
 406         HPT370,
 407         HPT370A,
 408         HPT374,
 409         HPT372,
 410         HPT372A,
 411         HPT302,
 412         HPT371,
 413         HPT372N,
 414         HPT302N,
 415         HPT371N
 416 };
 417
 418 static u32 *hpt36x_settings[NUM_ATA_CLOCKS] = {
 419         twenty_five_base_hpt36x,
 420         thirty_three_base_hpt36x,
 421         forty_base_hpt36x,
 422         NULL,
 423         NULL
 424 };
 425
 426 static u32 *hpt37x_settings[NUM_ATA_CLOCKS] = {
 427         NULL,
 428         thirty_three_base_hpt37x,
 429         NULL,
 430         fifty_base_hpt37x,
 431         sixty_six_base_hpt37x
 432 };
 433
 434 static struct hpt_info hpt36x __devinitdata = {
 435         .chip_type      = HPT36x,
 436         .max_ultra      = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ? 4 : 3) : 2,
 437         .dpll_clk       = 0,    /* no DPLL */
 438         .settings       = hpt36x_settings
 439 };
 440
 441 static struct hpt_info hpt370 __devinitdata = {
 442         .chip_type      = HPT370,
 443         .max_ultra      = HPT370_ALLOW_ATA100_5 ? 5 : 4,
 444         .dpll_clk       = 48,
 445         .settings       = hpt37x_settings
 446 };
 447
 448 static struct hpt_info hpt370a __devinitdata = {
 449         .chip_type      = HPT370A,
 450         .max_ultra      = HPT370_ALLOW_ATA100_5 ? 5 : 4,
 451         .dpll_clk       = 48,
 452         .settings       = hpt37x_settings
 453 };
 454
 455 static struct hpt_info hpt374 __devinitdata = {
 456         .chip_type      = HPT374,
 457         .max_ultra      = 5,
 458         .dpll_clk       = 48,
 459         .settings       = hpt37x_settings
 460 };
 461
 462 static struct hpt_info hpt372 __devinitdata = {
 463         .chip_type      = HPT372,
 464         .max_ultra      = HPT372_ALLOW_ATA133_6 ? 6 : 5,
 465         .dpll_clk       = 55,
 466         .settings       = hpt37x_settings
 467 };
 468
 469 static struct hpt_info hpt372a __devinitdata = {
 470         .chip_type      = HPT372A,
 471         .max_ultra      = HPT372_ALLOW_ATA133_6 ? 6 : 5,
 472         .dpll_clk       = 66,
 473         .settings       = hpt37x_settings
 474 };
 475
 476 static struct hpt_info hpt302 __devinitdata = {
 477         .chip_type      = HPT302,
 478         .max_ultra      = HPT372_ALLOW_ATA133_6 ? 6 : 5,
 479         .dpll_clk       = 66,
 480         .settings       = hpt37x_settings
 481 };
 482
 483 static struct hpt_info hpt371 __devinitdata = {
 484         .chip_type      = HPT371,
 485         .max_ultra      = HPT371_ALLOW_ATA133_6 ? 6 : 5,
 486         .dpll_clk       = 66,
 487         .settings       = hpt37x_settings
 488 };
 489
 490 static struct hpt_info hpt372n __devinitdata = {
 491         .chip_type      = HPT372N,
 492         .max_ultra      = HPT372_ALLOW_ATA133_6 ? 6 : 5,
 493         .dpll_clk       = 77,
 494         .settings       = hpt37x_settings
 495 };
 496
 497 static struct hpt_info hpt302n __devinitdata = {
 498         .chip_type      = HPT302N,
 499         .max_ultra      = HPT302_ALLOW_ATA133_6 ? 6 : 5,
 500         .dpll_clk       = 77,
 501         .settings       = hpt37x_settings
 502 };
 503
 504 static struct hpt_info hpt371n __devinitdata = {
 505         .chip_type      = HPT371N,
 506         .max_ultra      = HPT371_ALLOW_ATA133_6 ? 6 : 5,
 507         .dpll_clk       = 77,
 508         .settings       = hpt37x_settings
 509 };
 510
 511 static int check_in_drive_list(ide_drive_t *drive, const char **list)
 512 {
 513         struct hd_driveid *id = drive->id;
 514
 515         while (*list)
 516                 if (!strcmp(*list++,id->model))
 517                         return 1;
 518         return 0;
 519 }
 520
 521 /*
 522  * The Marvell bridge chips used on the HighPoint SATA cards do not seem
 523  * to support the UltraDMA modes 1, 2, and 3 as well as any MWDMA modes...
 524  */
 525
 526 static u8 hpt3xx_udma_filter(ide_drive_t *drive)
 527 {
 528         ide_hwif_t *hwif        = HWIF(drive);
 529         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 530         u8 mask                 = hwif->ultra_mask;
 531
 532         switch (info->chip_type) {
 533         case HPT36x:
 534                 if (!HPT366_ALLOW_ATA66_4 ||
 535                     check_in_drive_list(drive, bad_ata66_4))
 536                         mask = ATA_UDMA3;
 537
 538                 if (!HPT366_ALLOW_ATA66_3 ||
 539                     check_in_drive_list(drive, bad_ata66_3))
 540                         mask = ATA_UDMA2;
 541                 break;
 542         case HPT370:
 543                 if (!HPT370_ALLOW_ATA100_5 ||
 544                     check_in_drive_list(drive, bad_ata100_5))
 545                         mask = ATA_UDMA4;
 546                 break;
 547         case HPT370A:
 548                 if (!HPT370_ALLOW_ATA100_5 ||
 549                     check_in_drive_list(drive, bad_ata100_5))
 550                         return ATA_UDMA4;
 551         case HPT372 :
 552         case HPT372A:
 553         case HPT372N:
 554         case HPT374 :
 555                 if (ide_dev_is_sata(drive->id))
 556                         mask &= ~0x0e;
 557                 /* Fall thru */
 558         default:
 559                 return mask;
 560         }
 561
 562         return check_in_drive_list(drive, bad_ata33) ? 0x00 : mask;
 563 }
 564
 565 static u32 get_speed_setting(u8 speed, struct hpt_info *info)
 566 {
 567         int i;
 568
 569         /*
 570          * Lookup the transfer mode table to get the index into
 571          * the timing table.
 572          *
 573          * NOTE: For XFER_PIO_SLOW, PIO mode 0 timings will be used.
 574          */
 575         for (i = 0; i < ARRAY_SIZE(xfer_speeds) - 1; i++)
 576                 if (xfer_speeds[i] == speed)
 577                         break;
 578         /*
 579          * NOTE: info->settings only points to the pointer
 580          * to the list of the actual register values
 581          */
 582         return (*info->settings)[i];
 583 }
 584
 585 static int hpt36x_tune_chipset(ide_drive_t *drive, u8 xferspeed)
 586 {
 587         ide_hwif_t *hwif        = HWIF(drive);
 588         struct pci_dev  *dev    = hwif->pci_dev;
 589         struct hpt_info *info   = pci_get_drvdata(dev);
 590         u8  speed               = ide_rate_filter(drive, xferspeed);
 591         u8  itr_addr            = drive->dn ? 0x44 : 0x40;
 592         u32 old_itr             = 0;
 593         u32 itr_mask, new_itr;
 594
 595         /* TODO: move this to ide_rate_filter() [ check ->atapi_dma ] */
 596         if (drive->media != ide_disk)
 597                 speed = min_t(u8, speed, XFER_PIO_4);
 598
 599         itr_mask = speed < XFER_MW_DMA_0 ? 0x30070000 :
 600                   (speed < XFER_UDMA_0   ? 0xc0070000 : 0xc03800ff);
 601
 602         new_itr = get_speed_setting(speed, info);
 603
 604         /*
 605          * Disable on-chip PIO FIFO/buffer (and PIO MST mode as well)
 606          * to avoid problems handling I/O errors later
 607          */
 608         pci_read_config_dword(dev, itr_addr, &old_itr);
 609         new_itr  = (new_itr & ~itr_mask) | (old_itr & itr_mask);
 610         new_itr &= ~0xc0000000;
 611
 612         pci_write_config_dword(dev, itr_addr, new_itr);
 613
 614         return ide_config_drive_speed(drive, speed);
 615 }
 616
 617 static int hpt37x_tune_chipset(ide_drive_t *drive, u8 xferspeed)
 618 {
 619         ide_hwif_t *hwif        = HWIF(drive);
 620         struct pci_dev  *dev    = hwif->pci_dev;
 621         struct hpt_info *info   = pci_get_drvdata(dev);
 622         u8  speed               = ide_rate_filter(drive, xferspeed);
 623         u8  itr_addr            = 0x40 + (drive->dn * 4);
 624         u32 old_itr             = 0;
 625         u32 itr_mask, new_itr;
 626
 627         /* TODO: move this to ide_rate_filter() [ check ->atapi_dma ] */
 628         if (drive->media != ide_disk)
 629                 speed = min_t(u8, speed, XFER_PIO_4);
 630
 631         itr_mask = speed < XFER_MW_DMA_0 ? 0x303c0000 :
 632                   (speed < XFER_UDMA_0   ? 0xc03c0000 : 0xc1c001ff);
 633
 634         new_itr = get_speed_setting(speed, info);
 635
 636         pci_read_config_dword(dev, itr_addr, &old_itr);
 637         new_itr = (new_itr & ~itr_mask) | (old_itr & itr_mask);
 638
 639         if (speed < XFER_MW_DMA_0)
 640                 new_itr &= ~0x80000000; /* Disable on-chip PIO FIFO/buffer */
 641         pci_write_config_dword(dev, itr_addr, new_itr);
 642
 643         return ide_config_drive_speed(drive, speed);
 644 }
 645
 646 static int hpt3xx_tune_chipset(ide_drive_t *drive, u8 speed)
 647 {
 648         ide_hwif_t *hwif        = HWIF(drive);
 649         struct hpt_info *info   = pci_get_drvdata(hwif->pci_dev);
 650
 651         if (info->chip_type >= HPT370)
 652                 return hpt37x_tune_chipset(drive, speed);
 653         else    /* hpt368: hpt_minimum_revision(dev, 2) */
 654                 return hpt36x_tune_chipset(drive, speed);
 655 }
 656
 657 static void hpt3xx_tune_drive(ide_drive_t *drive, u8 pio)
 658 {
 659         pio = ide_get_best_pio_mode(drive, pio, 4);
 660         (void) hpt3xx_tune_chipset (drive, XFER_PIO_0 + pio);
 661 }
 662
 663 static int hpt3xx_quirkproc(ide_drive_t *drive)
 664 {
 665         struct hd_driveid *id   = drive->id;
 666         const  char **list      = quirk_drives;
 667
 668         while (*list)
 669                 if (strstr(id->model, *list++))
 670                         return 1;
 671         return 0;
 672 }
 673
 674 static void hpt3xx_intrproc(ide_drive_t *drive)
 675 {
 676         ide_hwif_t *hwif = HWIF(drive);
 677
 678         if (drive->quirk_list)
 679                 return;
 680         /* drives in the quirk_list may not like intr setups/cleanups */
 681         hwif->OUTB(drive->ctl | 2, IDE_CONTROL_REG);
 682 }
 683
 684 static void hpt3xx_maskproc(ide_drive_t *drive, int mask)
 685 {
 686         ide_hwif_t *hwif        = HWIF(drive);
 687         struct pci_dev  *dev    = hwif->pci_dev;
 688         struct hpt_info *info   = pci_get_drvdata(dev);
 689
 690         if (drive->quirk_list) {
 691                 if (info->chip_type >= HPT370) {
 692                         u8 scr1 = 0;
 693
 694                         pci_read_config_byte(dev, 0x5a, &scr1);
 695                         if (((scr1 & 0x10) >> 4) != mask) {
 696                                 if (mask)
 697                                         scr1 |=  0x10;
 698                                 else
 699                                         scr1 &= ~0x10;
 700                                 pci_write_config_byte(dev, 0x5a, scr1);
 701                         }
 702                 } else {
 703                         if (mask)
 704                                 disable_irq(hwif->irq);
 705                         else
 706                                 enable_irq (hwif->irq);
 707                 }
 708         } else
 709                 hwif->OUTB(mask ? (drive->ctl | 2) : (drive->ctl & ~2),
 710                            IDE_CONTROL_REG);
 711 }
 712
 713 static int hpt366_config_drive_xfer_rate(ide_drive_t *drive)
 714 {
 715         drive->init_speed = 0;
 716
 717         if (ide_tune_dma(drive))
 718                 return 0;
 719
 720         if (ide_use_fast_pio(drive))
 721                 hpt3xx_tune_drive(drive, 255);
 722
 723         return -1;
 724 }
 725
 726 /*
 727  * This is specific to the HPT366 UDMA chipset
 728  * by HighPoint|Triones Technologies, Inc.
 729  */
 730 static void hpt366_dma_lost_irq(ide_drive_t *drive)
 731 {
 732         struct pci_dev *dev = HWIF(drive)->pci_dev;
 733         u8 mcr1 = 0, mcr3 = 0, scr1 = 0;
 734
 735         pci_read_config_byte(dev, 0x50, &mcr1);
 736         pci_read_config_byte(dev, 0x52, &mcr3);
 737         pci_read_config_byte(dev, 0x5a, &scr1);
 738         printk("%s: (%s)  mcr1=0x%02x, mcr3=0x%02x, scr1=0x%02x\n",
 739                 drive->name, __FUNCTION__, mcr1, mcr3, scr1);
 740         if (scr1 & 0x10)
 741                 pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
 742         ide_dma_lost_irq(drive);
 743 }
 744
 745 static void hpt370_clear_engine(ide_drive_t *drive)
 746 {
 747         ide_hwif_t *hwif = HWIF(drive);
 748
 749         pci_write_config_byte(hwif->pci_dev, hwif->select_data, 0x37);
 750         udelay(10);
 751 }
 752
 753 static void hpt370_irq_timeout(ide_drive_t *drive)
 754 {
 755         ide_hwif_t *hwif        = HWIF(drive);
 756         u16 bfifo               = 0;
 757         u8  dma_cmd;
 758
 759         pci_read_config_word(hwif->pci_dev, hwif->select_data + 2, &bfifo);
 760         printk(KERN_DEBUG "%s: %d bytes in FIFO\n", drive->name, bfifo & 0x1ff);
 761
 762         /* get DMA command mode */
 763         dma_cmd = hwif->INB(hwif->dma_command);
 764         /* stop DMA */
 765         hwif->OUTB(dma_cmd & ~0x1, hwif->dma_command);
 766         hpt370_clear_engine(drive);
 767 }
 768
 769 static void hpt370_ide_dma_start(ide_drive_t *drive)
 770 {
 771 #ifdef HPT_RESET_STATE_ENGINE
 772         hpt370_clear_engine(drive);
 773 #endif
 774         ide_dma_start(drive);
 775 }
 776
 777 static int hpt370_ide_dma_end(ide_drive_t *drive)
 778 {
 779         ide_hwif_t *hwif        = HWIF(drive);
 780         u8  dma_stat            = hwif->INB(hwif->dma_status);
 781
 782         if (dma_stat & 0x01) {
 783                 /* wait a little */
 784                 udelay(20);
 785                 dma_stat = hwif->INB(hwif->dma_status);
 786                 if (dma_stat & 0x01)
 787                         hpt370_irq_timeout(drive);
 788         }
 789         return __ide_dma_end(drive);
 790 }
 791
 792 static void hpt370_dma_timeout(ide_drive_t *drive)
 793 {
 794         hpt370_irq_timeout(drive);
 795         ide_dma_timeout(drive);
 796 }
 797
 798 /* returns 1 if DMA IRQ issued, 0 otherwise */
 799 static int hpt374_ide_dma_test_irq(ide_drive_t *drive)
 800 {
 801         ide_hwif_t *hwif        = HWIF(drive);
 802         u16 bfifo               = 0;
 803         u8  dma_stat;
 804
 805         pci_read_config_word(hwif->pci_dev, hwif->select_data + 2, &bfifo);
 806         if (bfifo & 0x1FF) {
 807 //              printk("%s: %d bytes in FIFO\n", drive->name, bfifo);
 808                 return 0;
 809         }
 810
 811         dma_stat = inb(hwif->dma_status);
 812         /* return 1 if INTR asserted */
 813         if (dma_stat & 4)
 814                 return 1;
 815
 816         if (!drive->waiting_for_dma)
 817                 printk(KERN_WARNING "%s: (%s) called while not waiting\n",
 818                                 drive->name, __FUNCTION__);
 819         return 0;
 820 }
 821
 822 static int hpt374_ide_dma_end(ide_drive_t *drive)
 823 {
 824         ide_hwif_t *hwif        = HWIF(drive);
 825         struct pci_dev  *dev    = hwif->pci_dev;
 826         u8 mcr  = 0, mcr_addr   = hwif->select_data;
 827         u8 bwsr = 0, mask       = hwif->channel ? 0x02 : 0x01;
 828
 829         pci_read_config_byte(dev, 0x6a, &bwsr);
 830         pci_read_config_byte(dev, mcr_addr, &mcr);
 831         if (bwsr & mask)
 832                 pci_write_config_byte(dev, mcr_addr, mcr | 0x30);
 833         return __ide_dma_end(drive);
 834 }
 835
 836 /**
 837  *      hpt3xxn_set_clock       -       perform clock switching dance
 838  *      @hwif: hwif to switch
 839  *      @mode: clocking mode (0x21 for write, 0x23 otherwise)
 840  *
 841  *      Switch the DPLL clock on the HPT3xxN devices. This is a right mess.
 842  */
 843
 844 static void hpt3xxn_set_clock(ide_hwif_t *hwif, u8 mode)
 845 {
 846         u8 scr2 = hwif->INB(hwif->dma_master + 0x7b);
 847
 848         if ((scr2 & 0x7f) == mode)
 849                 return;
 850
 851         /* Tristate the bus */
 852         hwif->OUTB(0x80, hwif->dma_master + 0x73);
 853         hwif->OUTB(0x80, hwif->dma_master + 0x77);
 854
 855         /* Switch clock and reset channels */
 856         hwif->OUTB(mode, hwif->dma_master + 0x7b);
 857         hwif->OUTB(0xc0, hwif->dma_master + 0x79);
 858
 859         /*
 860          * Reset the state machines.
 861          * NOTE: avoid accidentally enabling the disabled channels.
 862          */
 863         hwif->OUTB(hwif->INB(hwif->dma_master + 0x70) | 0x32,
 864                    hwif->dma_master + 0x70);
 865         hwif->OUTB(hwif->INB(hwif->dma_master + 0x74) | 0x32,
 866                    hwif->dma_master + 0x74);
 867
 868         /* Complete reset */
 869         hwif->OUTB(0x00, hwif->dma_master + 0x79);
 870
 871         /* Reconnect channels to bus */
 872         hwif->OUTB(0x00, hwif->dma_master + 0x73);
 873         hwif->OUTB(0x00, hwif->dma_master + 0x77);
 874 }
 875
 876 /**
 877  *      hpt3xxn_rw_disk         -       prepare for I/O
 878  *      @drive: drive for command
 879  *      @rq: block request structure
 880  *
 881  *      This is called when a disk I/O is issued to HPT3xxN.
 882  *      We need it because of the clock switching.
 883  */
 884
 885 static void hpt3xxn_rw_disk(ide_drive_t *drive, struct request *rq)
 886 {
 887         hpt3xxn_set_clock(HWIF(drive), rq_data_dir(rq) ? 0x23 : 0x21);
 888 }
 889
 890 /*
 891  * Set/get power state for a drive.
 892  * NOTE: affects both drives on each channel.
 893  *
 894  * When we turn the power back on, we need to re-initialize things.
 895  */
 896 #define TRISTATE_BIT  0x8000
 897
 898 static int hpt3xx_busproc(ide_drive_t *drive, int state)
 899 {
 900         ide_hwif_t *hwif        = HWIF(drive);
 901         struct pci_dev *dev     = hwif->pci_dev;
 902         u8  mcr_addr            = hwif->select_data + 2;
 903         u8  resetmask           = hwif->channel ? 0x80 : 0x40;
 904         u8  bsr2                = 0;
 905         u16 mcr                 = 0;
 906
 907         hwif->bus_state = state;
 908
 909         /* Grab the status. */
 910         pci_read_config_word(dev, mcr_addr, &mcr);
 911         pci_read_config_byte(dev, 0x59, &bsr2);
 912
 913         /*
 914          * Set the state. We don't set it if we don't need to do so.
 915          * Make sure that the drive knows that it has failed if it's off.
 916          */
 917         switch (state) {
 918         case BUSSTATE_ON:
 919                 if (!(bsr2 & resetmask))
 920                         return 0;
 921                 hwif->drives[0].failures = hwif->drives[1].failures = 0;
 922
 923                 pci_write_config_byte(dev, 0x59, bsr2 & ~resetmask);
 924                 pci_write_config_word(dev, mcr_addr, mcr & ~TRISTATE_BIT);
 925                 return 0;
 926         case BUSSTATE_OFF:
 927                 if ((bsr2 & resetmask) && !(mcr & TRISTATE_BIT))
 928                         return 0;
 929                 mcr &= ~TRISTATE_BIT;
 930                 break;
 931         case BUSSTATE_TRISTATE:
 932                 if ((bsr2 & resetmask) &&  (mcr & TRISTATE_BIT))
 933                         return 0;
 934                 mcr |= TRISTATE_BIT;
 935                 break;
 936         default:
 937                 return -EINVAL;
 938         }
 939
 940         hwif->drives[0].failures = hwif->drives[0].max_failures + 1;
 941         hwif->drives[1].failures = hwif->drives[1].max_failures + 1;
 942
 943         pci_write_config_word(dev, mcr_addr, mcr);
 944         pci_write_config_byte(dev, 0x59, bsr2 | resetmask);
 945         return 0;
 946 }
 947
 948 /**
 949  *      hpt37x_calibrate_dpll   -       calibrate the DPLL
 950  *      @dev: PCI device
 951  *
 952  *      Perform a calibration cycle on the DPLL.
 953  *      Returns 1 if this succeeds
 954  */
 955 static int __devinit hpt37x_calibrate_dpll(struct pci_dev *dev, u16 f_low, u16 f_high)
 956 {
 957         u32 dpll = (f_high << 16) | f_low | 0x100;
 958         u8  scr2;
 959         int i;
 960
 961         pci_write_config_dword(dev, 0x5c, dpll);
 962
 963         /* Wait for oscillator ready */
 964         for(i = 0; i < 0x5000; ++i) {
 965                 udelay(50);
 966                 pci_read_config_byte(dev, 0x5b, &scr2);
 967                 if (scr2 & 0x80)
 968                         break;
 969         }
 970         /* See if it stays ready (we'll just bail out if it's not yet) */
 971         for(i = 0; i < 0x1000; ++i) {
 972                 pci_read_config_byte(dev, 0x5b, &scr2);
 973                 /* DPLL destabilized? */
 974                 if(!(scr2 & 0x80))
 975                         return 0;
 976         }
 977         /* Turn off tuning, we have the DPLL set */
 978         pci_read_config_dword (dev, 0x5c, &dpll);
 979         pci_write_config_dword(dev, 0x5c, (dpll & ~0x100));
 980         return 1;
 981 }
 982
 983 static unsigned int __devinit init_chipset_hpt366(struct pci_dev *dev, const char *name)
 984 {
 985         struct hpt_info *info   = kmalloc(sizeof(struct hpt_info), GFP_KERNEL);
 986         unsigned long io_base   = pci_resource_start(dev, 4);
 987         u8 pci_clk,  dpll_clk   = 0;    /* PCI and DPLL clock in MHz */
 988         u8 chip_type;
 989         enum ata_clock  clock;
 990
 991         if (info == NULL) {
 992                 printk(KERN_ERR "%s: out of memory!\n", name);
 993                 return -ENOMEM;
 994         }
 995
 996         /*
 997          * Copy everything from a static "template" structure
 998          * to just allocated per-chip hpt_info structure.
 999          */
1000         memcpy(info, pci_get_drvdata(dev), sizeof(struct hpt_info));
1001         chip_type = info->chip_type;
1002
1003         pci_write_config_byte(dev, PCI_CACHE_LINE_SIZE, (L1_CACHE_BYTES / 4));
1004         pci_write_config_byte(dev, PCI_LATENCY_TIMER, 0x78);
1005         pci_write_config_byte(dev, PCI_MIN_GNT, 0x08);
1006         pci_write_config_byte(dev, PCI_MAX_LAT, 0x08);
1007
1008         /*
1009          * First, try to estimate the PCI clock frequency...
1010          */
1011         if (chip_type >= HPT370) {
1012                 u8  scr1  = 0;
1013                 u16 f_cnt = 0;
1014                 u32 temp  = 0;
1015
1016                 /* Interrupt force enable. */
1017                 pci_read_config_byte(dev, 0x5a, &scr1);
1018                 if (scr1 & 0x10)
1019                         pci_write_config_byte(dev, 0x5a, scr1 & ~0x10);
1020
1021                 /*
1022                  * HighPoint does this for HPT372A.
1023                  * NOTE: This register is only writeable via I/O space.
1024                  */
1025                 if (chip_type == HPT372A)
1026                         outb(0x0e, io_base + 0x9c);
1027
1028                 /*
1029                  * Default to PCI clock. Make sure MA15/16 are set to output
1030                  * to prevent drives having problems with 40-pin cables.
1031                  */
1032                 pci_write_config_byte(dev, 0x5b, 0x23);
1033
1034                 /*
1035                  * We'll have to read f_CNT value in order to determine
1036                  * the PCI clock frequency according to the following ratio:
1037                  *
1038                  * f_CNT = Fpci * 192 / Fdpll
1039                  *
1040                  * First try reading the register in which the HighPoint BIOS
1041                  * saves f_CNT value before  reprogramming the DPLL from its
1042                  * default setting (which differs for the various chips).
1043                  *
1044                  * NOTE: This register is only accessible via I/O space;
1045                  * HPT374 BIOS only saves it for the function 0, so we have to
1046                  * always read it from there -- no need to check the result of
1047                  * pci_get_slot() for the function 0 as the whole device has
1048                  * been already "pinned" (via function 1) in init_setup_hpt374()
1049                  */
1050                 if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1051                         struct pci_dev  *dev1 = pci_get_slot(dev->bus,
1052                                                              dev->devfn - 1);
1053                         unsigned long io_base = pci_resource_start(dev1, 4);
1054
1055                         temp =  inl(io_base + 0x90);
1056                         pci_dev_put(dev1);
1057                 } else
1058                         temp =  inl(io_base + 0x90);
1059
1060                 /*
1061                  * In case the signature check fails, we'll have to
1062                  * resort to reading the f_CNT register itself in hopes
1063                  * that nobody has touched the DPLL yet...
1064                  */
1065                 if ((temp & 0xFFFFF000) != 0xABCDE000) {
1066                         int i;
1067
1068                         printk(KERN_WARNING "%s: no clock data saved by BIOS\n",
1069                                name);
1070
1071                         /* Calculate the average value of f_CNT. */
1072                         for (temp = i = 0; i < 128; i++) {
1073                                 pci_read_config_word(dev, 0x78, &f_cnt);
1074                                 temp += f_cnt & 0x1ff;
1075                                 mdelay(1);
1076                         }
1077                         f_cnt = temp / 128;
1078                 } else
1079                         f_cnt = temp & 0x1ff;
1080
1081                 dpll_clk = info->dpll_clk;
1082                 pci_clk  = (f_cnt * dpll_clk) / 192;
1083
1084                 /* Clamp PCI clock to bands. */
1085                 if (pci_clk < 40)
1086                         pci_clk = 33;
1087                 else if(pci_clk < 45)
1088                         pci_clk = 40;
1089                 else if(pci_clk < 55)
1090                         pci_clk = 50;
1091                 else
1092                         pci_clk = 66;
1093
1094                 printk(KERN_INFO "%s: DPLL base: %d MHz, f_CNT: %d, "
1095                        "assuming %d MHz PCI\n", name, dpll_clk, f_cnt, pci_clk);
1096         } else {
1097                 u32 itr1 = 0;
1098
1099                 pci_read_config_dword(dev, 0x40, &itr1);
1100
1101                 /* Detect PCI clock by looking at cmd_high_time. */
1102                 switch((itr1 >> 8) & 0x07) {
1103                         case 0x09:
1104                                 pci_clk = 40;
1105                                 break;
1106                         case 0x05:
1107                                 pci_clk = 25;
1108                                 break;
1109                         case 0x07:
1110                         default:
1111                                 pci_clk = 33;
1112                                 break;
1113                 }
1114         }
1115
1116         /* Let's assume we'll use PCI clock for the ATA clock... */
1117         switch (pci_clk) {
1118                 case 25:
1119                         clock = ATA_CLOCK_25MHZ;
1120                         break;
1121                 case 33:
1122                 default:
1123                         clock = ATA_CLOCK_33MHZ;
1124                         break;
1125                 case 40:
1126                         clock = ATA_CLOCK_40MHZ;
1127                         break;
1128                 case 50:
1129                         clock = ATA_CLOCK_50MHZ;
1130                         break;
1131                 case 66:
1132                         clock = ATA_CLOCK_66MHZ;
1133                         break;
1134         }
1135
1136         /*
1137          * Only try the DPLL if we don't have a table for the PCI clock that
1138          * we are running at for HPT370/A, always use it  for anything newer...
1139          *
1140          * NOTE: Using the internal DPLL results in slow reads on 33 MHz PCI.
1141          * We also  don't like using  the DPLL because this causes glitches
1142          * on PRST-/SRST- when the state engine gets reset...
1143          */
1144         if (chip_type >= HPT374 || info->settings[clock] == NULL) {
1145                 u16 f_low, delta = pci_clk < 50 ? 2 : 4;
1146                 int adjust;
1147
1148                  /*
1149                   * Select 66 MHz DPLL clock only if UltraATA/133 mode is
1150                   * supported/enabled, use 50 MHz DPLL clock otherwise...
1151                   */
1152                 if (info->max_ultra == 6) {
1153                         dpll_clk = 66;
1154                         clock = ATA_CLOCK_66MHZ;
1155                 } else if (dpll_clk) {  /* HPT36x chips don't have DPLL */
1156                         dpll_clk = 50;
1157                         clock = ATA_CLOCK_50MHZ;
1158                 }
1159
1160                 if (info->settings[clock] == NULL) {
1161                         printk(KERN_ERR "%s: unknown bus timing!\n", name);
1162                         kfree(info);
1163                         return -EIO;
1164                 }
1165
1166                 /* Select the DPLL clock. */
1167                 pci_write_config_byte(dev, 0x5b, 0x21);
1168
1169                 /*
1170                  * Adjust the DPLL based upon PCI clock, enable it,
1171                  * and wait for stabilization...
1172                  */
1173                 f_low = (pci_clk * 48) / dpll_clk;
1174
1175                 for (adjust = 0; adjust < 8; adjust++) {
1176                         if(hpt37x_calibrate_dpll(dev, f_low, f_low + delta))
1177                                 break;
1178
1179                         /*
1180                          * See if it'll settle at a fractionally different clock
1181                          */
1182                         if (adjust & 1)
1183                                 f_low -= adjust >> 1;
1184                         else
1185                                 f_low += adjust >> 1;
1186                 }
1187                 if (adjust == 8) {
1188                         printk(KERN_ERR "%s: DPLL did not stabilize!\n", name);
1189                         kfree(info);
1190                         return -EIO;
1191                 }
1192
1193                 printk("%s: using %d MHz DPLL clock\n", name, dpll_clk);
1194         } else {
1195                 /* Mark the fact that we're not using the DPLL. */
1196                 dpll_clk = 0;
1197
1198                 printk("%s: using %d MHz PCI clock\n", name, pci_clk);
1199         }
1200
1201         /*
1202          * Advance the table pointer to a slot which points to the list
1203          * of the register values settings matching the clock being used.
1204          */
1205         info->settings += clock;
1206
1207         /* Store the clock frequencies. */
1208         info->dpll_clk  = dpll_clk;
1209         info->pci_clk   = pci_clk;
1210
1211         /* Point to this chip's own instance of the hpt_info structure. */
1212         pci_set_drvdata(dev, info);
1213
1214         if (chip_type >= HPT370) {
1215                 u8  mcr1, mcr4;
1216
1217                 /*
1218                  * Reset the state engines.
1219                  * NOTE: Avoid accidentally enabling the disabled channels.
1220                  */
1221                 pci_read_config_byte (dev, 0x50, &mcr1);
1222                 pci_read_config_byte (dev, 0x54, &mcr4);
1223                 pci_write_config_byte(dev, 0x50, (mcr1 | 0x32));
1224                 pci_write_config_byte(dev, 0x54, (mcr4 | 0x32));
1225                 udelay(100);
1226         }
1227
1228         /*
1229          * On  HPT371N, if ATA clock is 66 MHz we must set bit 2 in
1230          * the MISC. register to stretch the UltraDMA Tss timing.
1231          * NOTE: This register is only writeable via I/O space.
1232          */
1233         if (chip_type == HPT371N && clock == ATA_CLOCK_66MHZ)
1234
1235                 outb(inb(io_base + 0x9c) | 0x04, io_base + 0x9c);
1236
1237         return dev->irq;
1238 }
1239
1240 static void __devinit init_hwif_hpt366(ide_hwif_t *hwif)
1241 {
1242         struct pci_dev  *dev    = hwif->pci_dev;
1243         struct hpt_info *info   = pci_get_drvdata(dev);
1244         int serialize           = HPT_SERIALIZE_IO;
1245         u8  scr1 = 0, ata66     = hwif->channel ? 0x01 : 0x02;
1246         u8  chip_type           = info->chip_type;
1247         u8  new_mcr, old_mcr    = 0;
1248
1249         /* Cache the channel's MISC. control registers' offset */
1250         hwif->select_data       = hwif->channel ? 0x54 : 0x50;
1251
1252         hwif->tuneproc          = &hpt3xx_tune_drive;
1253         hwif->speedproc         = &hpt3xx_tune_chipset;
1254         hwif->quirkproc         = &hpt3xx_quirkproc;
1255         hwif->intrproc          = &hpt3xx_intrproc;
1256         hwif->maskproc          = &hpt3xx_maskproc;
1257         hwif->busproc           = &hpt3xx_busproc;
1258
1259         hwif->udma_filter       = &hpt3xx_udma_filter;
1260
1261         /*
1262          * HPT3xxN chips have some complications:
1263          *
1264          * - on 33 MHz PCI we must clock switch
1265          * - on 66 MHz PCI we must NOT use the PCI clock
1266          */
1267         if (chip_type >= HPT372N && info->dpll_clk && info->pci_clk < 66) {
1268                 /*
1269                  * Clock is shared between the channels,
1270                  * so we'll have to serialize them... :-(
1271                  */
1272                 serialize = 1;
1273                 hwif->rw_disk = &hpt3xxn_rw_disk;
1274         }
1275
1276         /* Serialize access to this device if needed */
1277         if (serialize && hwif->mate)
1278                 hwif->serialized = hwif->mate->serialized = 1;
1279
1280         /*
1281          * Disable the "fast interrupt" prediction.  Don't hold off
1282          * on interrupts. (== 0x01 despite what the docs say)
1283          */
1284         pci_read_config_byte(dev, hwif->select_data + 1, &old_mcr);
1285
1286         if (info->chip_type >= HPT374)
1287                 new_mcr = old_mcr & ~0x07;
1288         else if (info->chip_type >= HPT370) {
1289                 new_mcr = old_mcr;
1290                 new_mcr &= ~0x02;
1291
1292 #ifdef HPT_DELAY_INTERRUPT
1293                 new_mcr &= ~0x01;
1294 #else
1295                 new_mcr |=  0x01;
1296 #endif
1297         } else                                  /* HPT366 and HPT368  */
1298                 new_mcr = old_mcr & ~0x80;
1299
1300         if (new_mcr != old_mcr)
1301                 pci_write_config_byte(dev, hwif->select_data + 1, new_mcr);
1302
1303         if (!hwif->dma_base) {
1304                 hwif->drives[0].autotune = hwif->drives[1].autotune = 1;
1305                 return;
1306         }
1307
1308         hwif->ultra_mask = hwif->cds->udma_mask;
1309         hwif->mwdma_mask = 0x07;
1310
1311         /*
1312          * The HPT37x uses the CBLID pins as outputs for MA15/MA16
1313          * address lines to access an external EEPROM.  To read valid
1314          * cable detect state the pins must be enabled as inputs.
1315          */
1316         if (chip_type == HPT374 && (PCI_FUNC(dev->devfn) & 1)) {
1317                 /*
1318                  * HPT374 PCI function 1
1319                  * - set bit 15 of reg 0x52 to enable TCBLID as input
1320                  * - set bit 15 of reg 0x56 to enable FCBLID as input
1321                  */
1322                 u8  mcr_addr = hwif->select_data + 2;
1323                 u16 mcr;
1324
1325                 pci_read_config_word (dev, mcr_addr, &mcr);
1326                 pci_write_config_word(dev, mcr_addr, (mcr | 0x8000));
1327                 /* now read cable id register */
1328                 pci_read_config_byte (dev, 0x5a, &scr1);
1329                 pci_write_config_word(dev, mcr_addr, mcr);
1330         } else if (chip_type >= HPT370) {
1331                 /*
1332                  * HPT370/372 and 374 pcifn 0
1333                  * - clear bit 0 of reg 0x5b to enable P/SCBLID as inputs
1334                  */
1335                 u8 scr2 = 0;
1336
1337                 pci_read_config_byte (dev, 0x5b, &scr2);
1338                 pci_write_config_byte(dev, 0x5b, (scr2 & ~1));
1339                 /* now read cable id register */
1340                 pci_read_config_byte (dev, 0x5a, &scr1);
1341                 pci_write_config_byte(dev, 0x5b,  scr2);
1342         } else
1343                 pci_read_config_byte (dev, 0x5a, &scr1);
1344
1345         if (hwif->cbl != ATA_CBL_PATA40_SHORT)
1346                 hwif->cbl = (scr1 & ata66) ? ATA_CBL_PATA40 : ATA_CBL_PATA80;
1347
1348         hwif->ide_dma_check             = &hpt366_config_drive_xfer_rate;
1349
1350         if (chip_type >= HPT374) {
1351                 hwif->ide_dma_test_irq  = &hpt374_ide_dma_test_irq;
1352                 hwif->ide_dma_end       = &hpt374_ide_dma_end;
1353         } else if (chip_type >= HPT370) {
1354                 hwif->dma_start         = &hpt370_ide_dma_start;
1355                 hwif->ide_dma_end       = &hpt370_ide_dma_end;
1356                 hwif->dma_timeout       = &hpt370_dma_timeout;
1357         } else
1358                 hwif->dma_lost_irq      = &hpt366_dma_lost_irq;
1359
1360         if (!noautodma)
1361                 hwif->autodma = 1;
1362         hwif->drives[0].autodma = hwif->drives[1].autodma = hwif->autodma;
1363 }
1364
1365 static void __devinit init_dma_hpt366(ide_hwif_t *hwif, unsigned long dmabase)
1366 {
1367         struct pci_dev  *dev            = hwif->pci_dev;
1368         u8 masterdma    = 0, slavedma   = 0;
1369         u8 dma_new      = 0, dma_old    = 0;
1370         unsigned long flags;
1371
1372         dma_old = hwif->INB(dmabase + 2);
1373
1374         local_irq_save(flags);
1375
1376         dma_new = dma_old;
1377         pci_read_config_byte(dev, hwif->channel ? 0x4b : 0x43, &masterdma);
1378         pci_read_config_byte(dev, hwif->channel ? 0x4f : 0x47,  &slavedma);
1379
1380         if (masterdma & 0x30)   dma_new |= 0x20;
1381         if ( slavedma & 0x30)   dma_new |= 0x40;
1382         if (dma_new != dma_old)
1383                 hwif->OUTB(dma_new, dmabase + 2);
1384
1385         local_irq_restore(flags);
1386
1387         ide_setup_dma(hwif, dmabase, 8);
1388 }
1389
1390 static int __devinit init_setup_hpt374(struct pci_dev *dev, ide_pci_device_t *d)
1391 {
1392         struct pci_dev *dev2;
1393
1394         if (PCI_FUNC(dev->devfn) & 1)
1395                 return -ENODEV;
1396
1397         pci_set_drvdata(dev, &hpt374);
1398
1399         if ((dev2 = pci_get_slot(dev->bus, dev->devfn + 1)) != NULL) {
1400                 int ret;
1401
1402                 pci_set_drvdata(dev2, &hpt374);
1403
1404                 if (dev2->irq != dev->irq) {
1405                         /* FIXME: we need a core pci_set_interrupt() */
1406                         dev2->irq = dev->irq;
1407                         printk(KERN_WARNING "%s: PCI config space interrupt "
1408                                "fixed.\n", d->name);
1409                 }
1410                 ret = ide_setup_pci_devices(dev, dev2, d);
1411                 if (ret < 0)
1412                         pci_dev_put(dev2);
1413                 return ret;
1414         }
1415         return ide_setup_pci_device(dev, d);
1416 }
1417
1418 static int __devinit init_setup_hpt372n(struct pci_dev *dev, ide_pci_device_t *d)
1419 {
1420         pci_set_drvdata(dev, &hpt372n);
1421
1422         return ide_setup_pci_device(dev, d);
1423 }
1424
1425 static int __devinit init_setup_hpt371(struct pci_dev *dev, ide_pci_device_t *d)
1426 {
1427         struct hpt_info *info;
1428         u8 mcr1 = 0;
1429
1430         if (dev->revision > 1) {
1431                 d->name = "HPT371N";
1432
1433                 info = &hpt371n;
1434         } else
1435                 info = &hpt371;
1436
1437         /*
1438          * HPT371 chips physically have only one channel, the secondary one,
1439          * but the primary channel registers do exist!  Go figure...
1440          * So,  we manually disable the non-existing channel here
1441          * (if the BIOS hasn't done this already).
1442          */
1443         pci_read_config_byte(dev, 0x50, &mcr1);
1444         if (mcr1 & 0x04)
1445                 pci_write_config_byte(dev, 0x50, mcr1 & ~0x04);
1446
1447         pci_set_drvdata(dev, info);
1448
1449         return ide_setup_pci_device(dev, d);
1450 }
1451
1452 static int __devinit init_setup_hpt372a(struct pci_dev *dev, ide_pci_device_t *d)
1453 {
1454         struct hpt_info *info;
1455
1456         if (dev->revision > 1) {
1457                 d->name = "HPT372N";
1458
1459                 info = &hpt372n;
1460         } else
1461                 info = &hpt372a;
1462         pci_set_drvdata(dev, info);
1463
1464         return ide_setup_pci_device(dev, d);
1465 }
1466
1467 static int __devinit init_setup_hpt302(struct pci_dev *dev, ide_pci_device_t *d)
1468 {
1469         struct hpt_info *info;
1470
1471         if (dev->revision > 1) {
1472                 d->name = "HPT302N";
1473
1474                 info = &hpt302n;
1475         } else
1476                 info = &hpt302;
1477         pci_set_drvdata(dev, info);
1478
1479         return ide_setup_pci_device(dev, d);
1480 }
1481
1482 static int __devinit init_setup_hpt366(struct pci_dev *dev, ide_pci_device_t *d)
1483 {
1484         struct pci_dev *dev2;
1485         u8 rev = dev->revision;
1486         static char   *chipset_names[] = { "HPT366", "HPT366",  "HPT368",
1487                                            "HPT370", "HPT370A", "HPT372",
1488                                            "HPT372N" };
1489         static struct hpt_info *info[] = { &hpt36x,  &hpt36x,  &hpt36x,
1490                                            &hpt370,  &hpt370a, &hpt372,
1491                                            &hpt372n  };
1492
1493         if (PCI_FUNC(dev->devfn) & 1)
1494                 return -ENODEV;
1495
1496         switch (rev) {
1497         case 0:
1498         case 1:
1499         case 2:
1500                 /*
1501                  * HPT36x chips have one channel per function and have
1502                  * both channel enable bits located differently and visible
1503                  * to both functions -- really stupid design decision... :-(
1504                  * Bit 4 is for the primary channel, bit 5 for the secondary.
1505                  */
1506                 d->host_flags |= IDE_HFLAG_SINGLE;
1507                 d->enablebits[0].mask = d->enablebits[0].val = 0x10;
1508
1509                 d->udma_mask = HPT366_ALLOW_ATA66_3 ? (HPT366_ALLOW_ATA66_4 ?
1510                                ATA_UDMA4 : ATA_UDMA3) : ATA_UDMA2;
1511                 break;
1512         case 3:
1513         case 4:
1514                 d->udma_mask = HPT370_ALLOW_ATA100_5 ? ATA_UDMA5 : ATA_UDMA4;
1515                 break;
1516         default:
1517                 rev = 6;
1518                 /* fall thru */
1519         case 5:
1520         case 6:
1521                 d->udma_mask = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5;
1522                 break;
1523         }
1524
1525         d->name = chipset_names[rev];
1526
1527         pci_set_drvdata(dev, info[rev]);
1528
1529         if (rev > 2)
1530                 goto init_single;
1531
1532         if ((dev2 = pci_get_slot(dev->bus, dev->devfn + 1)) != NULL) {
1533                 u8  mcr1 = 0, pin1 = 0, pin2 = 0;
1534                 int ret;
1535
1536                 pci_set_drvdata(dev2, info[rev]);
1537
1538                 /*
1539                  * Now we'll have to force both channels enabled if
1540                  * at least one of them has been enabled by BIOS...
1541                  */
1542                 pci_read_config_byte(dev, 0x50, &mcr1);
1543                 if (mcr1 & 0x30)
1544                         pci_write_config_byte(dev, 0x50, mcr1 | 0x30);
1545
1546                 pci_read_config_byte(dev,  PCI_INTERRUPT_PIN, &pin1);
1547                 pci_read_config_byte(dev2, PCI_INTERRUPT_PIN, &pin2);
1548                 if (pin1 != pin2 && dev->irq == dev2->irq) {
1549                         d->bootable = ON_BOARD;
1550                         printk("%s: onboard version of chipset, pin1=%d pin2=%d\n",
1551                                d->name, pin1, pin2);
1552                 }
1553                 ret = ide_setup_pci_devices(dev, dev2, d);
1554                 if (ret < 0)
1555                         pci_dev_put(dev2);
1556                 return ret;
1557         }
1558 init_single:
1559         return ide_setup_pci_device(dev, d);
1560 }
1561
1562 static ide_pci_device_t hpt366_chipsets[] __devinitdata = {
1563         {       /* 0 */
1564                 .name           = "HPT366",
1565                 .init_setup     = init_setup_hpt366,
1566                 .init_chipset   = init_chipset_hpt366,
1567                 .init_hwif      = init_hwif_hpt366,
1568                 .init_dma       = init_dma_hpt366,
1569                 .autodma        = AUTODMA,
1570                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1571                 .bootable       = OFF_BOARD,
1572                 .extra          = 240,
1573                 .pio_mask       = ATA_PIO4,
1574         },{     /* 1 */
1575                 .name           = "HPT372A",
1576                 .init_setup     = init_setup_hpt372a,
1577                 .init_chipset   = init_chipset_hpt366,
1578                 .init_hwif      = init_hwif_hpt366,
1579                 .init_dma       = init_dma_hpt366,
1580                 .autodma        = AUTODMA,
1581                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1582                 .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
1583                 .bootable       = OFF_BOARD,
1584                 .extra          = 240,
1585                 .pio_mask       = ATA_PIO4,
1586         },{     /* 2 */
1587                 .name           = "HPT302",
1588                 .init_setup     = init_setup_hpt302,
1589                 .init_chipset   = init_chipset_hpt366,
1590                 .init_hwif      = init_hwif_hpt366,
1591                 .init_dma       = init_dma_hpt366,
1592                 .autodma        = AUTODMA,
1593                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1594                 .udma_mask      = HPT302_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
1595                 .bootable       = OFF_BOARD,
1596                 .extra          = 240,
1597                 .pio_mask       = ATA_PIO4,
1598         },{     /* 3 */
1599                 .name           = "HPT371",
1600                 .init_setup     = init_setup_hpt371,
1601                 .init_chipset   = init_chipset_hpt366,
1602                 .init_hwif      = init_hwif_hpt366,
1603                 .init_dma       = init_dma_hpt366,
1604                 .autodma        = AUTODMA,
1605                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1606                 .udma_mask      = HPT371_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
1607                 .bootable       = OFF_BOARD,
1608                 .extra          = 240,
1609                 .pio_mask       = ATA_PIO4,
1610         },{     /* 4 */
1611                 .name           = "HPT374",
1612                 .init_setup     = init_setup_hpt374,
1613                 .init_chipset   = init_chipset_hpt366,
1614                 .init_hwif      = init_hwif_hpt366,
1615                 .init_dma       = init_dma_hpt366,
1616                 .autodma        = AUTODMA,
1617                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1618                 .udma_mask      = ATA_UDMA5,
1619                 .bootable       = OFF_BOARD,
1620                 .extra          = 240,
1621                 .pio_mask       = ATA_PIO4,
1622         },{     /* 5 */
1623                 .name           = "HPT372N",
1624                 .init_setup     = init_setup_hpt372n,
1625                 .init_chipset   = init_chipset_hpt366,
1626                 .init_hwif      = init_hwif_hpt366,
1627                 .init_dma       = init_dma_hpt366,
1628                 .autodma        = AUTODMA,
1629                 .enablebits     = {{0x50,0x04,0x04}, {0x54,0x04,0x04}},
1630                 .udma_mask      = HPT372_ALLOW_ATA133_6 ? ATA_UDMA6 : ATA_UDMA5,
1631                 .bootable       = OFF_BOARD,
1632                 .extra          = 240,
1633                 .pio_mask       = ATA_PIO4,
1634         }
1635 };
1636
1637 /**
1638  *      hpt366_init_one -       called when an HPT366 is found
1639  *      @dev: the hpt366 device
1640  *      @id: the matching pci id
1641  *
1642  *      Called when the PCI registration layer (or the IDE initialization)
1643  *      finds a device matching our IDE device tables.
1644  *
1645  *      NOTE: since we'll have to modify some fields of the ide_pci_device_t
1646  *      structure depending on the chip's revision, we'd better pass a local
1647  *      copy down the call chain...
1648  */
1649 static int __devinit hpt366_init_one(struct pci_dev *dev, const struct pci_device_id *id)
1650 {
1651         ide_pci_device_t d = hpt366_chipsets[id->driver_data];
1652
1653         return d.init_setup(dev, &d);
1654 }
1655
1656 static struct pci_device_id hpt366_pci_tbl[] = {
1657         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT366, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 0},
1658         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT372, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 1},
1659         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT302, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 2},
1660         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT371, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 3},
1661         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT374, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 4},
1662         { PCI_VENDOR_ID_TTI, PCI_DEVICE_ID_TTI_HPT372N, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 5},
1663         { 0, },
1664 };
1665 MODULE_DEVICE_TABLE(pci, hpt366_pci_tbl);
1666
1667 static struct pci_driver driver = {
1668         .name           = "HPT366_IDE",
1669         .id_table       = hpt366_pci_tbl,
1670         .probe          = hpt366_init_one,
1671 };
1672
1673 static int __init hpt366_ide_init(void)
1674 {
1675         return ide_pci_register_driver(&driver);
1676 }
1677
1678 module_init(hpt366_ide_init);
1679
1680 MODULE_AUTHOR("Andre Hedrick");
1681 MODULE_DESCRIPTION("PCI driver module for Highpoint HPT366 IDE");
1682 MODULE_LICENSE("GPL");