drivers/ide/pci/cmd64x.c

   1 /*
   2  * linux/drivers/ide/pci/cmd64x.c               Version 1.46    Mar 16, 2007
   3  *
   4  * cmd64x.c: Enable interrupts at initialization time on Ultra/PCI machines.
   5  *           Due to massive hardware bugs, UltraDMA is only supported
   6  *           on the 646U2 and not on the 646U.
   7  *
   8  * Copyright (C) 1998           Eddie C. Dost  (ecd@skynet.be)
   9  * Copyright (C) 1998           David S. Miller (davem@redhat.com)
  10  *
  11  * Copyright (C) 1999-2002      Andre Hedrick <andre@linux-ide.org>
  12  * Copyright (C) 2007           MontaVista Software, Inc. <source@mvista.com>
  13  */
  14
  15 #include <linux/module.h>
  16 #include <linux/types.h>
  17 #include <linux/pci.h>
  18 #include <linux/delay.h>
  19 #include <linux/hdreg.h>
  20 #include <linux/ide.h>
  21 #include <linux/init.h>
  22
  23 #include <asm/io.h>
  24
  25 #define DISPLAY_CMD64X_TIMINGS
  26
  27 #define CMD_DEBUG 0
  28
  29 #if CMD_DEBUG
  30 #define cmdprintk(x...) printk(x)
  31 #else
  32 #define cmdprintk(x...)
  33 #endif
  34
  35 /*
  36  * CMD64x specific registers definition.
  37  */
  38 #define CFR             0x50
  39 #define   CFR_INTR_CH0          0x04
  40 #define CNTRL           0x51
  41 #define   CNTRL_ENA_1ST         0x04
  42 #define   CNTRL_ENA_2ND         0x08
  43 #define   CNTRL_DIS_RA0         0x40
  44 #define   CNTRL_DIS_RA1         0x80
  45
  46 #define CMDTIM          0x52
  47 #define ARTTIM0         0x53
  48 #define DRWTIM0         0x54
  49 #define ARTTIM1         0x55
  50 #define DRWTIM1         0x56
  51 #define ARTTIM23        0x57
  52 #define   ARTTIM23_DIS_RA2      0x04
  53 #define   ARTTIM23_DIS_RA3      0x08
  54 #define   ARTTIM23_INTR_CH1     0x10
  55 #define ARTTIM2         0x57
  56 #define ARTTIM3         0x57
  57 #define DRWTIM23        0x58
  58 #define DRWTIM2         0x58
  59 #define BRST            0x59
  60 #define DRWTIM3         0x5b
  61
  62 #define BMIDECR0        0x70
  63 #define MRDMODE         0x71
  64 #define   MRDMODE_INTR_CH0      0x04
  65 #define   MRDMODE_INTR_CH1      0x08
  66 #define   MRDMODE_BLK_CH0       0x10
  67 #define   MRDMODE_BLK_CH1       0x20
  68 #define BMIDESR0        0x72
  69 #define UDIDETCR0       0x73
  70 #define DTPR0           0x74
  71 #define BMIDECR1        0x78
  72 #define BMIDECSR        0x79
  73 #define BMIDESR1        0x7A
  74 #define UDIDETCR1       0x7B
  75 #define DTPR1           0x7C
  76
  77 #if defined(DISPLAY_CMD64X_TIMINGS) && defined(CONFIG_PROC_FS)
  78 #include <linux/stat.h>
  79 #include <linux/proc_fs.h>
  80
  81 static u8 cmd64x_proc = 0;
  82
  83 #define CMD_MAX_DEVS            5
  84
  85 static struct pci_dev *cmd_devs[CMD_MAX_DEVS];
  86 static int n_cmd_devs;
  87
  88 static char * print_cmd64x_get_info (char *buf, struct pci_dev *dev, int index)
  89 {
  90         char *p = buf;
  91         u8 reg72 = 0, reg73 = 0;                        /* primary */
  92         u8 reg7a = 0, reg7b = 0;                        /* secondary */
  93         u8 reg50 = 1, reg51 = 1, reg57 = 0, reg71 = 0;  /* extra */
  94         u8 rev = 0;
  95
  96         p += sprintf(p, "\nController: %d\n", index);
  97         p += sprintf(p, "PCI-%x Chipset.\n", dev->device);
  98
  99         (void) pci_read_config_byte(dev, CFR,       &reg50);
 100         (void) pci_read_config_byte(dev, CNTRL,     &reg51);
 101         (void) pci_read_config_byte(dev, ARTTIM23,  &reg57);
 102         (void) pci_read_config_byte(dev, MRDMODE,   &reg71);
 103         (void) pci_read_config_byte(dev, BMIDESR0,  &reg72);
 104         (void) pci_read_config_byte(dev, UDIDETCR0, &reg73);
 105         (void) pci_read_config_byte(dev, BMIDESR1,  &reg7a);
 106         (void) pci_read_config_byte(dev, UDIDETCR1, &reg7b);
 107
 108         /* PCI0643/6 originally didn't have the primary channel enable bit */
 109         (void) pci_read_config_byte(dev, PCI_REVISION_ID, &rev);
 110         if ((dev->device == PCI_DEVICE_ID_CMD_643) ||
 111             (dev->device == PCI_DEVICE_ID_CMD_646 && rev < 3))
 112                 reg51 |= CNTRL_ENA_1ST;
 113
 114         p += sprintf(p, "---------------- Primary Channel "
 115                         "---------------- Secondary Channel ------------\n");
 116         p += sprintf(p, "                 %s                         %s\n",
 117                  (reg51 & CNTRL_ENA_1ST) ? "enabled " : "disabled",
 118                  (reg51 & CNTRL_ENA_2ND) ? "enabled " : "disabled");
 119         p += sprintf(p, "---------------- drive0 --------- drive1 "
 120                         "-------- drive0 --------- drive1 ------\n");
 121         p += sprintf(p, "DMA enabled:     %s              %s"
 122                         "             %s              %s\n",
 123                 (reg72 & 0x20) ? "yes" : "no ", (reg72 & 0x40) ? "yes" : "no ",
 124                 (reg7a & 0x20) ? "yes" : "no ", (reg7a & 0x40) ? "yes" : "no ");
 125         p += sprintf(p, "UltraDMA mode:   %s (%c)          %s (%c)",
 126                 ( reg73 & 0x01) ? " on" : "off",
 127                 ((reg73 & 0x30) == 0x30) ? ((reg73 & 0x04) ? '3' : '0') :
 128                 ((reg73 & 0x30) == 0x20) ? ((reg73 & 0x04) ? '3' : '1') :
 129                 ((reg73 & 0x30) == 0x10) ? ((reg73 & 0x04) ? '4' : '2') :
 130                 ((reg73 & 0x30) == 0x00) ? ((reg73 & 0x04) ? '5' : '2') : '?',
 131                 ( reg73 & 0x02) ? " on" : "off",
 132                 ((reg73 & 0xC0) == 0xC0) ? ((reg73 & 0x08) ? '3' : '0') :
 133                 ((reg73 & 0xC0) == 0x80) ? ((reg73 & 0x08) ? '3' : '1') :
 134                 ((reg73 & 0xC0) == 0x40) ? ((reg73 & 0x08) ? '4' : '2') :
 135                 ((reg73 & 0xC0) == 0x00) ? ((reg73 & 0x08) ? '5' : '2') : '?');
 136         p += sprintf(p, "         %s (%c)          %s (%c)\n",
 137                 ( reg7b & 0x01) ? " on" : "off",
 138                 ((reg7b & 0x30) == 0x30) ? ((reg7b & 0x04) ? '3' : '0') :
 139                 ((reg7b & 0x30) == 0x20) ? ((reg7b & 0x04) ? '3' : '1') :
 140                 ((reg7b & 0x30) == 0x10) ? ((reg7b & 0x04) ? '4' : '2') :
 141                 ((reg7b & 0x30) == 0x00) ? ((reg7b & 0x04) ? '5' : '2') : '?',
 142                 ( reg7b & 0x02) ? " on" : "off",
 143                 ((reg7b & 0xC0) == 0xC0) ? ((reg7b & 0x08) ? '3' : '0') :
 144                 ((reg7b & 0xC0) == 0x80) ? ((reg7b & 0x08) ? '3' : '1') :
 145                 ((reg7b & 0xC0) == 0x40) ? ((reg7b & 0x08) ? '4' : '2') :
 146                 ((reg7b & 0xC0) == 0x00) ? ((reg7b & 0x08) ? '5' : '2') : '?');
 147         p += sprintf(p, "Interrupt:       %s, %s                 %s, %s\n",
 148                 (reg71 & MRDMODE_BLK_CH0  ) ? "blocked" : "enabled",
 149                 (reg50 & CFR_INTR_CH0     ) ? "pending" : "clear  ",
 150                 (reg71 & MRDMODE_BLK_CH1  ) ? "blocked" : "enabled",
 151                 (reg57 & ARTTIM23_INTR_CH1) ? "pending" : "clear  ");
 152
 153         return (char *)p;
 154 }
 155
 156 static int cmd64x_get_info (char *buffer, char **addr, off_t offset, int count)
 157 {
 158         char *p = buffer;
 159         int i;
 160
 161         for (i = 0; i < n_cmd_devs; i++) {
 162                 struct pci_dev *dev     = cmd_devs[i];
 163                 p = print_cmd64x_get_info(p, dev, i);
 164         }
 165         return p-buffer;        /* => must be less than 4k! */
 166 }
 167
 168 #endif  /* defined(DISPLAY_CMD64X_TIMINGS) && defined(CONFIG_PROC_FS) */
 169
 170 static u8 quantize_timing(int timing, int quant)
 171 {
 172         return (timing + quant - 1) / quant;
 173 }
 174
 175 /*
 176  * This routine calculates active/recovery counts and then writes them into
 177  * the chipset registers.
 178  */
 179 static void program_cycle_times (ide_drive_t *drive, int cycle_time, int active_time)
 180 {
 181         struct pci_dev *dev     = HWIF(drive)->pci_dev;
 182         int clock_time          = 1000 / system_bus_clock();
 183         u8  cycle_count, active_count, recovery_count, drwtim;
 184         static const u8 recovery_values[] =
 185                 {15, 15, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 0};
 186         static const u8 drwtim_regs[4] = {DRWTIM0, DRWTIM1, DRWTIM2, DRWTIM3};
 187
 188         cmdprintk("program_cycle_times parameters: total=%d, active=%d\n",
 189                   cycle_time, active_time);
 190
 191         cycle_count     = quantize_timing( cycle_time, clock_time);
 192         active_count    = quantize_timing(active_time, clock_time);
 193         recovery_count  = cycle_count - active_count;
 194
 195         /*
 196          * In case we've got too long recovery phase, try to lengthen
 197          * the active phase
 198          */
 199         if (recovery_count > 16) {
 200                 active_count += recovery_count - 16;
 201                 recovery_count = 16;
 202         }
 203         if (active_count > 16)          /* shouldn't actually happen... */
 204                 active_count = 16;
 205
 206         cmdprintk("Final counts: total=%d, active=%d, recovery=%d\n",
 207                   cycle_count, active_count, recovery_count);
 208
 209         /*
 210          * Convert values to internal chipset representation
 211          */
 212         recovery_count = recovery_values[recovery_count];
 213         active_count  &= 0x0f;
 214
 215         /* Program the active/recovery counts into the DRWTIM register */
 216         drwtim = (active_count << 4) | recovery_count;
 217         (void) pci_write_config_byte(dev, drwtim_regs[drive->dn], drwtim);
 218         cmdprintk("Write 0x%02x to reg 0x%x\n", drwtim, drwtim_regs[drive->dn]);
 219 }
 220
 221 /*
 222  * This routine selects drive's best PIO mode and writes into the chipset
 223  * registers setup/active/recovery timings.
 224  */
 225 static u8 cmd64x_tune_pio (ide_drive_t *drive, u8 mode_wanted)
 226 {
 227         ide_hwif_t *hwif        = HWIF(drive);
 228         struct pci_dev *dev     = hwif->pci_dev;
 229         ide_pio_data_t pio;
 230         u8 pio_mode, setup_count, arttim = 0;
 231         static const u8 setup_values[] = {0x40, 0x40, 0x40, 0x80, 0, 0xc0};
 232         static const u8 arttim_regs[4] = {ARTTIM0, ARTTIM1, ARTTIM23, ARTTIM23};
 233         pio_mode = ide_get_best_pio_mode(drive, mode_wanted, 5, &pio);
 234
 235         cmdprintk("%s: PIO mode wanted %d, selected %d (%d ns)%s\n",
 236                   drive->name, mode_wanted, pio_mode, pio.cycle_time,
 237                   pio.overridden ? " (overriding vendor mode)" : "");
 238
 239         program_cycle_times(drive, pio.cycle_time,
 240                             ide_pio_timings[pio_mode].active_time);
 241
 242         setup_count = quantize_timing(ide_pio_timings[pio_mode].setup_time,
 243                                       1000 / system_bus_clock());
 244
 245         /*
 246          * The primary channel has individual address setup timing registers
 247          * for each drive and the hardware selects the slowest timing itself.
 248          * The secondary channel has one common register and we have to select
 249          * the slowest address setup timing ourselves.
 250          */
 251         if (hwif->channel) {
 252                 ide_drive_t *drives = hwif->drives;
 253
 254                 drive->drive_data = setup_count;
 255                 setup_count = max(drives[0].drive_data, drives[1].drive_data);
 256         }
 257
 258         if (setup_count > 5)            /* shouldn't actually happen... */
 259                 setup_count = 5;
 260         cmdprintk("Final address setup count: %d\n", setup_count);
 261
 262         /*
 263          * Program the address setup clocks into the ARTTIM registers.
 264          * Avoid clearing the secondary channel's interrupt bit.
 265          */
 266         (void) pci_read_config_byte (dev, arttim_regs[drive->dn], &arttim);
 267         if (hwif->channel)
 268                 arttim &= ~ARTTIM23_INTR_CH1;
 269         arttim &= ~0xc0;
 270         arttim |= setup_values[setup_count];
 271         (void) pci_write_config_byte(dev, arttim_regs[drive->dn], arttim);
 272         cmdprintk("Write 0x%02x to reg 0x%x\n", arttim, arttim_regs[drive->dn]);
 273
 274         return pio_mode;
 275 }
 276
 277 /*
 278  * Attempts to set drive's PIO mode.
 279  * Special cases are 8: prefetch off, 9: prefetch on (both never worked),
 280  * and 255: auto-select best mode (used at boot time).
 281  */
 282 static void cmd64x_tune_drive (ide_drive_t *drive, u8 pio)
 283 {
 284         /*
 285          * Filter out the prefetch control values
 286          * to prevent PIO5 from being programmed
 287          */
 288         if (pio == 8 || pio == 9)
 289                 return;
 290
 291         pio = cmd64x_tune_pio(drive, pio);
 292         (void) ide_config_drive_speed(drive, XFER_PIO_0 + pio);
 293 }
 294
 295 static u8 cmd64x_ratemask (ide_drive_t *drive)
 296 {
 297         struct pci_dev *dev     = HWIF(drive)->pci_dev;
 298         u8 mode = 0;
 299
 300         switch(dev->device) {
 301                 case PCI_DEVICE_ID_CMD_649:
 302                         mode = 3;
 303                         break;
 304                 case PCI_DEVICE_ID_CMD_648:
 305                         mode = 2;
 306                         break;
 307                 case PCI_DEVICE_ID_CMD_643:
 308                         return 0;
 309
 310                 case PCI_DEVICE_ID_CMD_646:
 311                 {
 312                         unsigned int class_rev  = 0;
 313                         pci_read_config_dword(dev,
 314                                 PCI_CLASS_REVISION, &class_rev);
 315                         class_rev &= 0xff;
 316                 /*
 317                  * UltraDMA only supported on PCI646U and PCI646U2, which
 318                  * correspond to revisions 0x03, 0x05 and 0x07 respectively.
 319                  * Actually, although the CMD tech support people won't
 320                  * tell me the details, the 0x03 revision cannot support
 321                  * UDMA correctly without hardware modifications, and even
 322                  * then it only works with Quantum disks due to some
 323                  * hold time assumptions in the 646U part which are fixed
 324                  * in the 646U2.
 325                  *
 326                  * So we only do UltraDMA on revision 0x05 and 0x07 chipsets.
 327                  */
 328                         switch(class_rev) {
 329                                 case 0x07:
 330                                 case 0x05:
 331                                         return 1;
 332                                 case 0x03:
 333                                 case 0x01:
 334                                 default:
 335                                         return 0;
 336                         }
 337                 }
 338         }
 339         if (!eighty_ninty_three(drive))
 340                 mode = min(mode, (u8)1);
 341         return mode;
 342 }
 343
 344 static int cmd64x_tune_chipset (ide_drive_t *drive, u8 speed)
 345 {
 346         ide_hwif_t *hwif        = HWIF(drive);
 347         struct pci_dev *dev     = hwif->pci_dev;
 348         u8 unit                 = drive->dn & 0x01;
 349         u8 regU = 0, pciU       = hwif->channel ? UDIDETCR1 : UDIDETCR0;
 350
 351         speed = ide_rate_filter(cmd64x_ratemask(drive), speed);
 352
 353         if (speed >= XFER_SW_DMA_0) {
 354                 (void) pci_read_config_byte(dev, pciU, &regU);
 355                 regU &= ~(unit ? 0xCA : 0x35);
 356         }
 357
 358         switch(speed) {
 359         case XFER_UDMA_5:
 360                 regU |= unit ? 0x0A : 0x05;
 361                 break;
 362         case XFER_UDMA_4:
 363                 regU |= unit ? 0x4A : 0x15;
 364                 break;
 365         case XFER_UDMA_3:
 366                 regU |= unit ? 0x8A : 0x25;
 367                 break;
 368         case XFER_UDMA_2:
 369                 regU |= unit ? 0x42 : 0x11;
 370                 break;
 371         case XFER_UDMA_1:
 372                 regU |= unit ? 0x82 : 0x21;
 373                 break;
 374         case XFER_UDMA_0:
 375                 regU |= unit ? 0xC2 : 0x31;
 376                 break;
 377         case XFER_MW_DMA_2:
 378                 program_cycle_times(drive, 120, 70);
 379                 break;
 380         case XFER_MW_DMA_1:
 381                 program_cycle_times(drive, 150, 80);
 382                 break;
 383         case XFER_MW_DMA_0:
 384                 program_cycle_times(drive, 480, 215);
 385                 break;
 386         case XFER_PIO_5:
 387         case XFER_PIO_4:
 388         case XFER_PIO_3:
 389         case XFER_PIO_2:
 390         case XFER_PIO_1:
 391         case XFER_PIO_0:
 392                 (void) cmd64x_tune_pio(drive, speed - XFER_PIO_0);
 393                 break;
 394         default:
 395                 return 1;
 396         }
 397
 398         if (speed >= XFER_SW_DMA_0)
 399                 (void) pci_write_config_byte(dev, pciU, regU);
 400
 401         return ide_config_drive_speed(drive, speed);
 402 }
 403
 404 static int config_chipset_for_dma (ide_drive_t *drive)
 405 {
 406         u8 speed        = ide_dma_speed(drive, cmd64x_ratemask(drive));
 407
 408         if (!speed)
 409                 return 0;
 410
 411         if (cmd64x_tune_chipset(drive, speed))
 412                 return 0;
 413
 414         return ide_dma_enable(drive);
 415 }
 416
 417 static int cmd64x_config_drive_for_dma (ide_drive_t *drive)
 418 {
 419         if (ide_use_dma(drive) && config_chipset_for_dma(drive))
 420                 return 0;
 421
 422         if (ide_use_fast_pio(drive))
 423                 cmd64x_tune_drive(drive, 255);
 424
 425         return -1;
 426 }
 427
 428 static int cmd64x_alt_dma_status (struct pci_dev *dev)
 429 {
 430         switch(dev->device) {
 431                 case PCI_DEVICE_ID_CMD_648:
 432                 case PCI_DEVICE_ID_CMD_649:
 433                         return 1;
 434                 default:
 435                         break;
 436         }
 437         return 0;
 438 }
 439
 440 static int cmd64x_ide_dma_end (ide_drive_t *drive)
 441 {
 442         u8 dma_stat = 0, dma_cmd = 0;
 443         ide_hwif_t *hwif        = HWIF(drive);
 444         struct pci_dev *dev     = hwif->pci_dev;
 445
 446         drive->waiting_for_dma = 0;
 447         /* read DMA command state */
 448         dma_cmd = inb(hwif->dma_command);
 449         /* stop DMA */
 450         outb(dma_cmd & ~1, hwif->dma_command);
 451         /* get DMA status */
 452         dma_stat = inb(hwif->dma_status);
 453         /* clear the INTR & ERROR bits */
 454         outb(dma_stat | 6, hwif->dma_status);
 455         if (cmd64x_alt_dma_status(dev)) {
 456                 u8 dma_intr     = 0;
 457                 u8 dma_mask     = (hwif->channel) ? ARTTIM23_INTR_CH1 :
 458                                                     CFR_INTR_CH0;
 459                 u8 dma_reg      = (hwif->channel) ? ARTTIM2 : CFR;
 460                 (void) pci_read_config_byte(dev, dma_reg, &dma_intr);
 461                 /* clear the INTR bit */
 462                 (void) pci_write_config_byte(dev, dma_reg, dma_intr|dma_mask);
 463         }
 464         /* purge DMA mappings */
 465         ide_destroy_dmatable(drive);
 466         /* verify good DMA status */
 467         return (dma_stat & 7) != 4;
 468 }
 469
 470 static int cmd64x_ide_dma_test_irq (ide_drive_t *drive)
 471 {
 472         ide_hwif_t *hwif        = HWIF(drive);
 473         struct pci_dev *dev     = hwif->pci_dev;
 474         u8 irq_reg              = hwif->channel ? ARTTIM23 : CFR;
 475         u8 irq_stat = 0, mask   = hwif->channel ? ARTTIM23_INTR_CH1 : CFR_INTR_CH0;
 476         u8 dma_stat             = inb(hwif->dma_status);
 477
 478         (void) pci_read_config_byte(dev, irq_reg, &irq_stat);
 479
 480 #ifdef DEBUG
 481         printk("%s: dma_stat: 0x%02x irq_stat: 0x%02x mask: 0x%02x\n",
 482                drive->name, dma_stat, irq_stat, mask);
 483 #endif
 484         if (!(irq_stat & mask))
 485                 return 0;
 486
 487         /* return 1 if INTR asserted */
 488         if ((dma_stat & 4) == 4)
 489                 return 1;
 490
 491         return 0;
 492 }
 493
 494 /*
 495  * ASUS P55T2P4D with CMD646 chipset revision 0x01 requires the old
 496  * event order for DMA transfers.
 497  */
 498
 499 static int cmd646_1_ide_dma_end (ide_drive_t *drive)
 500 {
 501         ide_hwif_t *hwif = HWIF(drive);
 502         u8 dma_stat = 0, dma_cmd = 0;
 503
 504         drive->waiting_for_dma = 0;
 505         /* get DMA status */
 506         dma_stat = inb(hwif->dma_status);
 507         /* read DMA command state */
 508         dma_cmd = inb(hwif->dma_command);
 509         /* stop DMA */
 510         outb(dma_cmd & ~1, hwif->dma_command);
 511         /* clear the INTR & ERROR bits */
 512         outb(dma_stat | 6, hwif->dma_status);
 513         /* and free any DMA resources */
 514         ide_destroy_dmatable(drive);
 515         /* verify good DMA status */
 516         return (dma_stat & 7) != 4;
 517 }
 518
 519 static unsigned int __devinit init_chipset_cmd64x(struct pci_dev *dev, const char *name)
 520 {
 521         u32 class_rev = 0;
 522         u8 mrdmode = 0;
 523
 524         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class_rev);
 525         class_rev &= 0xff;
 526
 527         switch(dev->device) {
 528                 case PCI_DEVICE_ID_CMD_643:
 529                         break;
 530                 case PCI_DEVICE_ID_CMD_646:
 531                         printk(KERN_INFO "%s: chipset revision 0x%02X, ", name, class_rev);
 532                         switch(class_rev) {
 533                                 case 0x07:
 534                                 case 0x05:
 535                                         printk("UltraDMA Capable");
 536                                         break;
 537                                 case 0x03:
 538                                         printk("MultiWord DMA Force Limited");
 539                                         break;
 540                                 case 0x01:
 541                                 default:
 542                                         printk("MultiWord DMA Limited, IRQ workaround enabled");
 543                                         break;
 544                                 }
 545                         printk("\n");
 546                         break;
 547                 case PCI_DEVICE_ID_CMD_648:
 548                 case PCI_DEVICE_ID_CMD_649:
 549                         break;
 550                 default:
 551                         break;
 552         }
 553
 554         /* Set a good latency timer and cache line size value. */
 555         (void) pci_write_config_byte(dev, PCI_LATENCY_TIMER, 64);
 556         /* FIXME: pci_set_master() to ensure a good latency timer value */
 557
 558         /* Setup interrupts. */
 559         (void) pci_read_config_byte(dev, MRDMODE, &mrdmode);
 560         mrdmode &= ~(0x30);
 561         (void) pci_write_config_byte(dev, MRDMODE, mrdmode);
 562
 563         /* Use MEMORY READ LINE for reads.
 564          * NOTE: Although not mentioned in the PCI0646U specs,
 565          *       these bits are write only and won't be read
 566          *       back as set or not.  The PCI0646U2 specs clarify
 567          *       this point.
 568          */
 569         (void) pci_write_config_byte(dev, MRDMODE, mrdmode | 0x02);
 570
 571         /* Set reasonable active/recovery/address-setup values. */
 572         (void) pci_write_config_byte(dev, ARTTIM0,  0x40);
 573         (void) pci_write_config_byte(dev, DRWTIM0,  0x3f);
 574         (void) pci_write_config_byte(dev, ARTTIM1,  0x40);
 575         (void) pci_write_config_byte(dev, DRWTIM1,  0x3f);
 576 #ifdef __i386__
 577         (void) pci_write_config_byte(dev, ARTTIM23, 0x1c);
 578 #else
 579         (void) pci_write_config_byte(dev, ARTTIM23, 0x5c);
 580 #endif
 581         (void) pci_write_config_byte(dev, DRWTIM23, 0x3f);
 582         (void) pci_write_config_byte(dev, DRWTIM3,  0x3f);
 583 #ifdef CONFIG_PPC
 584         (void) pci_write_config_byte(dev, UDIDETCR0, 0xf0);
 585 #endif /* CONFIG_PPC */
 586
 587 #if defined(DISPLAY_CMD64X_TIMINGS) && defined(CONFIG_PROC_FS)
 588
 589         cmd_devs[n_cmd_devs++] = dev;
 590
 591         if (!cmd64x_proc) {
 592                 cmd64x_proc = 1;
 593                 ide_pci_create_host_proc("cmd64x", cmd64x_get_info);
 594         }
 595 #endif /* DISPLAY_CMD64X_TIMINGS && CONFIG_PROC_FS */
 596
 597         return 0;
 598 }
 599
 600 static unsigned int __devinit ata66_cmd64x(ide_hwif_t *hwif)
 601 {
 602         u8 ata66 = 0, mask = (hwif->channel) ? 0x02 : 0x01;
 603
 604         switch(hwif->pci_dev->device) {
 605                 case PCI_DEVICE_ID_CMD_643:
 606                 case PCI_DEVICE_ID_CMD_646:
 607                         return ata66;
 608                 default:
 609                         break;
 610         }
 611         pci_read_config_byte(hwif->pci_dev, BMIDECSR, &ata66);
 612         return (ata66 & mask) ? 1 : 0;
 613 }
 614
 615 static void __devinit init_hwif_cmd64x(ide_hwif_t *hwif)
 616 {
 617         struct pci_dev *dev     = hwif->pci_dev;
 618         unsigned int class_rev;
 619
 620         hwif->autodma = 0;
 621         pci_read_config_dword(dev, PCI_CLASS_REVISION, &class_rev);
 622         class_rev &= 0xff;
 623
 624         hwif->tuneproc  = &cmd64x_tune_drive;
 625         hwif->speedproc = &cmd64x_tune_chipset;
 626
 627         hwif->drives[0].autotune = hwif->drives[1].autotune = 1;
 628
 629         if (!hwif->dma_base)
 630                 return;
 631
 632         hwif->atapi_dma = 1;
 633
 634         hwif->ultra_mask = 0x3f;
 635         hwif->mwdma_mask = 0x07;
 636
 637         if (dev->device == PCI_DEVICE_ID_CMD_643)
 638                 hwif->ultra_mask = 0x80;
 639         if (dev->device == PCI_DEVICE_ID_CMD_646)
 640                 hwif->ultra_mask = (class_rev > 0x04) ? 0x07 : 0x80;
 641         if (dev->device == PCI_DEVICE_ID_CMD_648)
 642                 hwif->ultra_mask = 0x1f;
 643
 644         hwif->ide_dma_check = &cmd64x_config_drive_for_dma;
 645         if (!(hwif->udma_four))
 646                 hwif->udma_four = ata66_cmd64x(hwif);
 647
 648         if (dev->device == PCI_DEVICE_ID_CMD_646) {
 649                 hwif->chipset = ide_cmd646;
 650                 if (class_rev == 0x01) {
 651                         hwif->ide_dma_end = &cmd646_1_ide_dma_end;
 652                 } else {
 653                         hwif->ide_dma_end = &cmd64x_ide_dma_end;
 654                         hwif->ide_dma_test_irq = &cmd64x_ide_dma_test_irq;
 655                 }
 656         } else {
 657                 hwif->ide_dma_end = &cmd64x_ide_dma_end;
 658                 hwif->ide_dma_test_irq = &cmd64x_ide_dma_test_irq;
 659         }
 660
 661
 662         if (!noautodma)
 663                 hwif->autodma = 1;
 664         hwif->drives[0].autodma = hwif->autodma;
 665         hwif->drives[1].autodma = hwif->autodma;
 666 }
 667
 668 static int __devinit init_setup_cmd64x(struct pci_dev *dev, ide_pci_device_t *d)
 669 {
 670         return ide_setup_pci_device(dev, d);
 671 }
 672
 673 static int __devinit init_setup_cmd646(struct pci_dev *dev, ide_pci_device_t *d)
 674 {
 675         u8 rev = 0;
 676
 677         /*
 678          * The original PCI0646 didn't have the primary channel enable bit,
 679          * it appeared starting with PCI0646U (i.e. revision ID 3).
 680          */
 681         pci_read_config_byte(dev, PCI_REVISION_ID, &rev);
 682         if (rev < 3)
 683                 d->enablebits[0].reg = 0;
 684
 685         return ide_setup_pci_device(dev, d);
 686 }
 687
 688 static ide_pci_device_t cmd64x_chipsets[] __devinitdata = {
 689         {       /* 0 */
 690                 .name           = "CMD643",
 691                 .init_setup     = init_setup_cmd64x,
 692                 .init_chipset   = init_chipset_cmd64x,
 693                 .init_hwif      = init_hwif_cmd64x,
 694                 .channels       = 2,
 695                 .autodma        = AUTODMA,
 696                 .enablebits     = {{0x00,0x00,0x00}, {0x51,0x08,0x08}},
 697                 .bootable       = ON_BOARD,
 698         },{     /* 1 */
 699                 .name           = "CMD646",
 700                 .init_setup     = init_setup_cmd646,
 701                 .init_chipset   = init_chipset_cmd64x,
 702                 .init_hwif      = init_hwif_cmd64x,
 703                 .channels       = 2,
 704                 .autodma        = AUTODMA,
 705                 .enablebits     = {{0x51,0x04,0x04}, {0x51,0x08,0x08}},
 706                 .bootable       = ON_BOARD,
 707         },{     /* 2 */
 708                 .name           = "CMD648",
 709                 .init_setup     = init_setup_cmd64x,
 710                 .init_chipset   = init_chipset_cmd64x,
 711                 .init_hwif      = init_hwif_cmd64x,
 712                 .channels       = 2,
 713                 .autodma        = AUTODMA,
 714                 .enablebits     = {{0x51,0x04,0x04}, {0x51,0x08,0x08}},
 715                 .bootable       = ON_BOARD,
 716         },{     /* 3 */
 717                 .name           = "CMD649",
 718                 .init_setup     = init_setup_cmd64x,
 719                 .init_chipset   = init_chipset_cmd64x,
 720                 .init_hwif      = init_hwif_cmd64x,
 721                 .channels       = 2,
 722                 .autodma        = AUTODMA,
 723                 .enablebits     = {{0x51,0x04,0x04}, {0x51,0x08,0x08}},
 724                 .bootable       = ON_BOARD,
 725         }
 726 };
 727
 728 /*
 729  * We may have to modify enablebits for PCI0646, so we'd better pass
 730  * a local copy of the ide_pci_device_t structure down the call chain...
 731  */
 732 static int __devinit cmd64x_init_one(struct pci_dev *dev, const struct pci_device_id *id)
 733 {
 734         ide_pci_device_t d = cmd64x_chipsets[id->driver_data];
 735
 736         return d.init_setup(dev, &d);
 737 }
 738
 739 static struct pci_device_id cmd64x_pci_tbl[] = {
 740         { PCI_VENDOR_ID_CMD, PCI_DEVICE_ID_CMD_643, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 0},
 741         { PCI_VENDOR_ID_CMD, PCI_DEVICE_ID_CMD_646, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 1},
 742         { PCI_VENDOR_ID_CMD, PCI_DEVICE_ID_CMD_648, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 2},
 743         { PCI_VENDOR_ID_CMD, PCI_DEVICE_ID_CMD_649, PCI_ANY_ID, PCI_ANY_ID, 0, 0, 3},
 744         { 0, },
 745 };
 746 MODULE_DEVICE_TABLE(pci, cmd64x_pci_tbl);
 747
 748 static struct pci_driver driver = {
 749         .name           = "CMD64x_IDE",
 750         .id_table       = cmd64x_pci_tbl,
 751         .probe          = cmd64x_init_one,
 752 };
 753
 754 static int __init cmd64x_ide_init(void)
 755 {
 756         return ide_pci_register_driver(&driver);
 757 }
 758
 759 module_init(cmd64x_ide_init);
 760
 761 MODULE_AUTHOR("Eddie Dost, David Miller, Andre Hedrick");
 762 MODULE_DESCRIPTION("PCI driver module for CMD64x IDE");
 763 MODULE_LICENSE("GPL");