arch/x86/kernel/cpu/intel.c

   1 #include <linux/init.h>
   2 #include <linux/kernel.h>
   3
   4 #include <linux/string.h>
   5 #include <linux/bitops.h>
   6 #include <linux/smp.h>
   7 #include <linux/sched.h>
   8 #include <linux/thread_info.h>
   9 #include <linux/module.h>
  10
  11 #include <asm/processor.h>
  12 #include <asm/pgtable.h>
  13 #include <asm/msr.h>
  14 #include <asm/uaccess.h>
  15 #include <asm/ds.h>
  16 #include <asm/bugs.h>
  17 #include <asm/cpu.h>
  18
  19 #ifdef CONFIG_X86_64
  20 #include <asm/topology.h>
  21 #include <asm/numa_64.h>
  22 #endif
  23
  24 #include "cpu.h"
  25
  26 #ifdef CONFIG_X86_LOCAL_APIC
  27 #include <asm/mpspec.h>
  28 #include <asm/apic.h>
  29 #endif
  30
  31 static void __cpuinit early_init_intel(struct cpuinfo_x86 *c)
  32 {
  33         /* Unmask CPUID levels if masked: */
  34         if (c->x86 > 6 || (c->x86 == 6 && c->x86_model >= 0xd)) {
  35                 u64 misc_enable;
  36
  37                 rdmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
  38
  39                 if (misc_enable & MSR_IA32_MISC_ENABLE_LIMIT_CPUID) {
  40                         misc_enable &= ~MSR_IA32_MISC_ENABLE_LIMIT_CPUID;
  41                         wrmsrl(MSR_IA32_MISC_ENABLE, misc_enable);
  42                         c->cpuid_level = cpuid_eax(0);
  43                 }
  44         }
  45
  46         if ((c->x86 == 0xf && c->x86_model >= 0x03) ||
  47                 (c->x86 == 0x6 && c->x86_model >= 0x0e))
  48                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
  49
  50 #ifdef CONFIG_X86_64
  51         set_cpu_cap(c, X86_FEATURE_SYSENTER32);
  52 #else
  53         /* Netburst reports 64 bytes clflush size, but does IO in 128 bytes */
  54         if (c->x86 == 15 && c->x86_cache_alignment == 64)
  55                 c->x86_cache_alignment = 128;
  56 #endif
  57
  58         /*
  59          * c->x86_power is 8000_0007 edx. Bit 8 is TSC runs at constant rate
  60          * with P/T states and does not stop in deep C-states.
  61          *
  62          * It is also reliable across cores and sockets. (but not across
  63          * cabinets - we turn it off in that case explicitly.)
  64          */
  65         if (c->x86_power & (1 << 8)) {
  66                 set_cpu_cap(c, X86_FEATURE_CONSTANT_TSC);
  67                 set_cpu_cap(c, X86_FEATURE_NONSTOP_TSC);
  68                 set_cpu_cap(c, X86_FEATURE_TSC_RELIABLE);
  69                 sched_clock_stable = 1;
  70         }
  71
  72         /*
  73          * There is a known erratum on Pentium III and Core Solo
  74          * and Core Duo CPUs.
  75          * " Page with PAT set to WC while associated MTRR is UC
  76          *   may consolidate to UC "
  77          * Because of this erratum, it is better to stick with
  78          * setting WC in MTRR rather than using PAT on these CPUs.
  79          *
  80          * Enable PAT WC only on P4, Core 2 or later CPUs.
  81          */
  82         if (c->x86 == 6 && c->x86_model < 15)
  83                 clear_cpu_cap(c, X86_FEATURE_PAT);
  84 }
  85
  86 #ifdef CONFIG_X86_32
  87 /*
  88  *      Early probe support logic for ppro memory erratum #50
  89  *
  90  *      This is called before we do cpu ident work
  91  */
  92
  93 int __cpuinit ppro_with_ram_bug(void)
  94 {
  95         /* Uses data from early_cpu_detect now */
  96         if (boot_cpu_data.x86_vendor == X86_VENDOR_INTEL &&
  97             boot_cpu_data.x86 == 6 &&
  98             boot_cpu_data.x86_model == 1 &&
  99             boot_cpu_data.x86_mask < 8) {
 100                 printk(KERN_INFO "Pentium Pro with Errata#50 detected. Taking evasive action.\n");
 101                 return 1;
 102         }
 103         return 0;
 104 }
 105
 106 #ifdef CONFIG_X86_F00F_BUG
 107 static void __cpuinit trap_init_f00f_bug(void)
 108 {
 109         __set_fixmap(FIX_F00F_IDT, __pa(&idt_table), PAGE_KERNEL_RO);
 110
 111         /*
 112          * Update the IDT descriptor and reload the IDT so that
 113          * it uses the read-only mapped virtual address.
 114          */
 115         idt_descr.address = fix_to_virt(FIX_F00F_IDT);
 116         load_idt(&idt_descr);
 117 }
 118 #endif
 119
 120 static void __cpuinit intel_smp_check(struct cpuinfo_x86 *c)
 121 {
 122 #ifdef CONFIG_SMP
 123         /* calling is from identify_secondary_cpu() ? */
 124         if (c->cpu_index == boot_cpu_id)
 125                 return;
 126
 127         /*
 128          * Mask B, Pentium, but not Pentium MMX
 129          */
 130         if (c->x86 == 5 &&
 131             c->x86_mask >= 1 && c->x86_mask <= 4 &&
 132             c->x86_model <= 3) {
 133                 /*
 134                  * Remember we have B step Pentia with bugs
 135                  */
 136                 WARN_ONCE(1, "WARNING: SMP operation may be unreliable"
 137                                     "with B stepping processors.\n");
 138         }
 139 #endif
 140 }
 141
 142 static void __cpuinit intel_workarounds(struct cpuinfo_x86 *c)
 143 {
 144         unsigned long lo, hi;
 145
 146 #ifdef CONFIG_X86_F00F_BUG
 147         /*
 148          * All current models of Pentium and Pentium with MMX technology CPUs
 149          * have the F0 0F bug, which lets nonprivileged users lock up the system.
 150          * Note that the workaround only should be initialized once...
 151          */
 152         c->f00f_bug = 0;
 153         if (!paravirt_enabled() && c->x86 == 5) {
 154                 static int f00f_workaround_enabled;
 155
 156                 c->f00f_bug = 1;
 157                 if (!f00f_workaround_enabled) {
 158                         trap_init_f00f_bug();
 159                         printk(KERN_NOTICE "Intel Pentium with F0 0F bug - workaround enabled.\n");
 160                         f00f_workaround_enabled = 1;
 161                 }
 162         }
 163 #endif
 164
 165         /*
 166          * SEP CPUID bug: Pentium Pro reports SEP but doesn't have it until
 167          * model 3 mask 3
 168          */
 169         if ((c->x86<<8 | c->x86_model<<4 | c->x86_mask) < 0x633)
 170                 clear_cpu_cap(c, X86_FEATURE_SEP);
 171
 172         /*
 173          * P4 Xeon errata 037 workaround.
 174          * Hardware prefetcher may cause stale data to be loaded into the cache.
 175          */
 176         if ((c->x86 == 15) && (c->x86_model == 1) && (c->x86_mask == 1)) {
 177                 rdmsr(MSR_IA32_MISC_ENABLE, lo, hi);
 178                 if ((lo & MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE) == 0) {
 179                         printk (KERN_INFO "CPU: C0 stepping P4 Xeon detected.\n");
 180                         printk (KERN_INFO "CPU: Disabling hardware prefetching (Errata 037)\n");
 181                         lo |= MSR_IA32_MISC_ENABLE_PREFETCH_DISABLE;
 182                         wrmsr (MSR_IA32_MISC_ENABLE, lo, hi);
 183                 }
 184         }
 185
 186         /*
 187          * See if we have a good local APIC by checking for buggy Pentia,
 188          * i.e. all B steppings and the C2 stepping of P54C when using their
 189          * integrated APIC (see 11AP erratum in "Pentium Processor
 190          * Specification Update").
 191          */
 192         if (cpu_has_apic && (c->x86<<8 | c->x86_model<<4) == 0x520 &&
 193             (c->x86_mask < 0x6 || c->x86_mask == 0xb))
 194                 set_cpu_cap(c, X86_FEATURE_11AP);
 195
 196
 197 #ifdef CONFIG_X86_INTEL_USERCOPY
 198         /*
 199          * Set up the preferred alignment for movsl bulk memory moves
 200          */
 201         switch (c->x86) {
 202         case 4:         /* 486: untested */
 203                 break;
 204         case 5:         /* Old Pentia: untested */
 205                 break;
 206         case 6:         /* PII/PIII only like movsl with 8-byte alignment */
 207                 movsl_mask.mask = 7;
 208                 break;
 209         case 15:        /* P4 is OK down to 8-byte alignment */
 210                 movsl_mask.mask = 7;
 211                 break;
 212         }
 213 #endif
 214
 215 #ifdef CONFIG_X86_NUMAQ
 216         numaq_tsc_disable();
 217 #endif
 218
 219         intel_smp_check(c);
 220 }
 221 #else
 222 static void __cpuinit intel_workarounds(struct cpuinfo_x86 *c)
 223 {
 224 }
 225 #endif
 226
 227 static void __cpuinit srat_detect_node(void)
 228 {
 229 #if defined(CONFIG_NUMA) && defined(CONFIG_X86_64)
 230         unsigned node;
 231         int cpu = smp_processor_id();
 232         int apicid = hard_smp_processor_id();
 233
 234         /* Don't do the funky fallback heuristics the AMD version employs
 235            for now. */
 236         node = apicid_to_node[apicid];
 237         if (node == NUMA_NO_NODE || !node_online(node))
 238                 node = first_node(node_online_map);
 239         numa_set_node(cpu, node);
 240
 241         printk(KERN_INFO "CPU %d/0x%x -> Node %d\n", cpu, apicid, node);
 242 #endif
 243 }
 244
 245 /*
 246  * find out the number of processor cores on the die
 247  */
 248 static int __cpuinit intel_num_cpu_cores(struct cpuinfo_x86 *c)
 249 {
 250         unsigned int eax, ebx, ecx, edx;
 251
 252         if (c->cpuid_level < 4)
 253                 return 1;
 254
 255         /* Intel has a non-standard dependency on %ecx for this CPUID level. */
 256         cpuid_count(4, 0, &eax, &ebx, &ecx, &edx);
 257         if (eax & 0x1f)
 258                 return ((eax >> 26) + 1);
 259         else
 260                 return 1;
 261 }
 262
 263 static void __cpuinit detect_vmx_virtcap(struct cpuinfo_x86 *c)
 264 {
 265         /* Intel VMX MSR indicated features */
 266 #define X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW    0x00200000
 267 #define X86_VMX_FEATURE_PROC_CTLS_VNMI          0x00400000
 268 #define X86_VMX_FEATURE_PROC_CTLS_2ND_CTLS      0x80000000
 269 #define X86_VMX_FEATURE_PROC_CTLS2_VIRT_APIC    0x00000001
 270 #define X86_VMX_FEATURE_PROC_CTLS2_EPT          0x00000002
 271 #define X86_VMX_FEATURE_PROC_CTLS2_VPID         0x00000020
 272
 273         u32 vmx_msr_low, vmx_msr_high, msr_ctl, msr_ctl2;
 274
 275         clear_cpu_cap(c, X86_FEATURE_TPR_SHADOW);
 276         clear_cpu_cap(c, X86_FEATURE_VNMI);
 277         clear_cpu_cap(c, X86_FEATURE_FLEXPRIORITY);
 278         clear_cpu_cap(c, X86_FEATURE_EPT);
 279         clear_cpu_cap(c, X86_FEATURE_VPID);
 280
 281         rdmsr(MSR_IA32_VMX_PROCBASED_CTLS, vmx_msr_low, vmx_msr_high);
 282         msr_ctl = vmx_msr_high | vmx_msr_low;
 283         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW)
 284                 set_cpu_cap(c, X86_FEATURE_TPR_SHADOW);
 285         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_VNMI)
 286                 set_cpu_cap(c, X86_FEATURE_VNMI);
 287         if (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_2ND_CTLS) {
 288                 rdmsr(MSR_IA32_VMX_PROCBASED_CTLS2,
 289                       vmx_msr_low, vmx_msr_high);
 290                 msr_ctl2 = vmx_msr_high | vmx_msr_low;
 291                 if ((msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_VIRT_APIC) &&
 292                     (msr_ctl & X86_VMX_FEATURE_PROC_CTLS_TPR_SHADOW))
 293                         set_cpu_cap(c, X86_FEATURE_FLEXPRIORITY);
 294                 if (msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_EPT)
 295                         set_cpu_cap(c, X86_FEATURE_EPT);
 296                 if (msr_ctl2 & X86_VMX_FEATURE_PROC_CTLS2_VPID)
 297                         set_cpu_cap(c, X86_FEATURE_VPID);
 298         }
 299 }
 300
 301 static void __cpuinit init_intel(struct cpuinfo_x86 *c)
 302 {
 303         unsigned int l2 = 0;
 304
 305         early_init_intel(c);
 306
 307         intel_workarounds(c);
 308
 309         /*
 310          * Detect the extended topology information if available. This
 311          * will reinitialise the initial_apicid which will be used
 312          * in init_intel_cacheinfo()
 313          */
 314         detect_extended_topology(c);
 315
 316         l2 = init_intel_cacheinfo(c);
 317         if (c->cpuid_level > 9) {
 318                 unsigned eax = cpuid_eax(10);
 319                 /* Check for version and the number of counters */
 320                 if ((eax & 0xff) && (((eax>>8) & 0xff) > 1))
 321                         set_cpu_cap(c, X86_FEATURE_ARCH_PERFMON);
 322         }
 323
 324         if (cpu_has_xmm2)
 325                 set_cpu_cap(c, X86_FEATURE_LFENCE_RDTSC);
 326         if (cpu_has_ds) {
 327                 unsigned int l1;
 328                 rdmsr(MSR_IA32_MISC_ENABLE, l1, l2);
 329                 if (!(l1 & (1<<11)))
 330                         set_cpu_cap(c, X86_FEATURE_BTS);
 331                 if (!(l1 & (1<<12)))
 332                         set_cpu_cap(c, X86_FEATURE_PEBS);
 333                 ds_init_intel(c);
 334         }
 335
 336         if (c->x86 == 6 && c->x86_model == 29 && cpu_has_clflush)
 337                 set_cpu_cap(c, X86_FEATURE_CLFLUSH_MONITOR);
 338
 339 #ifdef CONFIG_X86_64
 340         if (c->x86 == 15)
 341                 c->x86_cache_alignment = c->x86_clflush_size * 2;
 342         if (c->x86 == 6)
 343                 set_cpu_cap(c, X86_FEATURE_REP_GOOD);
 344 #else
 345         /*
 346          * Names for the Pentium II/Celeron processors
 347          * detectable only by also checking the cache size.
 348          * Dixon is NOT a Celeron.
 349          */
 350         if (c->x86 == 6) {
 351                 char *p = NULL;
 352
 353                 switch (c->x86_model) {
 354                 case 5:
 355                         if (c->x86_mask == 0) {
 356                                 if (l2 == 0)
 357                                         p = "Celeron (Covington)";
 358                                 else if (l2 == 256)
 359                                         p = "Mobile Pentium II (Dixon)";
 360                         }
 361                         break;
 362
 363                 case 6:
 364                         if (l2 == 128)
 365                                 p = "Celeron (Mendocino)";
 366                         else if (c->x86_mask == 0 || c->x86_mask == 5)
 367                                 p = "Celeron-A";
 368                         break;
 369
 370                 case 8:
 371                         if (l2 == 128)
 372                                 p = "Celeron (Coppermine)";
 373                         break;
 374                 }
 375
 376                 if (p)
 377                         strcpy(c->x86_model_id, p);
 378         }
 379
 380         if (c->x86 == 15)
 381                 set_cpu_cap(c, X86_FEATURE_P4);
 382         if (c->x86 == 6)
 383                 set_cpu_cap(c, X86_FEATURE_P3);
 384 #endif
 385
 386         if (!cpu_has(c, X86_FEATURE_XTOPOLOGY)) {
 387                 /*
 388                  * let's use the legacy cpuid vector 0x1 and 0x4 for topology
 389                  * detection.
 390                  */
 391                 c->x86_max_cores = intel_num_cpu_cores(c);
 392 #ifdef CONFIG_X86_32
 393                 detect_ht(c);
 394 #endif
 395         }
 396
 397         /* Work around errata */
 398         srat_detect_node();
 399
 400         if (cpu_has(c, X86_FEATURE_VMX))
 401                 detect_vmx_virtcap(c);
 402 }
 403
 404 #ifdef CONFIG_X86_32
 405 static unsigned int __cpuinit intel_size_cache(struct cpuinfo_x86 *c, unsigned int size)
 406 {
 407         /*
 408          * Intel PIII Tualatin. This comes in two flavours.
 409          * One has 256kb of cache, the other 512. We have no way
 410          * to determine which, so we use a boottime override
 411          * for the 512kb model, and assume 256 otherwise.
 412          */
 413         if ((c->x86 == 6) && (c->x86_model == 11) && (size == 0))
 414                 size = 256;
 415         return size;
 416 }
 417 #endif
 418
 419 static struct cpu_dev intel_cpu_dev __cpuinitdata = {
 420         .c_vendor       = "Intel",
 421         .c_ident        = { "GenuineIntel" },
 422 #ifdef CONFIG_X86_32
 423         .c_models = {
 424                 { .vendor = X86_VENDOR_INTEL, .family = 4, .model_names =
 425                   {
 426                           [0] = "486 DX-25/33",
 427                           [1] = "486 DX-50",
 428                           [2] = "486 SX",
 429                           [3] = "486 DX/2",
 430                           [4] = "486 SL",
 431                           [5] = "486 SX/2",
 432                           [7] = "486 DX/2-WB",
 433                           [8] = "486 DX/4",
 434                           [9] = "486 DX/4-WB"
 435                   }
 436                 },
 437                 { .vendor = X86_VENDOR_INTEL, .family = 5, .model_names =
 438                   {
 439                           [0] = "Pentium 60/66 A-step",
 440                           [1] = "Pentium 60/66",
 441                           [2] = "Pentium 75 - 200",
 442                           [3] = "OverDrive PODP5V83",
 443                           [4] = "Pentium MMX",
 444                           [7] = "Mobile Pentium 75 - 200",
 445                           [8] = "Mobile Pentium MMX"
 446                   }
 447                 },
 448                 { .vendor = X86_VENDOR_INTEL, .family = 6, .model_names =
 449                   {
 450                           [0] = "Pentium Pro A-step",
 451                           [1] = "Pentium Pro",
 452                           [3] = "Pentium II (Klamath)",
 453                           [4] = "Pentium II (Deschutes)",
 454                           [5] = "Pentium II (Deschutes)",
 455                           [6] = "Mobile Pentium II",
 456                           [7] = "Pentium III (Katmai)",
 457                           [8] = "Pentium III (Coppermine)",
 458                           [10] = "Pentium III (Cascades)",
 459                           [11] = "Pentium III (Tualatin)",
 460                   }
 461                 },
 462                 { .vendor = X86_VENDOR_INTEL, .family = 15, .model_names =
 463                   {
 464                           [0] = "Pentium 4 (Unknown)",
 465                           [1] = "Pentium 4 (Willamette)",
 466                           [2] = "Pentium 4 (Northwood)",
 467                           [4] = "Pentium 4 (Foster)",
 468                           [5] = "Pentium 4 (Foster)",
 469                   }
 470                 },
 471         },
 472         .c_size_cache   = intel_size_cache,
 473 #endif
 474         .c_early_init   = early_init_intel,
 475         .c_init         = init_intel,
 476         .c_x86_vendor   = X86_VENDOR_INTEL,
 477 };
 478
 479 cpu_dev_register(intel_cpu_dev);
 480