arch/x86/kernel/apic_64.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30
  31 #include <asm/atomic.h>
  32 #include <asm/smp.h>
  33 #include <asm/mtrr.h>
  34 #include <asm/mpspec.h>
  35 #include <asm/hpet.h>
  36 #include <asm/pgalloc.h>
  37 #include <asm/nmi.h>
  38 #include <asm/idle.h>
  39 #include <asm/proto.h>
  40 #include <asm/timex.h>
  41 #include <asm/apic.h>
  42
  43 #include <mach_ipi.h>
  44 #include <mach_apic.h>
  45
  46 static int disable_apic_timer __cpuinitdata;
  47 static int apic_calibrate_pmtmr __initdata;
  48 int disable_apic;
  49
  50 /* Local APIC timer works in C2 */
  51 int local_apic_timer_c2_ok;
  52 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  53
  54 /*
  55  * Debug level, exported for io_apic.c
  56  */
  57 unsigned int apic_verbosity;
  58
  59 /* Have we found an MP table */
  60 int smp_found_config;
  61
  62 static struct resource lapic_resource = {
  63         .name = "Local APIC",
  64         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  65 };
  66
  67 static unsigned int calibration_result;
  68
  69 static int lapic_next_event(unsigned long delta,
  70                             struct clock_event_device *evt);
  71 static void lapic_timer_setup(enum clock_event_mode mode,
  72                               struct clock_event_device *evt);
  73 static void lapic_timer_broadcast(cpumask_t mask);
  74 static void apic_pm_activate(void);
  75
  76 static struct clock_event_device lapic_clockevent = {
  77         .name           = "lapic",
  78         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
  79                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
  80         .shift          = 32,
  81         .set_mode       = lapic_timer_setup,
  82         .set_next_event = lapic_next_event,
  83         .broadcast      = lapic_timer_broadcast,
  84         .rating         = 100,
  85         .irq            = -1,
  86 };
  87 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
  88
  89 static unsigned long apic_phys;
  90
  91 unsigned long mp_lapic_addr;
  92
  93 unsigned int __cpuinitdata maxcpus = NR_CPUS;
  94 /*
  95  * Get the LAPIC version
  96  */
  97 static inline int lapic_get_version(void)
  98 {
  99         return GET_APIC_VERSION(apic_read(APIC_LVR));
 100 }
 101
 102 /*
 103  * Check, if the APIC is integrated or a seperate chip
 104  */
 105 static inline int lapic_is_integrated(void)
 106 {
 107         return 1;
 108 }
 109
 110 /*
 111  * Check, whether this is a modern or a first generation APIC
 112  */
 113 static int modern_apic(void)
 114 {
 115         /* AMD systems use old APIC versions, so check the CPU */
 116         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 117             boot_cpu_data.x86 >= 0xf)
 118                 return 1;
 119         return lapic_get_version() >= 0x14;
 120 }
 121
 122 void apic_wait_icr_idle(void)
 123 {
 124         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 125                 cpu_relax();
 126 }
 127
 128 u32 safe_apic_wait_icr_idle(void)
 129 {
 130         u32 send_status;
 131         int timeout;
 132
 133         timeout = 0;
 134         do {
 135                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 136                 if (!send_status)
 137                         break;
 138                 udelay(100);
 139         } while (timeout++ < 1000);
 140
 141         return send_status;
 142 }
 143
 144 /**
 145  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 146  */
 147 void __cpuinit enable_NMI_through_LVT0(void)
 148 {
 149         unsigned int v;
 150
 151         /* unmask and set to NMI */
 152         v = APIC_DM_NMI;
 153
 154         /* Level triggered for 82489DX (32bit mode) */
 155         if (!lapic_is_integrated())
 156                 v |= APIC_LVT_LEVEL_TRIGGER;
 157
 158         apic_write(APIC_LVT0, v);
 159 }
 160
 161 /**
 162  * lapic_get_maxlvt - get the maximum number of local vector table entries
 163  */
 164 int lapic_get_maxlvt(void)
 165 {
 166         unsigned int v;
 167
 168         v = apic_read(APIC_LVR);
 169         /*
 170          * - we always have APIC integrated on 64bit mode
 171          * - 82489DXs do not report # of LVT entries
 172          */
 173         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 174 }
 175
 176 /*
 177  * This function sets up the local APIC timer, with a timeout of
 178  * 'clocks' APIC bus clock. During calibration we actually call
 179  * this function twice on the boot CPU, once with a bogus timeout
 180  * value, second time for real. The other (noncalibrating) CPUs
 181  * call this function only once, with the real, calibrated value.
 182  *
 183  * We do reads before writes even if unnecessary, to get around the
 184  * P5 APIC double write bug.
 185  */
 186
 187 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 188 {
 189         unsigned int lvtt_value, tmp_value;
 190
 191         lvtt_value = LOCAL_TIMER_VECTOR;
 192         if (!oneshot)
 193                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 194         if (!irqen)
 195                 lvtt_value |= APIC_LVT_MASKED;
 196
 197         apic_write(APIC_LVTT, lvtt_value);
 198
 199         /*
 200          * Divide PICLK by 16
 201          */
 202         tmp_value = apic_read(APIC_TDCR);
 203         apic_write(APIC_TDCR, (tmp_value
 204                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
 205                                 | APIC_TDR_DIV_16);
 206
 207         if (!oneshot)
 208                 apic_write(APIC_TMICT, clocks);
 209 }
 210
 211 /*
 212  * Setup extended LVT, AMD specific (K8, family 10h)
 213  *
 214  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 215  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 216  */
 217
 218 #define APIC_EILVT_LVTOFF_MCE 0
 219 #define APIC_EILVT_LVTOFF_IBS 1
 220
 221 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 222 {
 223         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 224         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 225
 226         apic_write(reg, v);
 227 }
 228
 229 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 230 {
 231         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 232         return APIC_EILVT_LVTOFF_MCE;
 233 }
 234
 235 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 236 {
 237         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 238         return APIC_EILVT_LVTOFF_IBS;
 239 }
 240
 241 /*
 242  * Program the next event, relative to now
 243  */
 244 static int lapic_next_event(unsigned long delta,
 245                             struct clock_event_device *evt)
 246 {
 247         apic_write(APIC_TMICT, delta);
 248         return 0;
 249 }
 250
 251 /*
 252  * Setup the lapic timer in periodic or oneshot mode
 253  */
 254 static void lapic_timer_setup(enum clock_event_mode mode,
 255                               struct clock_event_device *evt)
 256 {
 257         unsigned long flags;
 258         unsigned int v;
 259
 260         /* Lapic used as dummy for broadcast ? */
 261         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 262                 return;
 263
 264         local_irq_save(flags);
 265
 266         switch (mode) {
 267         case CLOCK_EVT_MODE_PERIODIC:
 268         case CLOCK_EVT_MODE_ONESHOT:
 269                 __setup_APIC_LVTT(calibration_result,
 270                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 271                 break;
 272         case CLOCK_EVT_MODE_UNUSED:
 273         case CLOCK_EVT_MODE_SHUTDOWN:
 274                 v = apic_read(APIC_LVTT);
 275                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 276                 apic_write(APIC_LVTT, v);
 277                 break;
 278         case CLOCK_EVT_MODE_RESUME:
 279                 /* Nothing to do here */
 280                 break;
 281         }
 282
 283         local_irq_restore(flags);
 284 }
 285
 286 /*
 287  * Local APIC timer broadcast function
 288  */
 289 static void lapic_timer_broadcast(cpumask_t mask)
 290 {
 291 #ifdef CONFIG_SMP
 292         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 293 #endif
 294 }
 295
 296 /*
 297  * Setup the local APIC timer for this CPU. Copy the initilized values
 298  * of the boot CPU and register the clock event in the framework.
 299  */
 300 static void setup_APIC_timer(void)
 301 {
 302         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 303
 304         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 305         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 306
 307         clockevents_register_device(levt);
 308 }
 309
 310 /*
 311  * In this function we calibrate APIC bus clocks to the external
 312  * timer. Unfortunately we cannot use jiffies and the timer irq
 313  * to calibrate, since some later bootup code depends on getting
 314  * the first irq? Ugh.
 315  *
 316  * We want to do the calibration only once since we
 317  * want to have local timer irqs syncron. CPUs connected
 318  * by the same APIC bus have the very same bus frequency.
 319  * And we want to have irqs off anyways, no accidental
 320  * APIC irq that way.
 321  */
 322
 323 #define TICK_COUNT 100000000
 324
 325 static int __init calibrate_APIC_clock(void)
 326 {
 327         unsigned apic, apic_start;
 328         unsigned long tsc, tsc_start;
 329         int result;
 330
 331         local_irq_disable();
 332
 333         /*
 334          * Put whatever arbitrary (but long enough) timeout
 335          * value into the APIC clock, we just want to get the
 336          * counter running for calibration.
 337          *
 338          * No interrupt enable !
 339          */
 340         __setup_APIC_LVTT(250000000, 0, 0);
 341
 342         apic_start = apic_read(APIC_TMCCT);
 343 #ifdef CONFIG_X86_PM_TIMER
 344         if (apic_calibrate_pmtmr && pmtmr_ioport) {
 345                 pmtimer_wait(5000);  /* 5ms wait */
 346                 apic = apic_read(APIC_TMCCT);
 347                 result = (apic_start - apic) * 1000L / 5;
 348         } else
 349 #endif
 350         {
 351                 rdtscll(tsc_start);
 352
 353                 do {
 354                         apic = apic_read(APIC_TMCCT);
 355                         rdtscll(tsc);
 356                 } while ((tsc - tsc_start) < TICK_COUNT &&
 357                                 (apic_start - apic) < TICK_COUNT);
 358
 359                 result = (apic_start - apic) * 1000L * tsc_khz /
 360                                         (tsc - tsc_start);
 361         }
 362
 363         local_irq_enable();
 364
 365         printk(KERN_DEBUG "APIC timer calibration result %d\n", result);
 366
 367         printk(KERN_INFO "Detected %d.%03d MHz APIC timer.\n",
 368                 result / 1000 / 1000, result / 1000 % 1000);
 369
 370         /* Calculate the scaled math multiplication factor */
 371         lapic_clockevent.mult = div_sc(result, NSEC_PER_SEC,
 372                                        lapic_clockevent.shift);
 373         lapic_clockevent.max_delta_ns =
 374                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 375         lapic_clockevent.min_delta_ns =
 376                 clockevent_delta2ns(0xF, &lapic_clockevent);
 377
 378         calibration_result = result / HZ;
 379
 380         /*
 381          * Do a sanity check on the APIC calibration result
 382          */
 383         if (calibration_result < (1000000 / HZ)) {
 384                 printk(KERN_WARNING
 385                         "APIC frequency too slow, disabling apic timer\n");
 386                 return -1;
 387         }
 388
 389         return 0;
 390 }
 391
 392 /*
 393  * Setup the boot APIC
 394  *
 395  * Calibrate and verify the result.
 396  */
 397 void __init setup_boot_APIC_clock(void)
 398 {
 399         /*
 400          * The local apic timer can be disabled via the kernel commandline.
 401          * Register the lapic timer as a dummy clock event source on SMP
 402          * systems, so the broadcast mechanism is used. On UP systems simply
 403          * ignore it.
 404          */
 405         if (disable_apic_timer) {
 406                 printk(KERN_INFO "Disabling APIC timer\n");
 407                 /* No broadcast on UP ! */
 408                 if (num_possible_cpus() > 1) {
 409                         lapic_clockevent.mult = 1;
 410                         setup_APIC_timer();
 411                 }
 412                 return;
 413         }
 414
 415         printk(KERN_INFO "Using local APIC timer interrupts.\n");
 416         if (calibrate_APIC_clock()) {
 417                 /* No broadcast on UP ! */
 418                 if (num_possible_cpus() > 1)
 419                         setup_APIC_timer();
 420                 return;
 421         }
 422
 423         /*
 424          * If nmi_watchdog is set to IO_APIC, we need the
 425          * PIT/HPET going.  Otherwise register lapic as a dummy
 426          * device.
 427          */
 428         if (nmi_watchdog != NMI_IO_APIC)
 429                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 430         else
 431                 printk(KERN_WARNING "APIC timer registered as dummy,"
 432                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 433
 434         setup_APIC_timer();
 435 }
 436
 437 void __cpuinit setup_secondary_APIC_clock(void)
 438 {
 439         setup_APIC_timer();
 440 }
 441
 442 /*
 443  * The guts of the apic timer interrupt
 444  */
 445 static void local_apic_timer_interrupt(void)
 446 {
 447         int cpu = smp_processor_id();
 448         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 449
 450         /*
 451          * Normally we should not be here till LAPIC has been initialized but
 452          * in some cases like kdump, its possible that there is a pending LAPIC
 453          * timer interrupt from previous kernel's context and is delivered in
 454          * new kernel the moment interrupts are enabled.
 455          *
 456          * Interrupts are enabled early and LAPIC is setup much later, hence
 457          * its possible that when we get here evt->event_handler is NULL.
 458          * Check for event_handler being NULL and discard the interrupt as
 459          * spurious.
 460          */
 461         if (!evt->event_handler) {
 462                 printk(KERN_WARNING
 463                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 464                 /* Switch it off */
 465                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 466                 return;
 467         }
 468
 469         /*
 470          * the NMI deadlock-detector uses this.
 471          */
 472         add_pda(apic_timer_irqs, 1);
 473
 474         evt->event_handler(evt);
 475 }
 476
 477 /*
 478  * Local APIC timer interrupt. This is the most natural way for doing
 479  * local interrupts, but local timer interrupts can be emulated by
 480  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 481  *
 482  * [ if a single-CPU system runs an SMP kernel then we call the local
 483  *   interrupt as well. Thus we cannot inline the local irq ... ]
 484  */
 485 void smp_apic_timer_interrupt(struct pt_regs *regs)
 486 {
 487         struct pt_regs *old_regs = set_irq_regs(regs);
 488
 489         /*
 490          * NOTE! We'd better ACK the irq immediately,
 491          * because timer handling can be slow.
 492          */
 493         ack_APIC_irq();
 494         /*
 495          * update_process_times() expects us to have done irq_enter().
 496          * Besides, if we don't timer interrupts ignore the global
 497          * interrupt lock, which is the WrongThing (tm) to do.
 498          */
 499         exit_idle();
 500         irq_enter();
 501         local_apic_timer_interrupt();
 502         irq_exit();
 503         set_irq_regs(old_regs);
 504 }
 505
 506 int setup_profiling_timer(unsigned int multiplier)
 507 {
 508         return -EINVAL;
 509 }
 510
 511
 512 /*
 513  * Local APIC start and shutdown
 514  */
 515
 516 /**
 517  * clear_local_APIC - shutdown the local APIC
 518  *
 519  * This is called, when a CPU is disabled and before rebooting, so the state of
 520  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 521  * leftovers during boot.
 522  */
 523 void clear_local_APIC(void)
 524 {
 525         int maxlvt;
 526         u32 v;
 527
 528         /* APIC hasn't been mapped yet */
 529         if (!apic_phys)
 530                 return;
 531
 532         maxlvt = lapic_get_maxlvt();
 533         /*
 534          * Masking an LVT entry can trigger a local APIC error
 535          * if the vector is zero. Mask LVTERR first to prevent this.
 536          */
 537         if (maxlvt >= 3) {
 538                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 539                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 540         }
 541         /*
 542          * Careful: we have to set masks only first to deassert
 543          * any level-triggered sources.
 544          */
 545         v = apic_read(APIC_LVTT);
 546         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 547         v = apic_read(APIC_LVT0);
 548         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 549         v = apic_read(APIC_LVT1);
 550         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 551         if (maxlvt >= 4) {
 552                 v = apic_read(APIC_LVTPC);
 553                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 554         }
 555
 556         /*
 557          * Clean APIC state for other OSs:
 558          */
 559         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 560         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 561         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 562         if (maxlvt >= 3)
 563                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 564         if (maxlvt >= 4)
 565                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 566         apic_write(APIC_ESR, 0);
 567         apic_read(APIC_ESR);
 568 }
 569
 570 /**
 571  * disable_local_APIC - clear and disable the local APIC
 572  */
 573 void disable_local_APIC(void)
 574 {
 575         unsigned int value;
 576
 577         clear_local_APIC();
 578
 579         /*
 580          * Disable APIC (implies clearing of registers
 581          * for 82489DX!).
 582          */
 583         value = apic_read(APIC_SPIV);
 584         value &= ~APIC_SPIV_APIC_ENABLED;
 585         apic_write(APIC_SPIV, value);
 586 }
 587
 588 void lapic_shutdown(void)
 589 {
 590         unsigned long flags;
 591
 592         if (!cpu_has_apic)
 593                 return;
 594
 595         local_irq_save(flags);
 596
 597         disable_local_APIC();
 598
 599         local_irq_restore(flags);
 600 }
 601
 602 /*
 603  * This is to verify that we're looking at a real local APIC.
 604  * Check these against your board if the CPUs aren't getting
 605  * started for no apparent reason.
 606  */
 607 int __init verify_local_APIC(void)
 608 {
 609         unsigned int reg0, reg1;
 610
 611         /*
 612          * The version register is read-only in a real APIC.
 613          */
 614         reg0 = apic_read(APIC_LVR);
 615         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 616         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 617         reg1 = apic_read(APIC_LVR);
 618         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 619
 620         /*
 621          * The two version reads above should print the same
 622          * numbers.  If the second one is different, then we
 623          * poke at a non-APIC.
 624          */
 625         if (reg1 != reg0)
 626                 return 0;
 627
 628         /*
 629          * Check if the version looks reasonably.
 630          */
 631         reg1 = GET_APIC_VERSION(reg0);
 632         if (reg1 == 0x00 || reg1 == 0xff)
 633                 return 0;
 634         reg1 = lapic_get_maxlvt();
 635         if (reg1 < 0x02 || reg1 == 0xff)
 636                 return 0;
 637
 638         /*
 639          * The ID register is read/write in a real APIC.
 640          */
 641         reg0 = read_apic_id();
 642         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 643         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 644         reg1 = read_apic_id();
 645         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 646         apic_write(APIC_ID, reg0);
 647         if (reg1 != (reg0 ^ APIC_ID_MASK))
 648                 return 0;
 649
 650         /*
 651          * The next two are just to see if we have sane values.
 652          * They're only really relevant if we're in Virtual Wire
 653          * compatibility mode, but most boxes are anymore.
 654          */
 655         reg0 = apic_read(APIC_LVT0);
 656         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 657         reg1 = apic_read(APIC_LVT1);
 658         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 659
 660         return 1;
 661 }
 662
 663 /**
 664  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 665  */
 666 void __init sync_Arb_IDs(void)
 667 {
 668         /* Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 */
 669         if (modern_apic())
 670                 return;
 671
 672         /*
 673          * Wait for idle.
 674          */
 675         apic_wait_icr_idle();
 676
 677         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 678         apic_write(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
 679                                 | APIC_DM_INIT);
 680 }
 681
 682 /*
 683  * An initial setup of the virtual wire mode.
 684  */
 685 void __init init_bsp_APIC(void)
 686 {
 687         unsigned int value;
 688
 689         /*
 690          * Don't do the setup now if we have a SMP BIOS as the
 691          * through-I/O-APIC virtual wire mode might be active.
 692          */
 693         if (smp_found_config || !cpu_has_apic)
 694                 return;
 695
 696         value = apic_read(APIC_LVR);
 697
 698         /*
 699          * Do not trust the local APIC being empty at bootup.
 700          */
 701         clear_local_APIC();
 702
 703         /*
 704          * Enable APIC.
 705          */
 706         value = apic_read(APIC_SPIV);
 707         value &= ~APIC_VECTOR_MASK;
 708         value |= APIC_SPIV_APIC_ENABLED;
 709         value |= APIC_SPIV_FOCUS_DISABLED;
 710         value |= SPURIOUS_APIC_VECTOR;
 711         apic_write(APIC_SPIV, value);
 712
 713         /*
 714          * Set up the virtual wire mode.
 715          */
 716         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 717         value = APIC_DM_NMI;
 718         apic_write(APIC_LVT1, value);
 719 }
 720
 721 /**
 722  * setup_local_APIC - setup the local APIC
 723  */
 724 void __cpuinit setup_local_APIC(void)
 725 {
 726         unsigned int value;
 727         int i, j;
 728
 729         preempt_disable();
 730         value = apic_read(APIC_LVR);
 731
 732         BUILD_BUG_ON((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f);
 733
 734         /*
 735          * Double-check whether this APIC is really registered.
 736          * This is meaningless in clustered apic mode, so we skip it.
 737          */
 738         if (!apic_id_registered())
 739                 BUG();
 740
 741         /*
 742          * Intel recommends to set DFR, LDR and TPR before enabling
 743          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 744          * document number 292116).  So here it goes...
 745          */
 746         init_apic_ldr();
 747
 748         /*
 749          * Set Task Priority to 'accept all'. We never change this
 750          * later on.
 751          */
 752         value = apic_read(APIC_TASKPRI);
 753         value &= ~APIC_TPRI_MASK;
 754         apic_write(APIC_TASKPRI, value);
 755
 756         /*
 757          * After a crash, we no longer service the interrupts and a pending
 758          * interrupt from previous kernel might still have ISR bit set.
 759          *
 760          * Most probably by now CPU has serviced that pending interrupt and
 761          * it might not have done the ack_APIC_irq() because it thought,
 762          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
 763          * does not clear the ISR bit and cpu thinks it has already serivced
 764          * the interrupt. Hence a vector might get locked. It was noticed
 765          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
 766          */
 767         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
 768                 value = apic_read(APIC_ISR + i*0x10);
 769                 for (j = 31; j >= 0; j--) {
 770                         if (value & (1<<j))
 771                                 ack_APIC_irq();
 772                 }
 773         }
 774
 775         /*
 776          * Now that we are all set up, enable the APIC
 777          */
 778         value = apic_read(APIC_SPIV);
 779         value &= ~APIC_VECTOR_MASK;
 780         /*
 781          * Enable APIC
 782          */
 783         value |= APIC_SPIV_APIC_ENABLED;
 784
 785         /* We always use processor focus */
 786
 787         /*
 788          * Set spurious IRQ vector
 789          */
 790         value |= SPURIOUS_APIC_VECTOR;
 791         apic_write(APIC_SPIV, value);
 792
 793         /*
 794          * Set up LVT0, LVT1:
 795          *
 796          * set up through-local-APIC on the BP's LINT0. This is not
 797          * strictly necessary in pure symmetric-IO mode, but sometimes
 798          * we delegate interrupts to the 8259A.
 799          */
 800         /*
 801          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
 802          */
 803         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
 804         if (!smp_processor_id() && !value) {
 805                 value = APIC_DM_EXTINT;
 806                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
 807                             smp_processor_id());
 808         } else {
 809                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
 810                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
 811                             smp_processor_id());
 812         }
 813         apic_write(APIC_LVT0, value);
 814
 815         /*
 816          * only the BP should see the LINT1 NMI signal, obviously.
 817          */
 818         if (!smp_processor_id())
 819                 value = APIC_DM_NMI;
 820         else
 821                 value = APIC_DM_NMI | APIC_LVT_MASKED;
 822         apic_write(APIC_LVT1, value);
 823         preempt_enable();
 824 }
 825
 826 static void __cpuinit lapic_setup_esr(void)
 827 {
 828         unsigned maxlvt = lapic_get_maxlvt();
 829
 830         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR);
 831         /*
 832          * spec says clear errors after enabling vector.
 833          */
 834         if (maxlvt > 3)
 835                 apic_write(APIC_ESR, 0);
 836 }
 837
 838 void __cpuinit end_local_APIC_setup(void)
 839 {
 840         lapic_setup_esr();
 841         setup_apic_nmi_watchdog(NULL);
 842         apic_pm_activate();
 843 }
 844
 845 /*
 846  * Detect and enable local APICs on non-SMP boards.
 847  * Original code written by Keir Fraser.
 848  * On AMD64 we trust the BIOS - if it says no APIC it is likely
 849  * not correctly set up (usually the APIC timer won't work etc.)
 850  */
 851 static int __init detect_init_APIC(void)
 852 {
 853         if (!cpu_has_apic) {
 854                 printk(KERN_INFO "No local APIC present\n");
 855                 return -1;
 856         }
 857
 858         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
 859         boot_cpu_physical_apicid = 0;
 860         return 0;
 861 }
 862
 863 void __init early_init_lapic_mapping(void)
 864 {
 865         unsigned long phys_addr;
 866
 867         /*
 868          * If no local APIC can be found then go out
 869          * : it means there is no mpatable and MADT
 870          */
 871         if (!smp_found_config)
 872                 return;
 873
 874         phys_addr = mp_lapic_addr;
 875
 876         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
 877         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
 878                     APIC_BASE, phys_addr);
 879
 880         /*
 881          * Fetch the APIC ID of the BSP in case we have a
 882          * default configuration (or the MP table is broken).
 883          */
 884         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
 885 }
 886
 887 /**
 888  * init_apic_mappings - initialize APIC mappings
 889  */
 890 void __init init_apic_mappings(void)
 891 {
 892         /*
 893          * If no local APIC can be found then set up a fake all
 894          * zeroes page to simulate the local APIC and another
 895          * one for the IO-APIC.
 896          */
 897         if (!smp_found_config && detect_init_APIC()) {
 898                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
 899                 apic_phys = __pa(apic_phys);
 900         } else
 901                 apic_phys = mp_lapic_addr;
 902
 903         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
 904         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
 905                                 APIC_BASE, apic_phys);
 906
 907         /*
 908          * Fetch the APIC ID of the BSP in case we have a
 909          * default configuration (or the MP table is broken).
 910          */
 911         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
 912 }
 913
 914 /*
 915  * This initializes the IO-APIC and APIC hardware if this is
 916  * a UP kernel.
 917  */
 918 int __init APIC_init_uniprocessor(void)
 919 {
 920         if (disable_apic) {
 921                 printk(KERN_INFO "Apic disabled\n");
 922                 return -1;
 923         }
 924         if (!cpu_has_apic) {
 925                 disable_apic = 1;
 926                 printk(KERN_INFO "Apic disabled by BIOS\n");
 927                 return -1;
 928         }
 929
 930         verify_local_APIC();
 931
 932         connect_bsp_APIC();
 933
 934         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
 935         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
 936
 937         setup_local_APIC();
 938
 939         /*
 940          * Now enable IO-APICs, actually call clear_IO_APIC
 941          * We need clear_IO_APIC before enabling vector on BP
 942          */
 943         if (!skip_ioapic_setup && nr_ioapics)
 944                 enable_IO_APIC();
 945
 946         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
 947                 localise_nmi_watchdog();
 948         end_local_APIC_setup();
 949
 950         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
 951                 setup_IO_APIC();
 952         else
 953                 nr_ioapics = 0;
 954         setup_boot_APIC_clock();
 955         check_nmi_watchdog();
 956         return 0;
 957 }
 958
 959 /*
 960  * Local APIC interrupts
 961  */
 962
 963 /*
 964  * This interrupt should _never_ happen with our APIC/SMP architecture
 965  */
 966 asmlinkage void smp_spurious_interrupt(void)
 967 {
 968         unsigned int v;
 969         exit_idle();
 970         irq_enter();
 971         /*
 972          * Check if this really is a spurious interrupt and ACK it
 973          * if it is a vectored one.  Just in case...
 974          * Spurious interrupts should not be ACKed.
 975          */
 976         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
 977         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
 978                 ack_APIC_irq();
 979
 980         add_pda(irq_spurious_count, 1);
 981         irq_exit();
 982 }
 983
 984 /*
 985  * This interrupt should never happen with our APIC/SMP architecture
 986  */
 987 asmlinkage void smp_error_interrupt(void)
 988 {
 989         unsigned int v, v1;
 990
 991         exit_idle();
 992         irq_enter();
 993         /* First tickle the hardware, only then report what went on. -- REW */
 994         v = apic_read(APIC_ESR);
 995         apic_write(APIC_ESR, 0);
 996         v1 = apic_read(APIC_ESR);
 997         ack_APIC_irq();
 998         atomic_inc(&irq_err_count);
 999
1000         /* Here is what the APIC error bits mean:
1001            0: Send CS error
1002            1: Receive CS error
1003            2: Send accept error
1004            3: Receive accept error
1005            4: Reserved
1006            5: Send illegal vector
1007            6: Received illegal vector
1008            7: Illegal register address
1009         */
1010         printk(KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
1011                 smp_processor_id(), v , v1);
1012         irq_exit();
1013 }
1014
1015 /**
1016  *  * connect_bsp_APIC - attach the APIC to the interrupt system
1017  *   */
1018 void __init connect_bsp_APIC(void)
1019 {
1020         enable_apic_mode();
1021 }
1022
1023 void disconnect_bsp_APIC(int virt_wire_setup)
1024 {
1025         /* Go back to Virtual Wire compatibility mode */
1026         unsigned long value;
1027
1028         /* For the spurious interrupt use vector F, and enable it */
1029         value = apic_read(APIC_SPIV);
1030         value &= ~APIC_VECTOR_MASK;
1031         value |= APIC_SPIV_APIC_ENABLED;
1032         value |= 0xf;
1033         apic_write(APIC_SPIV, value);
1034
1035         if (!virt_wire_setup) {
1036                 /*
1037                  * For LVT0 make it edge triggered, active high,
1038                  * external and enabled
1039                  */
1040                 value = apic_read(APIC_LVT0);
1041                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1042                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1043                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1044                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1045                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1046                 apic_write(APIC_LVT0, value);
1047         } else {
1048                 /* Disable LVT0 */
1049                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1050         }
1051
1052         /* For LVT1 make it edge triggered, active high, nmi and enabled */
1053         value = apic_read(APIC_LVT1);
1054         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1055                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1056                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1057         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1058         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1059         apic_write(APIC_LVT1, value);
1060 }
1061
1062 void __cpuinit generic_processor_info(int apicid, int version)
1063 {
1064         int cpu;
1065         cpumask_t tmp_map;
1066
1067         if (num_processors >= NR_CPUS) {
1068                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1069                        " Processor ignored.\n", NR_CPUS);
1070                 return;
1071         }
1072
1073         if (num_processors >= maxcpus) {
1074                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1075                        " Processor ignored.\n", maxcpus);
1076                 return;
1077         }
1078
1079         num_processors++;
1080         cpus_complement(tmp_map, cpu_present_map);
1081         cpu = first_cpu(tmp_map);
1082
1083         physid_set(apicid, phys_cpu_present_map);
1084         if (apicid == boot_cpu_physical_apicid) {
1085                 /*
1086                  * x86_bios_cpu_apicid is required to have processors listed
1087                  * in same order as logical cpu numbers. Hence the first
1088                  * entry is BSP, and so on.
1089                  */
1090                 cpu = 0;
1091         }
1092         if (apicid > max_physical_apicid)
1093                 max_physical_apicid = apicid;
1094
1095         /* are we being called early in kernel startup? */
1096         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1097                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1098                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1099
1100                 cpu_to_apicid[cpu] = apicid;
1101                 bios_cpu_apicid[cpu] = apicid;
1102         } else {
1103                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1104                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1105         }
1106
1107         cpu_set(cpu, cpu_possible_map);
1108         cpu_set(cpu, cpu_present_map);
1109 }
1110
1111 /*
1112  * Power management
1113  */
1114 #ifdef CONFIG_PM
1115
1116 static struct {
1117         /* 'active' is true if the local APIC was enabled by us and
1118            not the BIOS; this signifies that we are also responsible
1119            for disabling it before entering apm/acpi suspend */
1120         int active;
1121         /* r/w apic fields */
1122         unsigned int apic_id;
1123         unsigned int apic_taskpri;
1124         unsigned int apic_ldr;
1125         unsigned int apic_dfr;
1126         unsigned int apic_spiv;
1127         unsigned int apic_lvtt;
1128         unsigned int apic_lvtpc;
1129         unsigned int apic_lvt0;
1130         unsigned int apic_lvt1;
1131         unsigned int apic_lvterr;
1132         unsigned int apic_tmict;
1133         unsigned int apic_tdcr;
1134         unsigned int apic_thmr;
1135 } apic_pm_state;
1136
1137 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1138 {
1139         unsigned long flags;
1140         int maxlvt;
1141
1142         if (!apic_pm_state.active)
1143                 return 0;
1144
1145         maxlvt = lapic_get_maxlvt();
1146
1147         apic_pm_state.apic_id = read_apic_id();
1148         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1149         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1150         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1151         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1152         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1153         if (maxlvt >= 4)
1154                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1155         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1156         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1157         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1158         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1159         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1160 #ifdef CONFIG_X86_MCE_INTEL
1161         if (maxlvt >= 5)
1162                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1163 #endif
1164         local_irq_save(flags);
1165         disable_local_APIC();
1166         local_irq_restore(flags);
1167         return 0;
1168 }
1169
1170 static int lapic_resume(struct sys_device *dev)
1171 {
1172         unsigned int l, h;
1173         unsigned long flags;
1174         int maxlvt;
1175
1176         if (!apic_pm_state.active)
1177                 return 0;
1178
1179         maxlvt = lapic_get_maxlvt();
1180
1181         local_irq_save(flags);
1182         rdmsr(MSR_IA32_APICBASE, l, h);
1183         l &= ~MSR_IA32_APICBASE_BASE;
1184         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1185         wrmsr(MSR_IA32_APICBASE, l, h);
1186         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1187         apic_write(APIC_ID, apic_pm_state.apic_id);
1188         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1189         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1190         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1191         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1192         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1193         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1194 #ifdef CONFIG_X86_MCE_INTEL
1195         if (maxlvt >= 5)
1196                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1197 #endif
1198         if (maxlvt >= 4)
1199                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1200         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1201         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1202         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1203         apic_write(APIC_ESR, 0);
1204         apic_read(APIC_ESR);
1205         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1206         apic_write(APIC_ESR, 0);
1207         apic_read(APIC_ESR);
1208         local_irq_restore(flags);
1209         return 0;
1210 }
1211
1212 static struct sysdev_class lapic_sysclass = {
1213         .name           = "lapic",
1214         .resume         = lapic_resume,
1215         .suspend        = lapic_suspend,
1216 };
1217
1218 static struct sys_device device_lapic = {
1219         .id     = 0,
1220         .cls    = &lapic_sysclass,
1221 };
1222
1223 static void __cpuinit apic_pm_activate(void)
1224 {
1225         apic_pm_state.active = 1;
1226 }
1227
1228 static int __init init_lapic_sysfs(void)
1229 {
1230         int error;
1231
1232         if (!cpu_has_apic)
1233                 return 0;
1234         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1235
1236         error = sysdev_class_register(&lapic_sysclass);
1237         if (!error)
1238                 error = sysdev_register(&device_lapic);
1239         return error;
1240 }
1241 device_initcall(init_lapic_sysfs);
1242
1243 #else   /* CONFIG_PM */
1244
1245 static void apic_pm_activate(void) { }
1246
1247 #endif  /* CONFIG_PM */
1248
1249 /*
1250  * apic_is_clustered_box() -- Check if we can expect good TSC
1251  *
1252  * Thus far, the major user of this is IBM's Summit2 series:
1253  *
1254  * Clustered boxes may have unsynced TSC problems if they are
1255  * multi-chassis. Use available data to take a good guess.
1256  * If in doubt, go HPET.
1257  */
1258 __cpuinit int apic_is_clustered_box(void)
1259 {
1260         int i, clusters, zeros;
1261         unsigned id;
1262         u16 *bios_cpu_apicid;
1263         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
1264
1265         /*
1266          * there is not this kind of box with AMD CPU yet.
1267          * Some AMD box with quadcore cpu and 8 sockets apicid
1268          * will be [4, 0x23] or [8, 0x27] could be thought to
1269          * vsmp box still need checking...
1270          */
1271         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
1272                 return 0;
1273
1274         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1275         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
1276
1277         for (i = 0; i < NR_CPUS; i++) {
1278                 /* are we being called early in kernel startup? */
1279                 if (bios_cpu_apicid) {
1280                         id = bios_cpu_apicid[i];
1281                 }
1282                 else if (i < nr_cpu_ids) {
1283                         if (cpu_present(i))
1284                                 id = per_cpu(x86_bios_cpu_apicid, i);
1285                         else
1286                                 continue;
1287                 }
1288                 else
1289                         break;
1290
1291                 if (id != BAD_APICID)
1292                         __set_bit(APIC_CLUSTERID(id), clustermap);
1293         }
1294
1295         /* Problem:  Partially populated chassis may not have CPUs in some of
1296          * the APIC clusters they have been allocated.  Only present CPUs have
1297          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
1298          * Since clusters are allocated sequentially, count zeros only if
1299          * they are bounded by ones.
1300          */
1301         clusters = 0;
1302         zeros = 0;
1303         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
1304                 if (test_bit(i, clustermap)) {
1305                         clusters += 1 + zeros;
1306                         zeros = 0;
1307                 } else
1308                         ++zeros;
1309         }
1310
1311         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
1312          * not guaranteed to be synced between boards
1313          */
1314         if (is_vsmp_box() && clusters > 1)
1315                 return 1;
1316
1317         /*
1318          * If clusters > 2, then should be multi-chassis.
1319          * May have to revisit this when multi-core + hyperthreaded CPUs come
1320          * out, but AFAIK this will work even for them.
1321          */
1322         return (clusters > 2);
1323 }
1324
1325 /*
1326  * APIC command line parameters
1327  */
1328 static int __init apic_set_verbosity(char *str)
1329 {
1330         if (str == NULL)  {
1331                 skip_ioapic_setup = 0;
1332                 ioapic_force = 1;
1333                 return 0;
1334         }
1335         if (strcmp("debug", str) == 0)
1336                 apic_verbosity = APIC_DEBUG;
1337         else if (strcmp("verbose", str) == 0)
1338                 apic_verbosity = APIC_VERBOSE;
1339         else {
1340                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
1341                                 " use apic=verbose or apic=debug\n", str);
1342                 return -EINVAL;
1343         }
1344
1345         return 0;
1346 }
1347 early_param("apic", apic_set_verbosity);
1348
1349 static __init int setup_disableapic(char *str)
1350 {
1351         disable_apic = 1;
1352         setup_clear_cpu_cap(X86_FEATURE_APIC);
1353         return 0;
1354 }
1355 early_param("disableapic", setup_disableapic);
1356
1357 /* same as disableapic, for compatibility */
1358 static __init int setup_nolapic(char *str)
1359 {
1360         return setup_disableapic(str);
1361 }
1362 early_param("nolapic", setup_nolapic);
1363
1364 static int __init parse_lapic_timer_c2_ok(char *arg)
1365 {
1366         local_apic_timer_c2_ok = 1;
1367         return 0;
1368 }
1369 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1370
1371 static __init int setup_noapictimer(char *str)
1372 {
1373         if (str[0] != ' ' && str[0] != 0)
1374                 return 0;
1375         disable_apic_timer = 1;
1376         return 1;
1377 }
1378 __setup("noapictimer", setup_noapictimer);
1379
1380 static __init int setup_apicpmtimer(char *s)
1381 {
1382         apic_calibrate_pmtmr = 1;
1383         notsc_setup(NULL);
1384         return 0;
1385 }
1386 __setup("apicpmtimer", setup_apicpmtimer);
1387
1388 static int __init lapic_insert_resource(void)
1389 {
1390         if (!apic_phys)
1391                 return -1;
1392
1393         /* Put local APIC into the resource map. */
1394         lapic_resource.start = apic_phys;
1395         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1396         insert_resource(&iomem_resource, &lapic_resource);
1397
1398         return 0;
1399 }
1400
1401 /*
1402  * need call insert after e820_reserve_resources()
1403  * that is using request_resource
1404  */
1405 late_initcall(lapic_insert_resource);