arch/x86/kernel/apic_64.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30 #include <linux/dmar.h>
  31
  32 #include <asm/atomic.h>
  33 #include <asm/smp.h>
  34 #include <asm/mtrr.h>
  35 #include <asm/mpspec.h>
  36 #include <asm/hpet.h>
  37 #include <asm/pgalloc.h>
  38 #include <asm/nmi.h>
  39 #include <asm/idle.h>
  40 #include <asm/proto.h>
  41 #include <asm/timex.h>
  42 #include <asm/apic.h>
  43 #include <asm/i8259.h>
  44
  45 #include <mach_ipi.h>
  46 #include <mach_apic.h>
  47
  48 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
  49 static int disable_apic_timer __cpuinitdata;
  50 static int apic_calibrate_pmtmr __initdata;
  51 int disable_apic;
  52 int disable_x2apic;
  53 int x2apic;
  54
  55 /* x2apic enabled before OS handover */
  56 int x2apic_preenabled;
  57
  58 /* Local APIC timer works in C2 */
  59 int local_apic_timer_c2_ok;
  60 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  61
  62 /*
  63  * Debug level, exported for io_apic.c
  64  */
  65 unsigned int apic_verbosity;
  66
  67 /* Have we found an MP table */
  68 int smp_found_config;
  69
  70 static struct resource lapic_resource = {
  71         .name = "Local APIC",
  72         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  73 };
  74
  75 static unsigned int calibration_result;
  76
  77 static int lapic_next_event(unsigned long delta,
  78                             struct clock_event_device *evt);
  79 static void lapic_timer_setup(enum clock_event_mode mode,
  80                               struct clock_event_device *evt);
  81 static void lapic_timer_broadcast(cpumask_t mask);
  82 static void apic_pm_activate(void);
  83
  84 static struct clock_event_device lapic_clockevent = {
  85         .name           = "lapic",
  86         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
  87                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
  88         .shift          = 32,
  89         .set_mode       = lapic_timer_setup,
  90         .set_next_event = lapic_next_event,
  91         .broadcast      = lapic_timer_broadcast,
  92         .rating         = 100,
  93         .irq            = -1,
  94 };
  95 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
  96
  97 static unsigned long apic_phys;
  98
  99 unsigned long mp_lapic_addr;
 100
 101 unsigned int __cpuinitdata maxcpus = NR_CPUS;
 102 /*
 103  * Get the LAPIC version
 104  */
 105 static inline int lapic_get_version(void)
 106 {
 107         return GET_APIC_VERSION(apic_read(APIC_LVR));
 108 }
 109
 110 /*
 111  * Check, if the APIC is integrated or a seperate chip
 112  */
 113 static inline int lapic_is_integrated(void)
 114 {
 115         return 1;
 116 }
 117
 118 /*
 119  * Check, whether this is a modern or a first generation APIC
 120  */
 121 static int modern_apic(void)
 122 {
 123         /* AMD systems use old APIC versions, so check the CPU */
 124         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 125             boot_cpu_data.x86 >= 0xf)
 126                 return 1;
 127         return lapic_get_version() >= 0x14;
 128 }
 129
 130 void xapic_wait_icr_idle(void)
 131 {
 132         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 133                 cpu_relax();
 134 }
 135
 136 u32 safe_xapic_wait_icr_idle(void)
 137 {
 138         u32 send_status;
 139         int timeout;
 140
 141         timeout = 0;
 142         do {
 143                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 144                 if (!send_status)
 145                         break;
 146                 udelay(100);
 147         } while (timeout++ < 1000);
 148
 149         return send_status;
 150 }
 151
 152 void xapic_icr_write(u32 low, u32 id)
 153 {
 154         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 155         apic_write(APIC_ICR, low);
 156 }
 157
 158 u64 xapic_icr_read(void)
 159 {
 160         u32 icr1, icr2;
 161
 162         icr2 = apic_read(APIC_ICR2);
 163         icr1 = apic_read(APIC_ICR);
 164
 165         return (icr1 | ((u64)icr2 << 32));
 166 }
 167
 168 static struct apic_ops xapic_ops = {
 169         .read = native_apic_mem_read,
 170         .write = native_apic_mem_write,
 171         .icr_read = xapic_icr_read,
 172         .icr_write = xapic_icr_write,
 173         .wait_icr_idle = xapic_wait_icr_idle,
 174         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 175 };
 176
 177 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 178
 179 EXPORT_SYMBOL_GPL(apic_ops);
 180
 181 static void x2apic_wait_icr_idle(void)
 182 {
 183         /* no need to wait for icr idle in x2apic */
 184         return;
 185 }
 186
 187 static u32 safe_x2apic_wait_icr_idle(void)
 188 {
 189         /* no need to wait for icr idle in x2apic */
 190         return 0;
 191 }
 192
 193 void x2apic_icr_write(u32 low, u32 id)
 194 {
 195         wrmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), ((__u64) id) << 32 | low);
 196 }
 197
 198 u64 x2apic_icr_read(void)
 199 {
 200         unsigned long val;
 201
 202         rdmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), val);
 203         return val;
 204 }
 205
 206 static struct apic_ops x2apic_ops = {
 207         .read = native_apic_msr_read,
 208         .write = native_apic_msr_write,
 209         .icr_read = x2apic_icr_read,
 210         .icr_write = x2apic_icr_write,
 211         .wait_icr_idle = x2apic_wait_icr_idle,
 212         .safe_wait_icr_idle = safe_x2apic_wait_icr_idle,
 213 };
 214
 215 /**
 216  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 217  */
 218 void __cpuinit enable_NMI_through_LVT0(void)
 219 {
 220         unsigned int v;
 221
 222         /* unmask and set to NMI */
 223         v = APIC_DM_NMI;
 224
 225         /* Level triggered for 82489DX (32bit mode) */
 226         if (!lapic_is_integrated())
 227                 v |= APIC_LVT_LEVEL_TRIGGER;
 228
 229         apic_write(APIC_LVT0, v);
 230 }
 231
 232 /**
 233  * lapic_get_maxlvt - get the maximum number of local vector table entries
 234  */
 235 int lapic_get_maxlvt(void)
 236 {
 237         unsigned int v;
 238
 239         v = apic_read(APIC_LVR);
 240         /*
 241          * - we always have APIC integrated on 64bit mode
 242          * - 82489DXs do not report # of LVT entries
 243          */
 244         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 245 }
 246
 247 /* Clock divisor is set to 1 */
 248 #define APIC_DIVISOR 1
 249
 250 /*
 251  * This function sets up the local APIC timer, with a timeout of
 252  * 'clocks' APIC bus clock. During calibration we actually call
 253  * this function twice on the boot CPU, once with a bogus timeout
 254  * value, second time for real. The other (noncalibrating) CPUs
 255  * call this function only once, with the real, calibrated value.
 256  *
 257  * We do reads before writes even if unnecessary, to get around the
 258  * P5 APIC double write bug.
 259  */
 260
 261 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 262 {
 263         unsigned int lvtt_value, tmp_value;
 264
 265         lvtt_value = LOCAL_TIMER_VECTOR;
 266         if (!oneshot)
 267                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 268         if (!lapic_is_integrated())
 269                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 270
 271         if (!irqen)
 272                 lvtt_value |= APIC_LVT_MASKED;
 273
 274         apic_write(APIC_LVTT, lvtt_value);
 275
 276         /*
 277          * Divide PICLK by 16
 278          */
 279         tmp_value = apic_read(APIC_TDCR);
 280         apic_write(APIC_TDCR, (tmp_value
 281                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
 282                                 | APIC_TDR_DIV_16);
 283
 284         if (!oneshot)
 285                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 286 }
 287
 288 /*
 289  * Setup extended LVT, AMD specific (K8, family 10h)
 290  *
 291  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 292  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 293  */
 294
 295 #define APIC_EILVT_LVTOFF_MCE 0
 296 #define APIC_EILVT_LVTOFF_IBS 1
 297
 298 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 299 {
 300         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 301         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 302
 303         apic_write(reg, v);
 304 }
 305
 306 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 307 {
 308         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 309         return APIC_EILVT_LVTOFF_MCE;
 310 }
 311
 312 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 313 {
 314         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 315         return APIC_EILVT_LVTOFF_IBS;
 316 }
 317
 318 /*
 319  * Program the next event, relative to now
 320  */
 321 static int lapic_next_event(unsigned long delta,
 322                             struct clock_event_device *evt)
 323 {
 324         apic_write(APIC_TMICT, delta);
 325         return 0;
 326 }
 327
 328 /*
 329  * Setup the lapic timer in periodic or oneshot mode
 330  */
 331 static void lapic_timer_setup(enum clock_event_mode mode,
 332                               struct clock_event_device *evt)
 333 {
 334         unsigned long flags;
 335         unsigned int v;
 336
 337         /* Lapic used as dummy for broadcast ? */
 338         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 339                 return;
 340
 341         local_irq_save(flags);
 342
 343         switch (mode) {
 344         case CLOCK_EVT_MODE_PERIODIC:
 345         case CLOCK_EVT_MODE_ONESHOT:
 346                 __setup_APIC_LVTT(calibration_result,
 347                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 348                 break;
 349         case CLOCK_EVT_MODE_UNUSED:
 350         case CLOCK_EVT_MODE_SHUTDOWN:
 351                 v = apic_read(APIC_LVTT);
 352                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 353                 apic_write(APIC_LVTT, v);
 354                 break;
 355         case CLOCK_EVT_MODE_RESUME:
 356                 /* Nothing to do here */
 357                 break;
 358         }
 359
 360         local_irq_restore(flags);
 361 }
 362
 363 /*
 364  * Local APIC timer broadcast function
 365  */
 366 static void lapic_timer_broadcast(cpumask_t mask)
 367 {
 368 #ifdef CONFIG_SMP
 369         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 370 #endif
 371 }
 372
 373 /*
 374  * Setup the local APIC timer for this CPU. Copy the initilized values
 375  * of the boot CPU and register the clock event in the framework.
 376  */
 377 static void setup_APIC_timer(void)
 378 {
 379         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 380
 381         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 382         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 383
 384         clockevents_register_device(levt);
 385 }
 386
 387 /*
 388  * In this function we calibrate APIC bus clocks to the external
 389  * timer. Unfortunately we cannot use jiffies and the timer irq
 390  * to calibrate, since some later bootup code depends on getting
 391  * the first irq? Ugh.
 392  *
 393  * We want to do the calibration only once since we
 394  * want to have local timer irqs syncron. CPUs connected
 395  * by the same APIC bus have the very same bus frequency.
 396  * And we want to have irqs off anyways, no accidental
 397  * APIC irq that way.
 398  */
 399
 400 #define TICK_COUNT 100000000
 401
 402 static int __init calibrate_APIC_clock(void)
 403 {
 404         unsigned apic, apic_start;
 405         unsigned long tsc, tsc_start;
 406         int result;
 407
 408         local_irq_disable();
 409
 410         /*
 411          * Put whatever arbitrary (but long enough) timeout
 412          * value into the APIC clock, we just want to get the
 413          * counter running for calibration.
 414          *
 415          * No interrupt enable !
 416          */
 417         __setup_APIC_LVTT(250000000, 0, 0);
 418
 419         apic_start = apic_read(APIC_TMCCT);
 420 #ifdef CONFIG_X86_PM_TIMER
 421         if (apic_calibrate_pmtmr && pmtmr_ioport) {
 422                 pmtimer_wait(5000);  /* 5ms wait */
 423                 apic = apic_read(APIC_TMCCT);
 424                 result = (apic_start - apic) * 1000L / 5;
 425         } else
 426 #endif
 427         {
 428                 rdtscll(tsc_start);
 429
 430                 do {
 431                         apic = apic_read(APIC_TMCCT);
 432                         rdtscll(tsc);
 433                 } while ((tsc - tsc_start) < TICK_COUNT &&
 434                                 (apic_start - apic) < TICK_COUNT);
 435
 436                 result = (apic_start - apic) * 1000L * tsc_khz /
 437                                         (tsc - tsc_start);
 438         }
 439
 440         local_irq_enable();
 441
 442         printk(KERN_DEBUG "APIC timer calibration result %d\n", result);
 443
 444         printk(KERN_INFO "Detected %d.%03d MHz APIC timer.\n",
 445                 result / 1000 / 1000, result / 1000 % 1000);
 446
 447         /* Calculate the scaled math multiplication factor */
 448         lapic_clockevent.mult = div_sc(result, NSEC_PER_SEC,
 449                                        lapic_clockevent.shift);
 450         lapic_clockevent.max_delta_ns =
 451                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 452         lapic_clockevent.min_delta_ns =
 453                 clockevent_delta2ns(0xF, &lapic_clockevent);
 454
 455         calibration_result = (result * APIC_DIVISOR) / HZ;
 456
 457         /*
 458          * Do a sanity check on the APIC calibration result
 459          */
 460         if (calibration_result < (1000000 / HZ)) {
 461                 printk(KERN_WARNING
 462                         "APIC frequency too slow, disabling apic timer\n");
 463                 return -1;
 464         }
 465
 466         return 0;
 467 }
 468
 469 /*
 470  * Setup the boot APIC
 471  *
 472  * Calibrate and verify the result.
 473  */
 474 void __init setup_boot_APIC_clock(void)
 475 {
 476         /*
 477          * The local apic timer can be disabled via the kernel commandline.
 478          * Register the lapic timer as a dummy clock event source on SMP
 479          * systems, so the broadcast mechanism is used. On UP systems simply
 480          * ignore it.
 481          */
 482         if (disable_apic_timer) {
 483                 printk(KERN_INFO "Disabling APIC timer\n");
 484                 /* No broadcast on UP ! */
 485                 if (num_possible_cpus() > 1) {
 486                         lapic_clockevent.mult = 1;
 487                         setup_APIC_timer();
 488                 }
 489                 return;
 490         }
 491
 492         printk(KERN_INFO "Using local APIC timer interrupts.\n");
 493         if (calibrate_APIC_clock()) {
 494                 /* No broadcast on UP ! */
 495                 if (num_possible_cpus() > 1)
 496                         setup_APIC_timer();
 497                 return;
 498         }
 499
 500         /*
 501          * If nmi_watchdog is set to IO_APIC, we need the
 502          * PIT/HPET going.  Otherwise register lapic as a dummy
 503          * device.
 504          */
 505         if (nmi_watchdog != NMI_IO_APIC)
 506                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 507         else
 508                 printk(KERN_WARNING "APIC timer registered as dummy,"
 509                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 510
 511         setup_APIC_timer();
 512 }
 513
 514 void __cpuinit setup_secondary_APIC_clock(void)
 515 {
 516         setup_APIC_timer();
 517 }
 518
 519 /*
 520  * The guts of the apic timer interrupt
 521  */
 522 static void local_apic_timer_interrupt(void)
 523 {
 524         int cpu = smp_processor_id();
 525         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 526
 527         /*
 528          * Normally we should not be here till LAPIC has been initialized but
 529          * in some cases like kdump, its possible that there is a pending LAPIC
 530          * timer interrupt from previous kernel's context and is delivered in
 531          * new kernel the moment interrupts are enabled.
 532          *
 533          * Interrupts are enabled early and LAPIC is setup much later, hence
 534          * its possible that when we get here evt->event_handler is NULL.
 535          * Check for event_handler being NULL and discard the interrupt as
 536          * spurious.
 537          */
 538         if (!evt->event_handler) {
 539                 printk(KERN_WARNING
 540                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 541                 /* Switch it off */
 542                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 543                 return;
 544         }
 545
 546         /*
 547          * the NMI deadlock-detector uses this.
 548          */
 549         add_pda(apic_timer_irqs, 1);
 550
 551         evt->event_handler(evt);
 552 }
 553
 554 /*
 555  * Local APIC timer interrupt. This is the most natural way for doing
 556  * local interrupts, but local timer interrupts can be emulated by
 557  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 558  *
 559  * [ if a single-CPU system runs an SMP kernel then we call the local
 560  *   interrupt as well. Thus we cannot inline the local irq ... ]
 561  */
 562 void smp_apic_timer_interrupt(struct pt_regs *regs)
 563 {
 564         struct pt_regs *old_regs = set_irq_regs(regs);
 565
 566         /*
 567          * NOTE! We'd better ACK the irq immediately,
 568          * because timer handling can be slow.
 569          */
 570         ack_APIC_irq();
 571         /*
 572          * update_process_times() expects us to have done irq_enter().
 573          * Besides, if we don't timer interrupts ignore the global
 574          * interrupt lock, which is the WrongThing (tm) to do.
 575          */
 576         exit_idle();
 577         irq_enter();
 578         local_apic_timer_interrupt();
 579         irq_exit();
 580         set_irq_regs(old_regs);
 581 }
 582
 583 int setup_profiling_timer(unsigned int multiplier)
 584 {
 585         return -EINVAL;
 586 }
 587
 588
 589 /*
 590  * Local APIC start and shutdown
 591  */
 592
 593 /**
 594  * clear_local_APIC - shutdown the local APIC
 595  *
 596  * This is called, when a CPU is disabled and before rebooting, so the state of
 597  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 598  * leftovers during boot.
 599  */
 600 void clear_local_APIC(void)
 601 {
 602         int maxlvt;
 603         u32 v;
 604
 605         /* APIC hasn't been mapped yet */
 606         if (!apic_phys)
 607                 return;
 608
 609         maxlvt = lapic_get_maxlvt();
 610         /*
 611          * Masking an LVT entry can trigger a local APIC error
 612          * if the vector is zero. Mask LVTERR first to prevent this.
 613          */
 614         if (maxlvt >= 3) {
 615                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 616                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 617         }
 618         /*
 619          * Careful: we have to set masks only first to deassert
 620          * any level-triggered sources.
 621          */
 622         v = apic_read(APIC_LVTT);
 623         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 624         v = apic_read(APIC_LVT0);
 625         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 626         v = apic_read(APIC_LVT1);
 627         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 628         if (maxlvt >= 4) {
 629                 v = apic_read(APIC_LVTPC);
 630                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 631         }
 632
 633         /*
 634          * Clean APIC state for other OSs:
 635          */
 636         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 637         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 638         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 639         if (maxlvt >= 3)
 640                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 641         if (maxlvt >= 4)
 642                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 643         apic_write(APIC_ESR, 0);
 644         apic_read(APIC_ESR);
 645 }
 646
 647 /**
 648  * disable_local_APIC - clear and disable the local APIC
 649  */
 650 void disable_local_APIC(void)
 651 {
 652         unsigned int value;
 653
 654         clear_local_APIC();
 655
 656         /*
 657          * Disable APIC (implies clearing of registers
 658          * for 82489DX!).
 659          */
 660         value = apic_read(APIC_SPIV);
 661         value &= ~APIC_SPIV_APIC_ENABLED;
 662         apic_write(APIC_SPIV, value);
 663 }
 664
 665 void lapic_shutdown(void)
 666 {
 667         unsigned long flags;
 668
 669         if (!cpu_has_apic)
 670                 return;
 671
 672         local_irq_save(flags);
 673
 674         disable_local_APIC();
 675
 676         local_irq_restore(flags);
 677 }
 678
 679 /*
 680  * This is to verify that we're looking at a real local APIC.
 681  * Check these against your board if the CPUs aren't getting
 682  * started for no apparent reason.
 683  */
 684 int __init verify_local_APIC(void)
 685 {
 686         unsigned int reg0, reg1;
 687
 688         /*
 689          * The version register is read-only in a real APIC.
 690          */
 691         reg0 = apic_read(APIC_LVR);
 692         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 693         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 694         reg1 = apic_read(APIC_LVR);
 695         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 696
 697         /*
 698          * The two version reads above should print the same
 699          * numbers.  If the second one is different, then we
 700          * poke at a non-APIC.
 701          */
 702         if (reg1 != reg0)
 703                 return 0;
 704
 705         /*
 706          * Check if the version looks reasonably.
 707          */
 708         reg1 = GET_APIC_VERSION(reg0);
 709         if (reg1 == 0x00 || reg1 == 0xff)
 710                 return 0;
 711         reg1 = lapic_get_maxlvt();
 712         if (reg1 < 0x02 || reg1 == 0xff)
 713                 return 0;
 714
 715         /*
 716          * The ID register is read/write in a real APIC.
 717          */
 718         reg0 = apic_read(APIC_ID);
 719         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 720         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 721         reg1 = apic_read(APIC_ID);
 722         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 723         apic_write(APIC_ID, reg0);
 724         if (reg1 != (reg0 ^ APIC_ID_MASK))
 725                 return 0;
 726
 727         /*
 728          * The next two are just to see if we have sane values.
 729          * They're only really relevant if we're in Virtual Wire
 730          * compatibility mode, but most boxes are anymore.
 731          */
 732         reg0 = apic_read(APIC_LVT0);
 733         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 734         reg1 = apic_read(APIC_LVT1);
 735         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 736
 737         return 1;
 738 }
 739
 740 /**
 741  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 742  */
 743 void __init sync_Arb_IDs(void)
 744 {
 745         /*
 746          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
 747          * needed on AMD.
 748          */
 749         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
 750                 return;
 751
 752         /*
 753          * Wait for idle.
 754          */
 755         apic_wait_icr_idle();
 756
 757         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 758         apic_write(APIC_ICR, APIC_DEST_ALLINC |
 759                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
 760 }
 761
 762 /*
 763  * An initial setup of the virtual wire mode.
 764  */
 765 void __init init_bsp_APIC(void)
 766 {
 767         unsigned int value;
 768
 769         /*
 770          * Don't do the setup now if we have a SMP BIOS as the
 771          * through-I/O-APIC virtual wire mode might be active.
 772          */
 773         if (smp_found_config || !cpu_has_apic)
 774                 return;
 775
 776         value = apic_read(APIC_LVR);
 777
 778         /*
 779          * Do not trust the local APIC being empty at bootup.
 780          */
 781         clear_local_APIC();
 782
 783         /*
 784          * Enable APIC.
 785          */
 786         value = apic_read(APIC_SPIV);
 787         value &= ~APIC_VECTOR_MASK;
 788         value |= APIC_SPIV_APIC_ENABLED;
 789         value |= APIC_SPIV_FOCUS_DISABLED;
 790         value |= SPURIOUS_APIC_VECTOR;
 791         apic_write(APIC_SPIV, value);
 792
 793         /*
 794          * Set up the virtual wire mode.
 795          */
 796         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 797         value = APIC_DM_NMI;
 798         apic_write(APIC_LVT1, value);
 799 }
 800
 801 /**
 802  * setup_local_APIC - setup the local APIC
 803  */
 804 void __cpuinit setup_local_APIC(void)
 805 {
 806         unsigned int value;
 807         int i, j;
 808
 809         preempt_disable();
 810         value = apic_read(APIC_LVR);
 811
 812         BUILD_BUG_ON((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f);
 813
 814         /*
 815          * Double-check whether this APIC is really registered.
 816          * This is meaningless in clustered apic mode, so we skip it.
 817          */
 818         if (!apic_id_registered())
 819                 BUG();
 820
 821         /*
 822          * Intel recommends to set DFR, LDR and TPR before enabling
 823          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 824          * document number 292116).  So here it goes...
 825          */
 826         init_apic_ldr();
 827
 828         /*
 829          * Set Task Priority to 'accept all'. We never change this
 830          * later on.
 831          */
 832         value = apic_read(APIC_TASKPRI);
 833         value &= ~APIC_TPRI_MASK;
 834         apic_write(APIC_TASKPRI, value);
 835
 836         /*
 837          * After a crash, we no longer service the interrupts and a pending
 838          * interrupt from previous kernel might still have ISR bit set.
 839          *
 840          * Most probably by now CPU has serviced that pending interrupt and
 841          * it might not have done the ack_APIC_irq() because it thought,
 842          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
 843          * does not clear the ISR bit and cpu thinks it has already serivced
 844          * the interrupt. Hence a vector might get locked. It was noticed
 845          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
 846          */
 847         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
 848                 value = apic_read(APIC_ISR + i*0x10);
 849                 for (j = 31; j >= 0; j--) {
 850                         if (value & (1<<j))
 851                                 ack_APIC_irq();
 852                 }
 853         }
 854
 855         /*
 856          * Now that we are all set up, enable the APIC
 857          */
 858         value = apic_read(APIC_SPIV);
 859         value &= ~APIC_VECTOR_MASK;
 860         /*
 861          * Enable APIC
 862          */
 863         value |= APIC_SPIV_APIC_ENABLED;
 864
 865         /* We always use processor focus */
 866
 867         /*
 868          * Set spurious IRQ vector
 869          */
 870         value |= SPURIOUS_APIC_VECTOR;
 871         apic_write(APIC_SPIV, value);
 872
 873         /*
 874          * Set up LVT0, LVT1:
 875          *
 876          * set up through-local-APIC on the BP's LINT0. This is not
 877          * strictly necessary in pure symmetric-IO mode, but sometimes
 878          * we delegate interrupts to the 8259A.
 879          */
 880         /*
 881          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
 882          */
 883         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
 884         if (!smp_processor_id() && !value) {
 885                 value = APIC_DM_EXTINT;
 886                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
 887                             smp_processor_id());
 888         } else {
 889                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
 890                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
 891                             smp_processor_id());
 892         }
 893         apic_write(APIC_LVT0, value);
 894
 895         /*
 896          * only the BP should see the LINT1 NMI signal, obviously.
 897          */
 898         if (!smp_processor_id())
 899                 value = APIC_DM_NMI;
 900         else
 901                 value = APIC_DM_NMI | APIC_LVT_MASKED;
 902         apic_write(APIC_LVT1, value);
 903         preempt_enable();
 904 }
 905
 906 static void __cpuinit lapic_setup_esr(void)
 907 {
 908         unsigned maxlvt = lapic_get_maxlvt();
 909
 910         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR);
 911         /*
 912          * spec says clear errors after enabling vector.
 913          */
 914         if (maxlvt > 3)
 915                 apic_write(APIC_ESR, 0);
 916 }
 917
 918 void __cpuinit end_local_APIC_setup(void)
 919 {
 920         lapic_setup_esr();
 921         setup_apic_nmi_watchdog(NULL);
 922         apic_pm_activate();
 923 }
 924
 925 void check_x2apic(void)
 926 {
 927         int msr, msr2;
 928
 929         rdmsr(MSR_IA32_APICBASE, msr, msr2);
 930
 931         if (msr & X2APIC_ENABLE) {
 932                 printk("x2apic enabled by BIOS, switching to x2apic ops\n");
 933                 x2apic_preenabled = x2apic = 1;
 934                 apic_ops = &x2apic_ops;
 935         }
 936 }
 937
 938 void enable_x2apic(void)
 939 {
 940         int msr, msr2;
 941
 942         rdmsr(MSR_IA32_APICBASE, msr, msr2);
 943         if (!(msr & X2APIC_ENABLE)) {
 944                 printk("Enabling x2apic\n");
 945                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
 946         }
 947 }
 948
 949 void enable_IR_x2apic(void)
 950 {
 951 #ifdef CONFIG_INTR_REMAP
 952         int ret;
 953         unsigned long flags;
 954
 955         if (!cpu_has_x2apic)
 956                 return;
 957
 958         if (!x2apic_preenabled && disable_x2apic) {
 959                 printk(KERN_INFO
 960                        "Skipped enabling x2apic and Interrupt-remapping "
 961                        "because of nox2apic\n");
 962                 return;
 963         }
 964
 965         if (x2apic_preenabled && disable_x2apic)
 966                 panic("Bios already enabled x2apic, can't enforce nox2apic");
 967
 968         if (!x2apic_preenabled && skip_ioapic_setup) {
 969                 printk(KERN_INFO
 970                        "Skipped enabling x2apic and Interrupt-remapping "
 971                        "because of skipping io-apic setup\n");
 972                 return;
 973         }
 974
 975         ret = dmar_table_init();
 976         if (ret) {
 977                 printk(KERN_INFO
 978                        "dmar_table_init() failed with %d:\n", ret);
 979
 980                 if (x2apic_preenabled)
 981                         panic("x2apic enabled by bios. But IR enabling failed");
 982                 else
 983                         printk(KERN_INFO
 984                                "Not enabling x2apic,Intr-remapping\n");
 985                 return;
 986         }
 987
 988         local_irq_save(flags);
 989         mask_8259A();
 990         save_mask_IO_APIC_setup();
 991
 992         ret = enable_intr_remapping(1);
 993
 994         if (ret && x2apic_preenabled) {
 995                 local_irq_restore(flags);
 996                 panic("x2apic enabled by bios. But IR enabling failed");
 997         }
 998
 999         if (ret)
1000                 goto end;
1001
1002         if (!x2apic) {
1003                 x2apic = 1;
1004                 apic_ops = &x2apic_ops;
1005                 enable_x2apic();
1006         }
1007 end:
1008         if (ret)
1009                 /*
1010                  * IR enabling failed
1011                  */
1012                 restore_IO_APIC_setup();
1013         else
1014                 reinit_intr_remapped_IO_APIC(x2apic_preenabled);
1015
1016         unmask_8259A();
1017         local_irq_restore(flags);
1018
1019         if (!ret) {
1020                 if (!x2apic_preenabled)
1021                         printk(KERN_INFO
1022                                "Enabled x2apic and interrupt-remapping\n");
1023                 else
1024                         printk(KERN_INFO
1025                                "Enabled Interrupt-remapping\n");
1026         } else
1027                 printk(KERN_ERR
1028                        "Failed to enable Interrupt-remapping and x2apic\n");
1029 #else
1030         if (!cpu_has_x2apic)
1031                 return;
1032
1033         if (x2apic_preenabled)
1034                 panic("x2apic enabled prior OS handover,"
1035                       " enable CONFIG_INTR_REMAP");
1036
1037         printk(KERN_INFO "Enable CONFIG_INTR_REMAP for enabling intr-remapping "
1038                " and x2apic\n");
1039 #endif
1040
1041         return;
1042 }
1043
1044 /*
1045  * Detect and enable local APICs on non-SMP boards.
1046  * Original code written by Keir Fraser.
1047  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1048  * not correctly set up (usually the APIC timer won't work etc.)
1049  */
1050 static int __init detect_init_APIC(void)
1051 {
1052         if (!cpu_has_apic) {
1053                 printk(KERN_INFO "No local APIC present\n");
1054                 return -1;
1055         }
1056
1057         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1058         boot_cpu_physical_apicid = 0;
1059         return 0;
1060 }
1061
1062 void __init early_init_lapic_mapping(void)
1063 {
1064         unsigned long phys_addr;
1065
1066         /*
1067          * If no local APIC can be found then go out
1068          * : it means there is no mpatable and MADT
1069          */
1070         if (!smp_found_config)
1071                 return;
1072
1073         phys_addr = mp_lapic_addr;
1074
1075         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
1076         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1077                     APIC_BASE, phys_addr);
1078
1079         /*
1080          * Fetch the APIC ID of the BSP in case we have a
1081          * default configuration (or the MP table is broken).
1082          */
1083         boot_cpu_physical_apicid = read_apic_id();
1084 }
1085
1086 /**
1087  * init_apic_mappings - initialize APIC mappings
1088  */
1089 void __init init_apic_mappings(void)
1090 {
1091         if (x2apic) {
1092                 boot_cpu_physical_apicid = read_apic_id();
1093                 return;
1094         }
1095
1096         /*
1097          * If no local APIC can be found then set up a fake all
1098          * zeroes page to simulate the local APIC and another
1099          * one for the IO-APIC.
1100          */
1101         if (!smp_found_config && detect_init_APIC()) {
1102                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1103                 apic_phys = __pa(apic_phys);
1104         } else
1105                 apic_phys = mp_lapic_addr;
1106
1107         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1108         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1109                                 APIC_BASE, apic_phys);
1110
1111         /*
1112          * Fetch the APIC ID of the BSP in case we have a
1113          * default configuration (or the MP table is broken).
1114          */
1115         boot_cpu_physical_apicid = read_apic_id();
1116 }
1117
1118 /*
1119  * This initializes the IO-APIC and APIC hardware if this is
1120  * a UP kernel.
1121  */
1122 int __init APIC_init_uniprocessor(void)
1123 {
1124         if (disable_apic) {
1125                 printk(KERN_INFO "Apic disabled\n");
1126                 return -1;
1127         }
1128         if (!cpu_has_apic) {
1129                 disable_apic = 1;
1130                 printk(KERN_INFO "Apic disabled by BIOS\n");
1131                 return -1;
1132         }
1133
1134         enable_IR_x2apic();
1135         setup_apic_routing();
1136
1137         verify_local_APIC();
1138
1139         connect_bsp_APIC();
1140
1141         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1142         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1143
1144         setup_local_APIC();
1145
1146         /*
1147          * Now enable IO-APICs, actually call clear_IO_APIC
1148          * We need clear_IO_APIC before enabling vector on BP
1149          */
1150         if (!skip_ioapic_setup && nr_ioapics)
1151                 enable_IO_APIC();
1152
1153         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1154                 localise_nmi_watchdog();
1155         end_local_APIC_setup();
1156
1157         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1158                 setup_IO_APIC();
1159         else
1160                 nr_ioapics = 0;
1161         setup_boot_APIC_clock();
1162         check_nmi_watchdog();
1163         return 0;
1164 }
1165
1166 /*
1167  * Local APIC interrupts
1168  */
1169
1170 /*
1171  * This interrupt should _never_ happen with our APIC/SMP architecture
1172  */
1173 asmlinkage void smp_spurious_interrupt(void)
1174 {
1175         unsigned int v;
1176         exit_idle();
1177         irq_enter();
1178         /*
1179          * Check if this really is a spurious interrupt and ACK it
1180          * if it is a vectored one.  Just in case...
1181          * Spurious interrupts should not be ACKed.
1182          */
1183         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1184         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1185                 ack_APIC_irq();
1186
1187         add_pda(irq_spurious_count, 1);
1188         irq_exit();
1189 }
1190
1191 /*
1192  * This interrupt should never happen with our APIC/SMP architecture
1193  */
1194 asmlinkage void smp_error_interrupt(void)
1195 {
1196         unsigned int v, v1;
1197
1198         exit_idle();
1199         irq_enter();
1200         /* First tickle the hardware, only then report what went on. -- REW */
1201         v = apic_read(APIC_ESR);
1202         apic_write(APIC_ESR, 0);
1203         v1 = apic_read(APIC_ESR);
1204         ack_APIC_irq();
1205         atomic_inc(&irq_err_count);
1206
1207         /* Here is what the APIC error bits mean:
1208            0: Send CS error
1209            1: Receive CS error
1210            2: Send accept error
1211            3: Receive accept error
1212            4: Reserved
1213            5: Send illegal vector
1214            6: Received illegal vector
1215            7: Illegal register address
1216         */
1217         printk(KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
1218                 smp_processor_id(), v , v1);
1219         irq_exit();
1220 }
1221
1222 /**
1223  *  * connect_bsp_APIC - attach the APIC to the interrupt system
1224  *   */
1225 void __init connect_bsp_APIC(void)
1226 {
1227         enable_apic_mode();
1228 }
1229
1230 void disconnect_bsp_APIC(int virt_wire_setup)
1231 {
1232         /* Go back to Virtual Wire compatibility mode */
1233         unsigned long value;
1234
1235         /* For the spurious interrupt use vector F, and enable it */
1236         value = apic_read(APIC_SPIV);
1237         value &= ~APIC_VECTOR_MASK;
1238         value |= APIC_SPIV_APIC_ENABLED;
1239         value |= 0xf;
1240         apic_write(APIC_SPIV, value);
1241
1242         if (!virt_wire_setup) {
1243                 /*
1244                  * For LVT0 make it edge triggered, active high,
1245                  * external and enabled
1246                  */
1247                 value = apic_read(APIC_LVT0);
1248                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1249                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1250                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1251                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1252                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1253                 apic_write(APIC_LVT0, value);
1254         } else {
1255                 /* Disable LVT0 */
1256                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1257         }
1258
1259         /* For LVT1 make it edge triggered, active high, nmi and enabled */
1260         value = apic_read(APIC_LVT1);
1261         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1262                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1263                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1264         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1265         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1266         apic_write(APIC_LVT1, value);
1267 }
1268
1269 void __cpuinit generic_processor_info(int apicid, int version)
1270 {
1271         int cpu;
1272         cpumask_t tmp_map;
1273
1274         if (num_processors >= NR_CPUS) {
1275                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1276                        " Processor ignored.\n", NR_CPUS);
1277                 return;
1278         }
1279
1280         if (num_processors >= maxcpus) {
1281                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1282                        " Processor ignored.\n", maxcpus);
1283                 return;
1284         }
1285
1286         num_processors++;
1287         cpus_complement(tmp_map, cpu_present_map);
1288         cpu = first_cpu(tmp_map);
1289
1290         physid_set(apicid, phys_cpu_present_map);
1291         if (apicid == boot_cpu_physical_apicid) {
1292                 /*
1293                  * x86_bios_cpu_apicid is required to have processors listed
1294                  * in same order as logical cpu numbers. Hence the first
1295                  * entry is BSP, and so on.
1296                  */
1297                 cpu = 0;
1298         }
1299         if (apicid > max_physical_apicid)
1300                 max_physical_apicid = apicid;
1301
1302         /* are we being called early in kernel startup? */
1303         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1304                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1305                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1306
1307                 cpu_to_apicid[cpu] = apicid;
1308                 bios_cpu_apicid[cpu] = apicid;
1309         } else {
1310                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1311                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1312         }
1313
1314         cpu_set(cpu, cpu_possible_map);
1315         cpu_set(cpu, cpu_present_map);
1316 }
1317
1318 int hard_smp_processor_id(void)
1319 {
1320         return read_apic_id();
1321 }
1322
1323 /*
1324  * Power management
1325  */
1326 #ifdef CONFIG_PM
1327
1328 static struct {
1329         /* 'active' is true if the local APIC was enabled by us and
1330            not the BIOS; this signifies that we are also responsible
1331            for disabling it before entering apm/acpi suspend */
1332         int active;
1333         /* r/w apic fields */
1334         unsigned int apic_id;
1335         unsigned int apic_taskpri;
1336         unsigned int apic_ldr;
1337         unsigned int apic_dfr;
1338         unsigned int apic_spiv;
1339         unsigned int apic_lvtt;
1340         unsigned int apic_lvtpc;
1341         unsigned int apic_lvt0;
1342         unsigned int apic_lvt1;
1343         unsigned int apic_lvterr;
1344         unsigned int apic_tmict;
1345         unsigned int apic_tdcr;
1346         unsigned int apic_thmr;
1347 } apic_pm_state;
1348
1349 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1350 {
1351         unsigned long flags;
1352         int maxlvt;
1353
1354         if (!apic_pm_state.active)
1355                 return 0;
1356
1357         maxlvt = lapic_get_maxlvt();
1358
1359         apic_pm_state.apic_id = apic_read(APIC_ID);
1360         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1361         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1362         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1363         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1364         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1365         if (maxlvt >= 4)
1366                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1367         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1368         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1369         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1370         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1371         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1372 #ifdef CONFIG_X86_MCE_INTEL
1373         if (maxlvt >= 5)
1374                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1375 #endif
1376         local_irq_save(flags);
1377         disable_local_APIC();
1378         local_irq_restore(flags);
1379         return 0;
1380 }
1381
1382 static int lapic_resume(struct sys_device *dev)
1383 {
1384         unsigned int l, h;
1385         unsigned long flags;
1386         int maxlvt;
1387
1388         if (!apic_pm_state.active)
1389                 return 0;
1390
1391         maxlvt = lapic_get_maxlvt();
1392
1393         local_irq_save(flags);
1394         if (!x2apic) {
1395                 rdmsr(MSR_IA32_APICBASE, l, h);
1396                 l &= ~MSR_IA32_APICBASE_BASE;
1397                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1398                 wrmsr(MSR_IA32_APICBASE, l, h);
1399         } else
1400                 enable_x2apic();
1401
1402         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1403         apic_write(APIC_ID, apic_pm_state.apic_id);
1404         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1405         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1406         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1407         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1408         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1409         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1410 #ifdef CONFIG_X86_MCE_INTEL
1411         if (maxlvt >= 5)
1412                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1413 #endif
1414         if (maxlvt >= 4)
1415                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1416         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1417         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1418         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1419         apic_write(APIC_ESR, 0);
1420         apic_read(APIC_ESR);
1421         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1422         apic_write(APIC_ESR, 0);
1423         apic_read(APIC_ESR);
1424         local_irq_restore(flags);
1425         return 0;
1426 }
1427
1428 static struct sysdev_class lapic_sysclass = {
1429         .name           = "lapic",
1430         .resume         = lapic_resume,
1431         .suspend        = lapic_suspend,
1432 };
1433
1434 static struct sys_device device_lapic = {
1435         .id     = 0,
1436         .cls    = &lapic_sysclass,
1437 };
1438
1439 static void __cpuinit apic_pm_activate(void)
1440 {
1441         apic_pm_state.active = 1;
1442 }
1443
1444 static int __init init_lapic_sysfs(void)
1445 {
1446         int error;
1447
1448         if (!cpu_has_apic)
1449                 return 0;
1450         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1451
1452         error = sysdev_class_register(&lapic_sysclass);
1453         if (!error)
1454                 error = sysdev_register(&device_lapic);
1455         return error;
1456 }
1457 device_initcall(init_lapic_sysfs);
1458
1459 #else   /* CONFIG_PM */
1460
1461 static void apic_pm_activate(void) { }
1462
1463 #endif  /* CONFIG_PM */
1464
1465 /*
1466  * apic_is_clustered_box() -- Check if we can expect good TSC
1467  *
1468  * Thus far, the major user of this is IBM's Summit2 series:
1469  *
1470  * Clustered boxes may have unsynced TSC problems if they are
1471  * multi-chassis. Use available data to take a good guess.
1472  * If in doubt, go HPET.
1473  */
1474 __cpuinit int apic_is_clustered_box(void)
1475 {
1476         int i, clusters, zeros;
1477         unsigned id;
1478         u16 *bios_cpu_apicid;
1479         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
1480
1481         /*
1482          * there is not this kind of box with AMD CPU yet.
1483          * Some AMD box with quadcore cpu and 8 sockets apicid
1484          * will be [4, 0x23] or [8, 0x27] could be thought to
1485          * vsmp box still need checking...
1486          */
1487         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
1488                 return 0;
1489
1490         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1491         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
1492
1493         for (i = 0; i < NR_CPUS; i++) {
1494                 /* are we being called early in kernel startup? */
1495                 if (bios_cpu_apicid) {
1496                         id = bios_cpu_apicid[i];
1497                 }
1498                 else if (i < nr_cpu_ids) {
1499                         if (cpu_present(i))
1500                                 id = per_cpu(x86_bios_cpu_apicid, i);
1501                         else
1502                                 continue;
1503                 }
1504                 else
1505                         break;
1506
1507                 if (id != BAD_APICID)
1508                         __set_bit(APIC_CLUSTERID(id), clustermap);
1509         }
1510
1511         /* Problem:  Partially populated chassis may not have CPUs in some of
1512          * the APIC clusters they have been allocated.  Only present CPUs have
1513          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
1514          * Since clusters are allocated sequentially, count zeros only if
1515          * they are bounded by ones.
1516          */
1517         clusters = 0;
1518         zeros = 0;
1519         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
1520                 if (test_bit(i, clustermap)) {
1521                         clusters += 1 + zeros;
1522                         zeros = 0;
1523                 } else
1524                         ++zeros;
1525         }
1526
1527         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
1528          * not guaranteed to be synced between boards
1529          */
1530         if (is_vsmp_box() && clusters > 1)
1531                 return 1;
1532
1533         /*
1534          * If clusters > 2, then should be multi-chassis.
1535          * May have to revisit this when multi-core + hyperthreaded CPUs come
1536          * out, but AFAIK this will work even for them.
1537          */
1538         return (clusters > 2);
1539 }
1540
1541 static __init int setup_nox2apic(char *str)
1542 {
1543         disable_x2apic = 1;
1544         clear_cpu_cap(&boot_cpu_data, X86_FEATURE_X2APIC);
1545         return 0;
1546 }
1547 early_param("nox2apic", setup_nox2apic);
1548
1549
1550 /*
1551  * APIC command line parameters
1552  */
1553 static int __init apic_set_verbosity(char *str)
1554 {
1555         if (str == NULL)  {
1556                 skip_ioapic_setup = 0;
1557                 ioapic_force = 1;
1558                 return 0;
1559         }
1560         if (strcmp("debug", str) == 0)
1561                 apic_verbosity = APIC_DEBUG;
1562         else if (strcmp("verbose", str) == 0)
1563                 apic_verbosity = APIC_VERBOSE;
1564         else {
1565                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
1566                                 " use apic=verbose or apic=debug\n", str);
1567                 return -EINVAL;
1568         }
1569
1570         return 0;
1571 }
1572 early_param("apic", apic_set_verbosity);
1573
1574 static __init int setup_disableapic(char *str)
1575 {
1576         disable_apic = 1;
1577         setup_clear_cpu_cap(X86_FEATURE_APIC);
1578         return 0;
1579 }
1580 early_param("disableapic", setup_disableapic);
1581
1582 /* same as disableapic, for compatibility */
1583 static __init int setup_nolapic(char *str)
1584 {
1585         return setup_disableapic(str);
1586 }
1587 early_param("nolapic", setup_nolapic);
1588
1589 static int __init parse_lapic_timer_c2_ok(char *arg)
1590 {
1591         local_apic_timer_c2_ok = 1;
1592         return 0;
1593 }
1594 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1595
1596 static int __init parse_disable_apic_timer(char *arg)
1597 {
1598         disable_apic_timer = 1;
1599         return 0;
1600 }
1601 early_param("noapictimer", parse_disable_apic_timer);
1602
1603 static int __init parse_nolapic_timer(char *arg)
1604 {
1605         disable_apic_timer = 1;
1606         return 0;
1607 }
1608 early_param("nolapic_timer", parse_nolapic_timer);
1609
1610 static __init int setup_apicpmtimer(char *s)
1611 {
1612         apic_calibrate_pmtmr = 1;
1613         notsc_setup(NULL);
1614         return 0;
1615 }
1616 __setup("apicpmtimer", setup_apicpmtimer);
1617
1618 static int __init lapic_insert_resource(void)
1619 {
1620         if (!apic_phys)
1621                 return -1;
1622
1623         /* Put local APIC into the resource map. */
1624         lapic_resource.start = apic_phys;
1625         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1626         insert_resource(&iomem_resource, &lapic_resource);
1627
1628         return 0;
1629 }
1630
1631 /*
1632  * need call insert after e820_reserve_resources()
1633  * that is using request_resource
1634  */
1635 late_initcall(lapic_insert_resource);