arch/x86/kernel/apic_64.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30 #include <linux/dmar.h>
  31
  32 #include <asm/atomic.h>
  33 #include <asm/smp.h>
  34 #include <asm/mtrr.h>
  35 #include <asm/mpspec.h>
  36 #include <asm/hpet.h>
  37 #include <asm/pgalloc.h>
  38 #include <asm/nmi.h>
  39 #include <asm/idle.h>
  40 #include <asm/proto.h>
  41 #include <asm/timex.h>
  42 #include <asm/apic.h>
  43 #include <asm/i8259.h>
  44
  45 #include <mach_ipi.h>
  46 #include <mach_apic.h>
  47
  48 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
  49 static int disable_apic_timer __cpuinitdata;
  50 static int apic_calibrate_pmtmr __initdata;
  51 int disable_apic;
  52 int disable_x2apic;
  53 int x2apic;
  54
  55 /* x2apic enabled before OS handover */
  56 int x2apic_preenabled;
  57
  58 /* Local APIC timer works in C2 */
  59 int local_apic_timer_c2_ok;
  60 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  61
  62 /*
  63  * Debug level, exported for io_apic.c
  64  */
  65 unsigned int apic_verbosity;
  66
  67 /* Have we found an MP table */
  68 int smp_found_config;
  69
  70 static struct resource lapic_resource = {
  71         .name = "Local APIC",
  72         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  73 };
  74
  75 static unsigned int calibration_result;
  76
  77 static int lapic_next_event(unsigned long delta,
  78                             struct clock_event_device *evt);
  79 static void lapic_timer_setup(enum clock_event_mode mode,
  80                               struct clock_event_device *evt);
  81 static void lapic_timer_broadcast(cpumask_t mask);
  82 static void apic_pm_activate(void);
  83
  84 static struct clock_event_device lapic_clockevent = {
  85         .name           = "lapic",
  86         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
  87                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
  88         .shift          = 32,
  89         .set_mode       = lapic_timer_setup,
  90         .set_next_event = lapic_next_event,
  91         .broadcast      = lapic_timer_broadcast,
  92         .rating         = 100,
  93         .irq            = -1,
  94 };
  95 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
  96
  97 static unsigned long apic_phys;
  98
  99 unsigned long mp_lapic_addr;
 100
 101 unsigned int __cpuinitdata maxcpus = NR_CPUS;
 102 /*
 103  * Get the LAPIC version
 104  */
 105 static inline int lapic_get_version(void)
 106 {
 107         return GET_APIC_VERSION(apic_read(APIC_LVR));
 108 }
 109
 110 /*
 111  * Check, if the APIC is integrated or a seperate chip
 112  */
 113 static inline int lapic_is_integrated(void)
 114 {
 115         return 1;
 116 }
 117
 118 /*
 119  * Check, whether this is a modern or a first generation APIC
 120  */
 121 static int modern_apic(void)
 122 {
 123         /* AMD systems use old APIC versions, so check the CPU */
 124         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 125             boot_cpu_data.x86 >= 0xf)
 126                 return 1;
 127         return lapic_get_version() >= 0x14;
 128 }
 129
 130 void xapic_wait_icr_idle(void)
 131 {
 132         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 133                 cpu_relax();
 134 }
 135
 136 u32 safe_xapic_wait_icr_idle(void)
 137 {
 138         u32 send_status;
 139         int timeout;
 140
 141         timeout = 0;
 142         do {
 143                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 144                 if (!send_status)
 145                         break;
 146                 udelay(100);
 147         } while (timeout++ < 1000);
 148
 149         return send_status;
 150 }
 151
 152 void xapic_icr_write(u32 low, u32 id)
 153 {
 154         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 155         apic_write(APIC_ICR, low);
 156 }
 157
 158 u64 xapic_icr_read(void)
 159 {
 160         u32 icr1, icr2;
 161
 162         icr2 = apic_read(APIC_ICR2);
 163         icr1 = apic_read(APIC_ICR);
 164
 165         return (icr1 | ((u64)icr2 << 32));
 166 }
 167
 168 static struct apic_ops xapic_ops = {
 169         .read = native_apic_mem_read,
 170         .write = native_apic_mem_write,
 171         .icr_read = xapic_icr_read,
 172         .icr_write = xapic_icr_write,
 173         .wait_icr_idle = xapic_wait_icr_idle,
 174         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 175 };
 176
 177 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 178
 179 EXPORT_SYMBOL_GPL(apic_ops);
 180
 181 static void x2apic_wait_icr_idle(void)
 182 {
 183         /* no need to wait for icr idle in x2apic */
 184         return;
 185 }
 186
 187 static u32 safe_x2apic_wait_icr_idle(void)
 188 {
 189         /* no need to wait for icr idle in x2apic */
 190         return 0;
 191 }
 192
 193 void x2apic_icr_write(u32 low, u32 id)
 194 {
 195         wrmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), ((__u64) id) << 32 | low);
 196 }
 197
 198 u64 x2apic_icr_read(void)
 199 {
 200         unsigned long val;
 201
 202         rdmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), val);
 203         return val;
 204 }
 205
 206 static struct apic_ops x2apic_ops = {
 207         .read = native_apic_msr_read,
 208         .write = native_apic_msr_write,
 209         .icr_read = x2apic_icr_read,
 210         .icr_write = x2apic_icr_write,
 211         .wait_icr_idle = x2apic_wait_icr_idle,
 212         .safe_wait_icr_idle = safe_x2apic_wait_icr_idle,
 213 };
 214
 215 /**
 216  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 217  */
 218 void __cpuinit enable_NMI_through_LVT0(void)
 219 {
 220         unsigned int v;
 221
 222         /* unmask and set to NMI */
 223         v = APIC_DM_NMI;
 224
 225         /* Level triggered for 82489DX (32bit mode) */
 226         if (!lapic_is_integrated())
 227                 v |= APIC_LVT_LEVEL_TRIGGER;
 228
 229         apic_write(APIC_LVT0, v);
 230 }
 231
 232 /**
 233  * lapic_get_maxlvt - get the maximum number of local vector table entries
 234  */
 235 int lapic_get_maxlvt(void)
 236 {
 237         unsigned int v;
 238
 239         v = apic_read(APIC_LVR);
 240         /*
 241          * - we always have APIC integrated on 64bit mode
 242          * - 82489DXs do not report # of LVT entries
 243          */
 244         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 245 }
 246
 247 /*
 248  * This function sets up the local APIC timer, with a timeout of
 249  * 'clocks' APIC bus clock. During calibration we actually call
 250  * this function twice on the boot CPU, once with a bogus timeout
 251  * value, second time for real. The other (noncalibrating) CPUs
 252  * call this function only once, with the real, calibrated value.
 253  *
 254  * We do reads before writes even if unnecessary, to get around the
 255  * P5 APIC double write bug.
 256  */
 257
 258 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 259 {
 260         unsigned int lvtt_value, tmp_value;
 261
 262         lvtt_value = LOCAL_TIMER_VECTOR;
 263         if (!oneshot)
 264                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 265         if (!irqen)
 266                 lvtt_value |= APIC_LVT_MASKED;
 267
 268         apic_write(APIC_LVTT, lvtt_value);
 269
 270         /*
 271          * Divide PICLK by 16
 272          */
 273         tmp_value = apic_read(APIC_TDCR);
 274         apic_write(APIC_TDCR, (tmp_value
 275                                 & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE))
 276                                 | APIC_TDR_DIV_16);
 277
 278         if (!oneshot)
 279                 apic_write(APIC_TMICT, clocks);
 280 }
 281
 282 /*
 283  * Setup extended LVT, AMD specific (K8, family 10h)
 284  *
 285  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 286  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 287  */
 288
 289 #define APIC_EILVT_LVTOFF_MCE 0
 290 #define APIC_EILVT_LVTOFF_IBS 1
 291
 292 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 293 {
 294         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 295         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 296
 297         apic_write(reg, v);
 298 }
 299
 300 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 301 {
 302         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 303         return APIC_EILVT_LVTOFF_MCE;
 304 }
 305
 306 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 307 {
 308         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 309         return APIC_EILVT_LVTOFF_IBS;
 310 }
 311
 312 /*
 313  * Program the next event, relative to now
 314  */
 315 static int lapic_next_event(unsigned long delta,
 316                             struct clock_event_device *evt)
 317 {
 318         apic_write(APIC_TMICT, delta);
 319         return 0;
 320 }
 321
 322 /*
 323  * Setup the lapic timer in periodic or oneshot mode
 324  */
 325 static void lapic_timer_setup(enum clock_event_mode mode,
 326                               struct clock_event_device *evt)
 327 {
 328         unsigned long flags;
 329         unsigned int v;
 330
 331         /* Lapic used as dummy for broadcast ? */
 332         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 333                 return;
 334
 335         local_irq_save(flags);
 336
 337         switch (mode) {
 338         case CLOCK_EVT_MODE_PERIODIC:
 339         case CLOCK_EVT_MODE_ONESHOT:
 340                 __setup_APIC_LVTT(calibration_result,
 341                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 342                 break;
 343         case CLOCK_EVT_MODE_UNUSED:
 344         case CLOCK_EVT_MODE_SHUTDOWN:
 345                 v = apic_read(APIC_LVTT);
 346                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 347                 apic_write(APIC_LVTT, v);
 348                 break;
 349         case CLOCK_EVT_MODE_RESUME:
 350                 /* Nothing to do here */
 351                 break;
 352         }
 353
 354         local_irq_restore(flags);
 355 }
 356
 357 /*
 358  * Local APIC timer broadcast function
 359  */
 360 static void lapic_timer_broadcast(cpumask_t mask)
 361 {
 362 #ifdef CONFIG_SMP
 363         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 364 #endif
 365 }
 366
 367 /*
 368  * Setup the local APIC timer for this CPU. Copy the initilized values
 369  * of the boot CPU and register the clock event in the framework.
 370  */
 371 static void setup_APIC_timer(void)
 372 {
 373         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 374
 375         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 376         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 377
 378         clockevents_register_device(levt);
 379 }
 380
 381 /*
 382  * In this function we calibrate APIC bus clocks to the external
 383  * timer. Unfortunately we cannot use jiffies and the timer irq
 384  * to calibrate, since some later bootup code depends on getting
 385  * the first irq? Ugh.
 386  *
 387  * We want to do the calibration only once since we
 388  * want to have local timer irqs syncron. CPUs connected
 389  * by the same APIC bus have the very same bus frequency.
 390  * And we want to have irqs off anyways, no accidental
 391  * APIC irq that way.
 392  */
 393
 394 #define TICK_COUNT 100000000
 395
 396 static int __init calibrate_APIC_clock(void)
 397 {
 398         unsigned apic, apic_start;
 399         unsigned long tsc, tsc_start;
 400         int result;
 401
 402         local_irq_disable();
 403
 404         /*
 405          * Put whatever arbitrary (but long enough) timeout
 406          * value into the APIC clock, we just want to get the
 407          * counter running for calibration.
 408          *
 409          * No interrupt enable !
 410          */
 411         __setup_APIC_LVTT(250000000, 0, 0);
 412
 413         apic_start = apic_read(APIC_TMCCT);
 414 #ifdef CONFIG_X86_PM_TIMER
 415         if (apic_calibrate_pmtmr && pmtmr_ioport) {
 416                 pmtimer_wait(5000);  /* 5ms wait */
 417                 apic = apic_read(APIC_TMCCT);
 418                 result = (apic_start - apic) * 1000L / 5;
 419         } else
 420 #endif
 421         {
 422                 rdtscll(tsc_start);
 423
 424                 do {
 425                         apic = apic_read(APIC_TMCCT);
 426                         rdtscll(tsc);
 427                 } while ((tsc - tsc_start) < TICK_COUNT &&
 428                                 (apic_start - apic) < TICK_COUNT);
 429
 430                 result = (apic_start - apic) * 1000L * tsc_khz /
 431                                         (tsc - tsc_start);
 432         }
 433
 434         local_irq_enable();
 435
 436         printk(KERN_DEBUG "APIC timer calibration result %d\n", result);
 437
 438         printk(KERN_INFO "Detected %d.%03d MHz APIC timer.\n",
 439                 result / 1000 / 1000, result / 1000 % 1000);
 440
 441         /* Calculate the scaled math multiplication factor */
 442         lapic_clockevent.mult = div_sc(result, NSEC_PER_SEC,
 443                                        lapic_clockevent.shift);
 444         lapic_clockevent.max_delta_ns =
 445                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 446         lapic_clockevent.min_delta_ns =
 447                 clockevent_delta2ns(0xF, &lapic_clockevent);
 448
 449         calibration_result = result / HZ;
 450
 451         /*
 452          * Do a sanity check on the APIC calibration result
 453          */
 454         if (calibration_result < (1000000 / HZ)) {
 455                 printk(KERN_WARNING
 456                         "APIC frequency too slow, disabling apic timer\n");
 457                 return -1;
 458         }
 459
 460         return 0;
 461 }
 462
 463 /*
 464  * Setup the boot APIC
 465  *
 466  * Calibrate and verify the result.
 467  */
 468 void __init setup_boot_APIC_clock(void)
 469 {
 470         /*
 471          * The local apic timer can be disabled via the kernel commandline.
 472          * Register the lapic timer as a dummy clock event source on SMP
 473          * systems, so the broadcast mechanism is used. On UP systems simply
 474          * ignore it.
 475          */
 476         if (disable_apic_timer) {
 477                 printk(KERN_INFO "Disabling APIC timer\n");
 478                 /* No broadcast on UP ! */
 479                 if (num_possible_cpus() > 1) {
 480                         lapic_clockevent.mult = 1;
 481                         setup_APIC_timer();
 482                 }
 483                 return;
 484         }
 485
 486         printk(KERN_INFO "Using local APIC timer interrupts.\n");
 487         if (calibrate_APIC_clock()) {
 488                 /* No broadcast on UP ! */
 489                 if (num_possible_cpus() > 1)
 490                         setup_APIC_timer();
 491                 return;
 492         }
 493
 494         /*
 495          * If nmi_watchdog is set to IO_APIC, we need the
 496          * PIT/HPET going.  Otherwise register lapic as a dummy
 497          * device.
 498          */
 499         if (nmi_watchdog != NMI_IO_APIC)
 500                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 501         else
 502                 printk(KERN_WARNING "APIC timer registered as dummy,"
 503                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 504
 505         setup_APIC_timer();
 506 }
 507
 508 void __cpuinit setup_secondary_APIC_clock(void)
 509 {
 510         setup_APIC_timer();
 511 }
 512
 513 /*
 514  * The guts of the apic timer interrupt
 515  */
 516 static void local_apic_timer_interrupt(void)
 517 {
 518         int cpu = smp_processor_id();
 519         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 520
 521         /*
 522          * Normally we should not be here till LAPIC has been initialized but
 523          * in some cases like kdump, its possible that there is a pending LAPIC
 524          * timer interrupt from previous kernel's context and is delivered in
 525          * new kernel the moment interrupts are enabled.
 526          *
 527          * Interrupts are enabled early and LAPIC is setup much later, hence
 528          * its possible that when we get here evt->event_handler is NULL.
 529          * Check for event_handler being NULL and discard the interrupt as
 530          * spurious.
 531          */
 532         if (!evt->event_handler) {
 533                 printk(KERN_WARNING
 534                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 535                 /* Switch it off */
 536                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 537                 return;
 538         }
 539
 540         /*
 541          * the NMI deadlock-detector uses this.
 542          */
 543         add_pda(apic_timer_irqs, 1);
 544
 545         evt->event_handler(evt);
 546 }
 547
 548 /*
 549  * Local APIC timer interrupt. This is the most natural way for doing
 550  * local interrupts, but local timer interrupts can be emulated by
 551  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 552  *
 553  * [ if a single-CPU system runs an SMP kernel then we call the local
 554  *   interrupt as well. Thus we cannot inline the local irq ... ]
 555  */
 556 void smp_apic_timer_interrupt(struct pt_regs *regs)
 557 {
 558         struct pt_regs *old_regs = set_irq_regs(regs);
 559
 560         /*
 561          * NOTE! We'd better ACK the irq immediately,
 562          * because timer handling can be slow.
 563          */
 564         ack_APIC_irq();
 565         /*
 566          * update_process_times() expects us to have done irq_enter().
 567          * Besides, if we don't timer interrupts ignore the global
 568          * interrupt lock, which is the WrongThing (tm) to do.
 569          */
 570         exit_idle();
 571         irq_enter();
 572         local_apic_timer_interrupt();
 573         irq_exit();
 574         set_irq_regs(old_regs);
 575 }
 576
 577 int setup_profiling_timer(unsigned int multiplier)
 578 {
 579         return -EINVAL;
 580 }
 581
 582
 583 /*
 584  * Local APIC start and shutdown
 585  */
 586
 587 /**
 588  * clear_local_APIC - shutdown the local APIC
 589  *
 590  * This is called, when a CPU is disabled and before rebooting, so the state of
 591  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 592  * leftovers during boot.
 593  */
 594 void clear_local_APIC(void)
 595 {
 596         int maxlvt;
 597         u32 v;
 598
 599         /* APIC hasn't been mapped yet */
 600         if (!apic_phys)
 601                 return;
 602
 603         maxlvt = lapic_get_maxlvt();
 604         /*
 605          * Masking an LVT entry can trigger a local APIC error
 606          * if the vector is zero. Mask LVTERR first to prevent this.
 607          */
 608         if (maxlvt >= 3) {
 609                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 610                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 611         }
 612         /*
 613          * Careful: we have to set masks only first to deassert
 614          * any level-triggered sources.
 615          */
 616         v = apic_read(APIC_LVTT);
 617         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 618         v = apic_read(APIC_LVT0);
 619         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 620         v = apic_read(APIC_LVT1);
 621         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 622         if (maxlvt >= 4) {
 623                 v = apic_read(APIC_LVTPC);
 624                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 625         }
 626
 627         /*
 628          * Clean APIC state for other OSs:
 629          */
 630         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 631         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 632         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 633         if (maxlvt >= 3)
 634                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 635         if (maxlvt >= 4)
 636                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 637         apic_write(APIC_ESR, 0);
 638         apic_read(APIC_ESR);
 639 }
 640
 641 /**
 642  * disable_local_APIC - clear and disable the local APIC
 643  */
 644 void disable_local_APIC(void)
 645 {
 646         unsigned int value;
 647
 648         clear_local_APIC();
 649
 650         /*
 651          * Disable APIC (implies clearing of registers
 652          * for 82489DX!).
 653          */
 654         value = apic_read(APIC_SPIV);
 655         value &= ~APIC_SPIV_APIC_ENABLED;
 656         apic_write(APIC_SPIV, value);
 657 }
 658
 659 void lapic_shutdown(void)
 660 {
 661         unsigned long flags;
 662
 663         if (!cpu_has_apic)
 664                 return;
 665
 666         local_irq_save(flags);
 667
 668         disable_local_APIC();
 669
 670         local_irq_restore(flags);
 671 }
 672
 673 /*
 674  * This is to verify that we're looking at a real local APIC.
 675  * Check these against your board if the CPUs aren't getting
 676  * started for no apparent reason.
 677  */
 678 int __init verify_local_APIC(void)
 679 {
 680         unsigned int reg0, reg1;
 681
 682         /*
 683          * The version register is read-only in a real APIC.
 684          */
 685         reg0 = apic_read(APIC_LVR);
 686         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 687         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 688         reg1 = apic_read(APIC_LVR);
 689         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 690
 691         /*
 692          * The two version reads above should print the same
 693          * numbers.  If the second one is different, then we
 694          * poke at a non-APIC.
 695          */
 696         if (reg1 != reg0)
 697                 return 0;
 698
 699         /*
 700          * Check if the version looks reasonably.
 701          */
 702         reg1 = GET_APIC_VERSION(reg0);
 703         if (reg1 == 0x00 || reg1 == 0xff)
 704                 return 0;
 705         reg1 = lapic_get_maxlvt();
 706         if (reg1 < 0x02 || reg1 == 0xff)
 707                 return 0;
 708
 709         /*
 710          * The ID register is read/write in a real APIC.
 711          */
 712         reg0 = apic_read(APIC_ID);
 713         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 714         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 715         reg1 = apic_read(APIC_ID);
 716         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 717         apic_write(APIC_ID, reg0);
 718         if (reg1 != (reg0 ^ APIC_ID_MASK))
 719                 return 0;
 720
 721         /*
 722          * The next two are just to see if we have sane values.
 723          * They're only really relevant if we're in Virtual Wire
 724          * compatibility mode, but most boxes are anymore.
 725          */
 726         reg0 = apic_read(APIC_LVT0);
 727         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 728         reg1 = apic_read(APIC_LVT1);
 729         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 730
 731         return 1;
 732 }
 733
 734 /**
 735  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 736  */
 737 void __init sync_Arb_IDs(void)
 738 {
 739         /* Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 */
 740         if (modern_apic())
 741                 return;
 742
 743         /*
 744          * Wait for idle.
 745          */
 746         apic_wait_icr_idle();
 747
 748         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 749         apic_write(APIC_ICR, APIC_DEST_ALLINC | APIC_INT_LEVELTRIG
 750                                 | APIC_DM_INIT);
 751 }
 752
 753 /*
 754  * An initial setup of the virtual wire mode.
 755  */
 756 void __init init_bsp_APIC(void)
 757 {
 758         unsigned int value;
 759
 760         /*
 761          * Don't do the setup now if we have a SMP BIOS as the
 762          * through-I/O-APIC virtual wire mode might be active.
 763          */
 764         if (smp_found_config || !cpu_has_apic)
 765                 return;
 766
 767         value = apic_read(APIC_LVR);
 768
 769         /*
 770          * Do not trust the local APIC being empty at bootup.
 771          */
 772         clear_local_APIC();
 773
 774         /*
 775          * Enable APIC.
 776          */
 777         value = apic_read(APIC_SPIV);
 778         value &= ~APIC_VECTOR_MASK;
 779         value |= APIC_SPIV_APIC_ENABLED;
 780         value |= APIC_SPIV_FOCUS_DISABLED;
 781         value |= SPURIOUS_APIC_VECTOR;
 782         apic_write(APIC_SPIV, value);
 783
 784         /*
 785          * Set up the virtual wire mode.
 786          */
 787         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 788         value = APIC_DM_NMI;
 789         apic_write(APIC_LVT1, value);
 790 }
 791
 792 /**
 793  * setup_local_APIC - setup the local APIC
 794  */
 795 void __cpuinit setup_local_APIC(void)
 796 {
 797         unsigned int value;
 798         int i, j;
 799
 800         preempt_disable();
 801         value = apic_read(APIC_LVR);
 802
 803         BUILD_BUG_ON((SPURIOUS_APIC_VECTOR & 0x0f) != 0x0f);
 804
 805         /*
 806          * Double-check whether this APIC is really registered.
 807          * This is meaningless in clustered apic mode, so we skip it.
 808          */
 809         if (!apic_id_registered())
 810                 BUG();
 811
 812         /*
 813          * Intel recommends to set DFR, LDR and TPR before enabling
 814          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 815          * document number 292116).  So here it goes...
 816          */
 817         init_apic_ldr();
 818
 819         /*
 820          * Set Task Priority to 'accept all'. We never change this
 821          * later on.
 822          */
 823         value = apic_read(APIC_TASKPRI);
 824         value &= ~APIC_TPRI_MASK;
 825         apic_write(APIC_TASKPRI, value);
 826
 827         /*
 828          * After a crash, we no longer service the interrupts and a pending
 829          * interrupt from previous kernel might still have ISR bit set.
 830          *
 831          * Most probably by now CPU has serviced that pending interrupt and
 832          * it might not have done the ack_APIC_irq() because it thought,
 833          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
 834          * does not clear the ISR bit and cpu thinks it has already serivced
 835          * the interrupt. Hence a vector might get locked. It was noticed
 836          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
 837          */
 838         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
 839                 value = apic_read(APIC_ISR + i*0x10);
 840                 for (j = 31; j >= 0; j--) {
 841                         if (value & (1<<j))
 842                                 ack_APIC_irq();
 843                 }
 844         }
 845
 846         /*
 847          * Now that we are all set up, enable the APIC
 848          */
 849         value = apic_read(APIC_SPIV);
 850         value &= ~APIC_VECTOR_MASK;
 851         /*
 852          * Enable APIC
 853          */
 854         value |= APIC_SPIV_APIC_ENABLED;
 855
 856         /* We always use processor focus */
 857
 858         /*
 859          * Set spurious IRQ vector
 860          */
 861         value |= SPURIOUS_APIC_VECTOR;
 862         apic_write(APIC_SPIV, value);
 863
 864         /*
 865          * Set up LVT0, LVT1:
 866          *
 867          * set up through-local-APIC on the BP's LINT0. This is not
 868          * strictly necessary in pure symmetric-IO mode, but sometimes
 869          * we delegate interrupts to the 8259A.
 870          */
 871         /*
 872          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
 873          */
 874         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
 875         if (!smp_processor_id() && !value) {
 876                 value = APIC_DM_EXTINT;
 877                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
 878                             smp_processor_id());
 879         } else {
 880                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
 881                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
 882                             smp_processor_id());
 883         }
 884         apic_write(APIC_LVT0, value);
 885
 886         /*
 887          * only the BP should see the LINT1 NMI signal, obviously.
 888          */
 889         if (!smp_processor_id())
 890                 value = APIC_DM_NMI;
 891         else
 892                 value = APIC_DM_NMI | APIC_LVT_MASKED;
 893         apic_write(APIC_LVT1, value);
 894         preempt_enable();
 895 }
 896
 897 static void __cpuinit lapic_setup_esr(void)
 898 {
 899         unsigned maxlvt = lapic_get_maxlvt();
 900
 901         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR);
 902         /*
 903          * spec says clear errors after enabling vector.
 904          */
 905         if (maxlvt > 3)
 906                 apic_write(APIC_ESR, 0);
 907 }
 908
 909 void __cpuinit end_local_APIC_setup(void)
 910 {
 911         lapic_setup_esr();
 912         setup_apic_nmi_watchdog(NULL);
 913         apic_pm_activate();
 914 }
 915
 916 void check_x2apic(void)
 917 {
 918         int msr, msr2;
 919
 920         rdmsr(MSR_IA32_APICBASE, msr, msr2);
 921
 922         if (msr & X2APIC_ENABLE) {
 923                 printk("x2apic enabled by BIOS, switching to x2apic ops\n");
 924                 x2apic_preenabled = x2apic = 1;
 925                 apic_ops = &x2apic_ops;
 926         }
 927 }
 928
 929 void enable_x2apic(void)
 930 {
 931         int msr, msr2;
 932
 933         rdmsr(MSR_IA32_APICBASE, msr, msr2);
 934         if (!(msr & X2APIC_ENABLE)) {
 935                 printk("Enabling x2apic\n");
 936                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
 937         }
 938 }
 939
 940 void enable_IR_x2apic(void)
 941 {
 942 #ifdef CONFIG_INTR_REMAP
 943         int ret;
 944         unsigned long flags;
 945
 946         if (!cpu_has_x2apic)
 947                 return;
 948
 949         if (!x2apic_preenabled && disable_x2apic) {
 950                 printk(KERN_INFO
 951                        "Skipped enabling x2apic and Interrupt-remapping "
 952                        "because of nox2apic\n");
 953                 return;
 954         }
 955
 956         if (x2apic_preenabled && disable_x2apic)
 957                 panic("Bios already enabled x2apic, can't enforce nox2apic");
 958
 959         if (!x2apic_preenabled && skip_ioapic_setup) {
 960                 printk(KERN_INFO
 961                        "Skipped enabling x2apic and Interrupt-remapping "
 962                        "because of skipping io-apic setup\n");
 963                 return;
 964         }
 965
 966         ret = dmar_table_init();
 967         if (ret) {
 968                 printk(KERN_INFO
 969                        "dmar_table_init() failed with %d:\n", ret);
 970
 971                 if (x2apic_preenabled)
 972                         panic("x2apic enabled by bios. But IR enabling failed");
 973                 else
 974                         printk(KERN_INFO
 975                                "Not enabling x2apic,Intr-remapping\n");
 976                 return;
 977         }
 978
 979         local_irq_save(flags);
 980         mask_8259A();
 981         save_mask_IO_APIC_setup();
 982
 983         ret = enable_intr_remapping(1);
 984
 985         if (ret && x2apic_preenabled) {
 986                 local_irq_restore(flags);
 987                 panic("x2apic enabled by bios. But IR enabling failed");
 988         }
 989
 990         if (ret)
 991                 goto end;
 992
 993         if (!x2apic) {
 994                 x2apic = 1;
 995                 apic_ops = &x2apic_ops;
 996                 enable_x2apic();
 997         }
 998 end:
 999         if (ret)
1000                 /*
1001                  * IR enabling failed
1002                  */
1003                 restore_IO_APIC_setup();
1004         else
1005                 reinit_intr_remapped_IO_APIC(x2apic_preenabled);
1006
1007         unmask_8259A();
1008         local_irq_restore(flags);
1009
1010         if (!ret) {
1011                 if (!x2apic_preenabled)
1012                         printk(KERN_INFO
1013                                "Enabled x2apic and interrupt-remapping\n");
1014                 else
1015                         printk(KERN_INFO
1016                                "Enabled Interrupt-remapping\n");
1017         } else
1018                 printk(KERN_ERR
1019                        "Failed to enable Interrupt-remapping and x2apic\n");
1020 #else
1021         if (!cpu_has_x2apic)
1022                 return;
1023
1024         if (x2apic_preenabled)
1025                 panic("x2apic enabled prior OS handover,"
1026                       " enable CONFIG_INTR_REMAP");
1027
1028         printk(KERN_INFO "Enable CONFIG_INTR_REMAP for enabling intr-remapping "
1029                " and x2apic\n");
1030 #endif
1031
1032         return;
1033 }
1034
1035 /*
1036  * Detect and enable local APICs on non-SMP boards.
1037  * Original code written by Keir Fraser.
1038  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1039  * not correctly set up (usually the APIC timer won't work etc.)
1040  */
1041 static int __init detect_init_APIC(void)
1042 {
1043         if (!cpu_has_apic) {
1044                 printk(KERN_INFO "No local APIC present\n");
1045                 return -1;
1046         }
1047
1048         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1049         boot_cpu_physical_apicid = 0;
1050         return 0;
1051 }
1052
1053 void __init early_init_lapic_mapping(void)
1054 {
1055         unsigned long phys_addr;
1056
1057         /*
1058          * If no local APIC can be found then go out
1059          * : it means there is no mpatable and MADT
1060          */
1061         if (!smp_found_config)
1062                 return;
1063
1064         phys_addr = mp_lapic_addr;
1065
1066         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
1067         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1068                     APIC_BASE, phys_addr);
1069
1070         /*
1071          * Fetch the APIC ID of the BSP in case we have a
1072          * default configuration (or the MP table is broken).
1073          */
1074         boot_cpu_physical_apicid = read_apic_id();
1075 }
1076
1077 /**
1078  * init_apic_mappings - initialize APIC mappings
1079  */
1080 void __init init_apic_mappings(void)
1081 {
1082         if (x2apic) {
1083                 boot_cpu_physical_apicid = read_apic_id();
1084                 return;
1085         }
1086
1087         /*
1088          * If no local APIC can be found then set up a fake all
1089          * zeroes page to simulate the local APIC and another
1090          * one for the IO-APIC.
1091          */
1092         if (!smp_found_config && detect_init_APIC()) {
1093                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1094                 apic_phys = __pa(apic_phys);
1095         } else
1096                 apic_phys = mp_lapic_addr;
1097
1098         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1099         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1100                                 APIC_BASE, apic_phys);
1101
1102         /*
1103          * Fetch the APIC ID of the BSP in case we have a
1104          * default configuration (or the MP table is broken).
1105          */
1106         boot_cpu_physical_apicid = read_apic_id();
1107 }
1108
1109 /*
1110  * This initializes the IO-APIC and APIC hardware if this is
1111  * a UP kernel.
1112  */
1113 int __init APIC_init_uniprocessor(void)
1114 {
1115         if (disable_apic) {
1116                 printk(KERN_INFO "Apic disabled\n");
1117                 return -1;
1118         }
1119         if (!cpu_has_apic) {
1120                 disable_apic = 1;
1121                 printk(KERN_INFO "Apic disabled by BIOS\n");
1122                 return -1;
1123         }
1124
1125         enable_IR_x2apic();
1126         setup_apic_routing();
1127
1128         verify_local_APIC();
1129
1130         connect_bsp_APIC();
1131
1132         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1133         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1134
1135         setup_local_APIC();
1136
1137         /*
1138          * Now enable IO-APICs, actually call clear_IO_APIC
1139          * We need clear_IO_APIC before enabling vector on BP
1140          */
1141         if (!skip_ioapic_setup && nr_ioapics)
1142                 enable_IO_APIC();
1143
1144         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1145                 localise_nmi_watchdog();
1146         end_local_APIC_setup();
1147
1148         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1149                 setup_IO_APIC();
1150         else
1151                 nr_ioapics = 0;
1152         setup_boot_APIC_clock();
1153         check_nmi_watchdog();
1154         return 0;
1155 }
1156
1157 /*
1158  * Local APIC interrupts
1159  */
1160
1161 /*
1162  * This interrupt should _never_ happen with our APIC/SMP architecture
1163  */
1164 asmlinkage void smp_spurious_interrupt(void)
1165 {
1166         unsigned int v;
1167         exit_idle();
1168         irq_enter();
1169         /*
1170          * Check if this really is a spurious interrupt and ACK it
1171          * if it is a vectored one.  Just in case...
1172          * Spurious interrupts should not be ACKed.
1173          */
1174         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1175         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1176                 ack_APIC_irq();
1177
1178         add_pda(irq_spurious_count, 1);
1179         irq_exit();
1180 }
1181
1182 /*
1183  * This interrupt should never happen with our APIC/SMP architecture
1184  */
1185 asmlinkage void smp_error_interrupt(void)
1186 {
1187         unsigned int v, v1;
1188
1189         exit_idle();
1190         irq_enter();
1191         /* First tickle the hardware, only then report what went on. -- REW */
1192         v = apic_read(APIC_ESR);
1193         apic_write(APIC_ESR, 0);
1194         v1 = apic_read(APIC_ESR);
1195         ack_APIC_irq();
1196         atomic_inc(&irq_err_count);
1197
1198         /* Here is what the APIC error bits mean:
1199            0: Send CS error
1200            1: Receive CS error
1201            2: Send accept error
1202            3: Receive accept error
1203            4: Reserved
1204            5: Send illegal vector
1205            6: Received illegal vector
1206            7: Illegal register address
1207         */
1208         printk(KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
1209                 smp_processor_id(), v , v1);
1210         irq_exit();
1211 }
1212
1213 /**
1214  *  * connect_bsp_APIC - attach the APIC to the interrupt system
1215  *   */
1216 void __init connect_bsp_APIC(void)
1217 {
1218         enable_apic_mode();
1219 }
1220
1221 void disconnect_bsp_APIC(int virt_wire_setup)
1222 {
1223         /* Go back to Virtual Wire compatibility mode */
1224         unsigned long value;
1225
1226         /* For the spurious interrupt use vector F, and enable it */
1227         value = apic_read(APIC_SPIV);
1228         value &= ~APIC_VECTOR_MASK;
1229         value |= APIC_SPIV_APIC_ENABLED;
1230         value |= 0xf;
1231         apic_write(APIC_SPIV, value);
1232
1233         if (!virt_wire_setup) {
1234                 /*
1235                  * For LVT0 make it edge triggered, active high,
1236                  * external and enabled
1237                  */
1238                 value = apic_read(APIC_LVT0);
1239                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1240                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1241                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1242                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1243                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1244                 apic_write(APIC_LVT0, value);
1245         } else {
1246                 /* Disable LVT0 */
1247                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1248         }
1249
1250         /* For LVT1 make it edge triggered, active high, nmi and enabled */
1251         value = apic_read(APIC_LVT1);
1252         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1253                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1254                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1255         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1256         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1257         apic_write(APIC_LVT1, value);
1258 }
1259
1260 void __cpuinit generic_processor_info(int apicid, int version)
1261 {
1262         int cpu;
1263         cpumask_t tmp_map;
1264
1265         if (num_processors >= NR_CPUS) {
1266                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1267                        " Processor ignored.\n", NR_CPUS);
1268                 return;
1269         }
1270
1271         if (num_processors >= maxcpus) {
1272                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1273                        " Processor ignored.\n", maxcpus);
1274                 return;
1275         }
1276
1277         num_processors++;
1278         cpus_complement(tmp_map, cpu_present_map);
1279         cpu = first_cpu(tmp_map);
1280
1281         physid_set(apicid, phys_cpu_present_map);
1282         if (apicid == boot_cpu_physical_apicid) {
1283                 /*
1284                  * x86_bios_cpu_apicid is required to have processors listed
1285                  * in same order as logical cpu numbers. Hence the first
1286                  * entry is BSP, and so on.
1287                  */
1288                 cpu = 0;
1289         }
1290         if (apicid > max_physical_apicid)
1291                 max_physical_apicid = apicid;
1292
1293         /* are we being called early in kernel startup? */
1294         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1295                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1296                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1297
1298                 cpu_to_apicid[cpu] = apicid;
1299                 bios_cpu_apicid[cpu] = apicid;
1300         } else {
1301                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1302                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1303         }
1304
1305         cpu_set(cpu, cpu_possible_map);
1306         cpu_set(cpu, cpu_present_map);
1307 }
1308
1309 int hard_smp_processor_id(void)
1310 {
1311         return read_apic_id();
1312 }
1313
1314 /*
1315  * Power management
1316  */
1317 #ifdef CONFIG_PM
1318
1319 static struct {
1320         /* 'active' is true if the local APIC was enabled by us and
1321            not the BIOS; this signifies that we are also responsible
1322            for disabling it before entering apm/acpi suspend */
1323         int active;
1324         /* r/w apic fields */
1325         unsigned int apic_id;
1326         unsigned int apic_taskpri;
1327         unsigned int apic_ldr;
1328         unsigned int apic_dfr;
1329         unsigned int apic_spiv;
1330         unsigned int apic_lvtt;
1331         unsigned int apic_lvtpc;
1332         unsigned int apic_lvt0;
1333         unsigned int apic_lvt1;
1334         unsigned int apic_lvterr;
1335         unsigned int apic_tmict;
1336         unsigned int apic_tdcr;
1337         unsigned int apic_thmr;
1338 } apic_pm_state;
1339
1340 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1341 {
1342         unsigned long flags;
1343         int maxlvt;
1344
1345         if (!apic_pm_state.active)
1346                 return 0;
1347
1348         maxlvt = lapic_get_maxlvt();
1349
1350         apic_pm_state.apic_id = apic_read(APIC_ID);
1351         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1352         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1353         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1354         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1355         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1356         if (maxlvt >= 4)
1357                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1358         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1359         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1360         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1361         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1362         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1363 #ifdef CONFIG_X86_MCE_INTEL
1364         if (maxlvt >= 5)
1365                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1366 #endif
1367         local_irq_save(flags);
1368         disable_local_APIC();
1369         local_irq_restore(flags);
1370         return 0;
1371 }
1372
1373 static int lapic_resume(struct sys_device *dev)
1374 {
1375         unsigned int l, h;
1376         unsigned long flags;
1377         int maxlvt;
1378
1379         if (!apic_pm_state.active)
1380                 return 0;
1381
1382         maxlvt = lapic_get_maxlvt();
1383
1384         local_irq_save(flags);
1385         if (!x2apic) {
1386                 rdmsr(MSR_IA32_APICBASE, l, h);
1387                 l &= ~MSR_IA32_APICBASE_BASE;
1388                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1389                 wrmsr(MSR_IA32_APICBASE, l, h);
1390         } else
1391                 enable_x2apic();
1392
1393         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1394         apic_write(APIC_ID, apic_pm_state.apic_id);
1395         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1396         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1397         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1398         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1399         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1400         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1401 #ifdef CONFIG_X86_MCE_INTEL
1402         if (maxlvt >= 5)
1403                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1404 #endif
1405         if (maxlvt >= 4)
1406                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1407         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1408         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1409         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1410         apic_write(APIC_ESR, 0);
1411         apic_read(APIC_ESR);
1412         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1413         apic_write(APIC_ESR, 0);
1414         apic_read(APIC_ESR);
1415         local_irq_restore(flags);
1416         return 0;
1417 }
1418
1419 static struct sysdev_class lapic_sysclass = {
1420         .name           = "lapic",
1421         .resume         = lapic_resume,
1422         .suspend        = lapic_suspend,
1423 };
1424
1425 static struct sys_device device_lapic = {
1426         .id     = 0,
1427         .cls    = &lapic_sysclass,
1428 };
1429
1430 static void __cpuinit apic_pm_activate(void)
1431 {
1432         apic_pm_state.active = 1;
1433 }
1434
1435 static int __init init_lapic_sysfs(void)
1436 {
1437         int error;
1438
1439         if (!cpu_has_apic)
1440                 return 0;
1441         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1442
1443         error = sysdev_class_register(&lapic_sysclass);
1444         if (!error)
1445                 error = sysdev_register(&device_lapic);
1446         return error;
1447 }
1448 device_initcall(init_lapic_sysfs);
1449
1450 #else   /* CONFIG_PM */
1451
1452 static void apic_pm_activate(void) { }
1453
1454 #endif  /* CONFIG_PM */
1455
1456 /*
1457  * apic_is_clustered_box() -- Check if we can expect good TSC
1458  *
1459  * Thus far, the major user of this is IBM's Summit2 series:
1460  *
1461  * Clustered boxes may have unsynced TSC problems if they are
1462  * multi-chassis. Use available data to take a good guess.
1463  * If in doubt, go HPET.
1464  */
1465 __cpuinit int apic_is_clustered_box(void)
1466 {
1467         int i, clusters, zeros;
1468         unsigned id;
1469         u16 *bios_cpu_apicid;
1470         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
1471
1472         /*
1473          * there is not this kind of box with AMD CPU yet.
1474          * Some AMD box with quadcore cpu and 8 sockets apicid
1475          * will be [4, 0x23] or [8, 0x27] could be thought to
1476          * vsmp box still need checking...
1477          */
1478         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
1479                 return 0;
1480
1481         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1482         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
1483
1484         for (i = 0; i < NR_CPUS; i++) {
1485                 /* are we being called early in kernel startup? */
1486                 if (bios_cpu_apicid) {
1487                         id = bios_cpu_apicid[i];
1488                 }
1489                 else if (i < nr_cpu_ids) {
1490                         if (cpu_present(i))
1491                                 id = per_cpu(x86_bios_cpu_apicid, i);
1492                         else
1493                                 continue;
1494                 }
1495                 else
1496                         break;
1497
1498                 if (id != BAD_APICID)
1499                         __set_bit(APIC_CLUSTERID(id), clustermap);
1500         }
1501
1502         /* Problem:  Partially populated chassis may not have CPUs in some of
1503          * the APIC clusters they have been allocated.  Only present CPUs have
1504          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
1505          * Since clusters are allocated sequentially, count zeros only if
1506          * they are bounded by ones.
1507          */
1508         clusters = 0;
1509         zeros = 0;
1510         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
1511                 if (test_bit(i, clustermap)) {
1512                         clusters += 1 + zeros;
1513                         zeros = 0;
1514                 } else
1515                         ++zeros;
1516         }
1517
1518         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
1519          * not guaranteed to be synced between boards
1520          */
1521         if (is_vsmp_box() && clusters > 1)
1522                 return 1;
1523
1524         /*
1525          * If clusters > 2, then should be multi-chassis.
1526          * May have to revisit this when multi-core + hyperthreaded CPUs come
1527          * out, but AFAIK this will work even for them.
1528          */
1529         return (clusters > 2);
1530 }
1531
1532 static __init int setup_nox2apic(char *str)
1533 {
1534         disable_x2apic = 1;
1535         clear_cpu_cap(&boot_cpu_data, X86_FEATURE_X2APIC);
1536         return 0;
1537 }
1538 early_param("nox2apic", setup_nox2apic);
1539
1540
1541 /*
1542  * APIC command line parameters
1543  */
1544 static int __init apic_set_verbosity(char *str)
1545 {
1546         if (str == NULL)  {
1547                 skip_ioapic_setup = 0;
1548                 ioapic_force = 1;
1549                 return 0;
1550         }
1551         if (strcmp("debug", str) == 0)
1552                 apic_verbosity = APIC_DEBUG;
1553         else if (strcmp("verbose", str) == 0)
1554                 apic_verbosity = APIC_VERBOSE;
1555         else {
1556                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
1557                                 " use apic=verbose or apic=debug\n", str);
1558                 return -EINVAL;
1559         }
1560
1561         return 0;
1562 }
1563 early_param("apic", apic_set_verbosity);
1564
1565 static __init int setup_disableapic(char *str)
1566 {
1567         disable_apic = 1;
1568         setup_clear_cpu_cap(X86_FEATURE_APIC);
1569         return 0;
1570 }
1571 early_param("disableapic", setup_disableapic);
1572
1573 /* same as disableapic, for compatibility */
1574 static __init int setup_nolapic(char *str)
1575 {
1576         return setup_disableapic(str);
1577 }
1578 early_param("nolapic", setup_nolapic);
1579
1580 static int __init parse_lapic_timer_c2_ok(char *arg)
1581 {
1582         local_apic_timer_c2_ok = 1;
1583         return 0;
1584 }
1585 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1586
1587 static int __init parse_disable_apic_timer(char *arg)
1588 {
1589         disable_apic_timer = 1;
1590         return 0;
1591 }
1592 early_param("noapictimer", parse_disable_apic_timer);
1593
1594 static int __init parse_nolapic_timer(char *arg)
1595 {
1596         disable_apic_timer = 1;
1597         return 0;
1598 }
1599 early_param("nolapic_timer", parse_nolapic_timer);
1600
1601 static __init int setup_apicpmtimer(char *s)
1602 {
1603         apic_calibrate_pmtmr = 1;
1604         notsc_setup(NULL);
1605         return 0;
1606 }
1607 __setup("apicpmtimer", setup_apicpmtimer);
1608
1609 static int __init lapic_insert_resource(void)
1610 {
1611         if (!apic_phys)
1612                 return -1;
1613
1614         /* Put local APIC into the resource map. */
1615         lapic_resource.start = apic_phys;
1616         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1617         insert_resource(&iomem_resource, &lapic_resource);
1618
1619         return 0;
1620 }
1621
1622 /*
1623  * need call insert after e820_reserve_resources()
1624  * that is using request_resource
1625  */
1626 late_initcall(lapic_insert_resource);