arch/x86/kernel/apic_32.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/cpu.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30 #include <linux/dmi.h>
  31
  32 #include <asm/atomic.h>
  33 #include <asm/smp.h>
  34 #include <asm/mtrr.h>
  35 #include <asm/mpspec.h>
  36 #include <asm/desc.h>
  37 #include <asm/arch_hooks.h>
  38 #include <asm/hpet.h>
  39 #include <asm/i8253.h>
  40 #include <asm/nmi.h>
  41
  42 #include <mach_apic.h>
  43 #include <mach_apicdef.h>
  44 #include <mach_ipi.h>
  45
  46 /*
  47  * Sanity check
  48  */
  49 #if ((SPURIOUS_APIC_VECTOR & 0x0F) != 0x0F)
  50 # error SPURIOUS_APIC_VECTOR definition error
  51 #endif
  52
  53 unsigned long mp_lapic_addr;
  54
  55 /*
  56  * Knob to control our willingness to enable the local APIC.
  57  *
  58  * +1=force-enable
  59  */
  60 static int force_enable_local_apic;
  61 int disable_apic;
  62
  63 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
  64 static int disable_apic_timer __cpuinitdata;
  65 /* Local APIC timer works in C2 */
  66 int local_apic_timer_c2_ok;
  67 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  68
  69 int first_system_vector = 0xfe;
  70
  71 char system_vectors[NR_VECTORS] = { [0 ... NR_VECTORS-1] = SYS_VECTOR_FREE};
  72
  73 /*
  74  * Debug level, exported for io_apic.c
  75  */
  76 unsigned int apic_verbosity;
  77
  78 int pic_mode;
  79
  80 /* Have we found an MP table */
  81 int smp_found_config;
  82
  83 static struct resource lapic_resource = {
  84         .name = "Local APIC",
  85         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  86 };
  87
  88 static unsigned int calibration_result;
  89
  90 static int lapic_next_event(unsigned long delta,
  91                             struct clock_event_device *evt);
  92 static void lapic_timer_setup(enum clock_event_mode mode,
  93                               struct clock_event_device *evt);
  94 static void lapic_timer_broadcast(cpumask_t mask);
  95 static void apic_pm_activate(void);
  96
  97 /*
  98  * The local apic timer can be used for any function which is CPU local.
  99  */
 100 static struct clock_event_device lapic_clockevent = {
 101         .name           = "lapic",
 102         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 103                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 104         .shift          = 32,
 105         .set_mode       = lapic_timer_setup,
 106         .set_next_event = lapic_next_event,
 107         .broadcast      = lapic_timer_broadcast,
 108         .rating         = 100,
 109         .irq            = -1,
 110 };
 111 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 112
 113 /* Local APIC was disabled by the BIOS and enabled by the kernel */
 114 static int enabled_via_apicbase;
 115
 116 static unsigned long apic_phys;
 117 unsigned int __cpuinitdata maxcpus = NR_CPUS;
 118
 119
 120 /*
 121  * Get the LAPIC version
 122  */
 123 static inline int lapic_get_version(void)
 124 {
 125         return GET_APIC_VERSION(apic_read(APIC_LVR));
 126 }
 127
 128 /*
 129  * Check, if the APIC is integrated or a separate chip
 130  */
 131 static inline int lapic_is_integrated(void)
 132 {
 133 #ifdef CONFIG_X86_64
 134         return 1;
 135 #else
 136         return APIC_INTEGRATED(lapic_get_version());
 137 #endif
 138 }
 139
 140 /*
 141  * Check, whether this is a modern or a first generation APIC
 142  */
 143 static int modern_apic(void)
 144 {
 145         /* AMD systems use old APIC versions, so check the CPU */
 146         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 147             boot_cpu_data.x86 >= 0xf)
 148                 return 1;
 149         return lapic_get_version() >= 0x14;
 150 }
 151
 152 /*
 153  * Paravirt kernels also might be using these below ops. So we still
 154  * use generic apic_read()/apic_write(), which might be pointing to different
 155  * ops in PARAVIRT case.
 156  */
 157 void xapic_wait_icr_idle(void)
 158 {
 159         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 160                 cpu_relax();
 161 }
 162
 163 u32 safe_xapic_wait_icr_idle(void)
 164 {
 165         u32 send_status;
 166         int timeout;
 167
 168         timeout = 0;
 169         do {
 170                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 171                 if (!send_status)
 172                         break;
 173                 udelay(100);
 174         } while (timeout++ < 1000);
 175
 176         return send_status;
 177 }
 178
 179 void xapic_icr_write(u32 low, u32 id)
 180 {
 181         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 182         apic_write(APIC_ICR, low);
 183 }
 184
 185 u64 xapic_icr_read(void)
 186 {
 187         u32 icr1, icr2;
 188
 189         icr2 = apic_read(APIC_ICR2);
 190         icr1 = apic_read(APIC_ICR);
 191
 192         return icr1 | ((u64)icr2 << 32);
 193 }
 194
 195 static struct apic_ops xapic_ops = {
 196         .read = native_apic_mem_read,
 197         .write = native_apic_mem_write,
 198         .icr_read = xapic_icr_read,
 199         .icr_write = xapic_icr_write,
 200         .wait_icr_idle = xapic_wait_icr_idle,
 201         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 202 };
 203
 204 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 205 EXPORT_SYMBOL_GPL(apic_ops);
 206
 207 /**
 208  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 209  */
 210 void __cpuinit enable_NMI_through_LVT0(void)
 211 {
 212         unsigned int v;
 213
 214         /* unmask and set to NMI */
 215         v = APIC_DM_NMI;
 216
 217         /* Level triggered for 82489DX (32bit mode) */
 218         if (!lapic_is_integrated())
 219                 v |= APIC_LVT_LEVEL_TRIGGER;
 220
 221         apic_write(APIC_LVT0, v);
 222 }
 223
 224 /**
 225  * get_physical_broadcast - Get number of physical broadcast IDs
 226  */
 227 int get_physical_broadcast(void)
 228 {
 229         return modern_apic() ? 0xff : 0xf;
 230 }
 231
 232 /**
 233  * lapic_get_maxlvt - get the maximum number of local vector table entries
 234  */
 235 int lapic_get_maxlvt(void)
 236 {
 237         unsigned int v;
 238
 239         v = apic_read(APIC_LVR);
 240         /*
 241          * - we always have APIC integrated on 64bit mode
 242          * - 82489DXs do not report # of LVT entries
 243          */
 244         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 245 }
 246
 247 /*
 248  * Local APIC timer
 249  */
 250
 251 /* Clock divisor */
 252 #ifdef CONFG_X86_64
 253 #define APIC_DIVISOR 1
 254 #else
 255 #define APIC_DIVISOR 16
 256 #endif
 257
 258 /*
 259  * This function sets up the local APIC timer, with a timeout of
 260  * 'clocks' APIC bus clock. During calibration we actually call
 261  * this function twice on the boot CPU, once with a bogus timeout
 262  * value, second time for real. The other (noncalibrating) CPUs
 263  * call this function only once, with the real, calibrated value.
 264  *
 265  * We do reads before writes even if unnecessary, to get around the
 266  * P5 APIC double write bug.
 267  */
 268 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 269 {
 270         unsigned int lvtt_value, tmp_value;
 271
 272         lvtt_value = LOCAL_TIMER_VECTOR;
 273         if (!oneshot)
 274                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 275         if (!lapic_is_integrated())
 276                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 277
 278         if (!irqen)
 279                 lvtt_value |= APIC_LVT_MASKED;
 280
 281         apic_write(APIC_LVTT, lvtt_value);
 282
 283         /*
 284          * Divide PICLK by 16
 285          */
 286         tmp_value = apic_read(APIC_TDCR);
 287         apic_write(APIC_TDCR,
 288                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 289                 APIC_TDR_DIV_16);
 290
 291         if (!oneshot)
 292                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 293 }
 294
 295 /*
 296  * Setup extended LVT, AMD specific (K8, family 10h)
 297  *
 298  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 299  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 300  */
 301
 302 #define APIC_EILVT_LVTOFF_MCE 0
 303 #define APIC_EILVT_LVTOFF_IBS 1
 304
 305 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 306 {
 307         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 308         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 309
 310         apic_write(reg, v);
 311 }
 312
 313 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 314 {
 315         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 316         return APIC_EILVT_LVTOFF_MCE;
 317 }
 318
 319 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 320 {
 321         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 322         return APIC_EILVT_LVTOFF_IBS;
 323 }
 324
 325 /*
 326  * Program the next event, relative to now
 327  */
 328 static int lapic_next_event(unsigned long delta,
 329                             struct clock_event_device *evt)
 330 {
 331         apic_write(APIC_TMICT, delta);
 332         return 0;
 333 }
 334
 335 /*
 336  * Setup the lapic timer in periodic or oneshot mode
 337  */
 338 static void lapic_timer_setup(enum clock_event_mode mode,
 339                               struct clock_event_device *evt)
 340 {
 341         unsigned long flags;
 342         unsigned int v;
 343
 344         /* Lapic used as dummy for broadcast ? */
 345         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 346                 return;
 347
 348         local_irq_save(flags);
 349
 350         switch (mode) {
 351         case CLOCK_EVT_MODE_PERIODIC:
 352         case CLOCK_EVT_MODE_ONESHOT:
 353                 __setup_APIC_LVTT(calibration_result,
 354                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 355                 break;
 356         case CLOCK_EVT_MODE_UNUSED:
 357         case CLOCK_EVT_MODE_SHUTDOWN:
 358                 v = apic_read(APIC_LVTT);
 359                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 360                 apic_write(APIC_LVTT, v);
 361                 break;
 362         case CLOCK_EVT_MODE_RESUME:
 363                 /* Nothing to do here */
 364                 break;
 365         }
 366
 367         local_irq_restore(flags);
 368 }
 369
 370 /*
 371  * Local APIC timer broadcast function
 372  */
 373 static void lapic_timer_broadcast(cpumask_t mask)
 374 {
 375 #ifdef CONFIG_SMP
 376         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 377 #endif
 378 }
 379
 380 /*
 381  * Setup the local APIC timer for this CPU. Copy the initilized values
 382  * of the boot CPU and register the clock event in the framework.
 383  */
 384 static void __devinit setup_APIC_timer(void)
 385 {
 386         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 387
 388         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 389         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 390
 391         clockevents_register_device(levt);
 392 }
 393
 394 /*
 395  * In this functions we calibrate APIC bus clocks to the external timer.
 396  *
 397  * We want to do the calibration only once since we want to have local timer
 398  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 399  * frequency.
 400  *
 401  * This was previously done by reading the PIT/HPET and waiting for a wrap
 402  * around to find out, that a tick has elapsed. I have a box, where the PIT
 403  * readout is broken, so it never gets out of the wait loop again. This was
 404  * also reported by others.
 405  *
 406  * Monitoring the jiffies value is inaccurate and the clockevents
 407  * infrastructure allows us to do a simple substitution of the interrupt
 408  * handler.
 409  *
 410  * The calibration routine also uses the pm_timer when possible, as the PIT
 411  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 412  * back to normal later in the boot process).
 413  */
 414
 415 #define LAPIC_CAL_LOOPS         (HZ/10)
 416
 417 static __initdata int lapic_cal_loops = -1;
 418 static __initdata long lapic_cal_t1, lapic_cal_t2;
 419 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 420 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 421 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 422
 423 /*
 424  * Temporary interrupt handler.
 425  */
 426 static void __init lapic_cal_handler(struct clock_event_device *dev)
 427 {
 428         unsigned long long tsc = 0;
 429         long tapic = apic_read(APIC_TMCCT);
 430         unsigned long pm = acpi_pm_read_early();
 431
 432         if (cpu_has_tsc)
 433                 rdtscll(tsc);
 434
 435         switch (lapic_cal_loops++) {
 436         case 0:
 437                 lapic_cal_t1 = tapic;
 438                 lapic_cal_tsc1 = tsc;
 439                 lapic_cal_pm1 = pm;
 440                 lapic_cal_j1 = jiffies;
 441                 break;
 442
 443         case LAPIC_CAL_LOOPS:
 444                 lapic_cal_t2 = tapic;
 445                 lapic_cal_tsc2 = tsc;
 446                 if (pm < lapic_cal_pm1)
 447                         pm += ACPI_PM_OVRRUN;
 448                 lapic_cal_pm2 = pm;
 449                 lapic_cal_j2 = jiffies;
 450                 break;
 451         }
 452 }
 453
 454 static int __init calibrate_APIC_clock(void)
 455 {
 456         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 457         const long pm_100ms = PMTMR_TICKS_PER_SEC/10;
 458         const long pm_thresh = pm_100ms/100;
 459         void (*real_handler)(struct clock_event_device *dev);
 460         unsigned long deltaj;
 461         long delta, deltapm;
 462         int pm_referenced = 0;
 463
 464         local_irq_disable();
 465
 466         /* Replace the global interrupt handler */
 467         real_handler = global_clock_event->event_handler;
 468         global_clock_event->event_handler = lapic_cal_handler;
 469
 470         /*
 471          * Setup the APIC counter to 1e9. There is no way the lapic
 472          * can underflow in the 100ms detection time frame
 473          */
 474         __setup_APIC_LVTT(1000000000, 0, 0);
 475
 476         /* Let the interrupts run */
 477         local_irq_enable();
 478
 479         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 480                 cpu_relax();
 481
 482         local_irq_disable();
 483
 484         /* Restore the real event handler */
 485         global_clock_event->event_handler = real_handler;
 486
 487         /* Build delta t1-t2 as apic timer counts down */
 488         delta = lapic_cal_t1 - lapic_cal_t2;
 489         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 490
 491         /* Check, if the PM timer is available */
 492         deltapm = lapic_cal_pm2 - lapic_cal_pm1;
 493         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 494
 495         if (deltapm) {
 496                 unsigned long mult;
 497                 u64 res;
 498
 499                 mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 500
 501                 if (deltapm > (pm_100ms - pm_thresh) &&
 502                     deltapm < (pm_100ms + pm_thresh)) {
 503                         apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 504                 } else {
 505                         res = (((u64) deltapm) *  mult) >> 22;
 506                         do_div(res, 1000000);
 507                         printk(KERN_WARNING "APIC calibration not consistent "
 508                                "with PM Timer: %ldms instead of 100ms\n",
 509                                (long)res);
 510                         /* Correct the lapic counter value */
 511                         res = (((u64) delta) * pm_100ms);
 512                         do_div(res, deltapm);
 513                         printk(KERN_INFO "APIC delta adjusted to PM-Timer: "
 514                                "%lu (%ld)\n", (unsigned long) res, delta);
 515                         delta = (long) res;
 516                 }
 517                 pm_referenced = 1;
 518         }
 519
 520         /* Calculate the scaled math multiplication factor */
 521         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 522                                        lapic_clockevent.shift);
 523         lapic_clockevent.max_delta_ns =
 524                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 525         lapic_clockevent.min_delta_ns =
 526                 clockevent_delta2ns(0xF, &lapic_clockevent);
 527
 528         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 529
 530         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 531         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 532         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 533                     calibration_result);
 534
 535         if (cpu_has_tsc) {
 536                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 537                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 538                             "%ld.%04ld MHz.\n",
 539                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 540                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 541         }
 542
 543         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 544                     "%u.%04u MHz.\n",
 545                     calibration_result / (1000000 / HZ),
 546                     calibration_result % (1000000 / HZ));
 547
 548         /*
 549          * Do a sanity check on the APIC calibration result
 550          */
 551         if (calibration_result < (1000000 / HZ)) {
 552                 local_irq_enable();
 553                 printk(KERN_WARNING
 554                        "APIC frequency too slow, disabling apic timer\n");
 555                 return -1;
 556         }
 557
 558         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 559
 560         /* We trust the pm timer based calibration */
 561         if (!pm_referenced) {
 562                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 563
 564                 /*
 565                  * Setup the apic timer manually
 566                  */
 567                 levt->event_handler = lapic_cal_handler;
 568                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 569                 lapic_cal_loops = -1;
 570
 571                 /* Let the interrupts run */
 572                 local_irq_enable();
 573
 574                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 575                         cpu_relax();
 576
 577                 local_irq_disable();
 578
 579                 /* Stop the lapic timer */
 580                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 581
 582                 local_irq_enable();
 583
 584                 /* Jiffies delta */
 585                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 586                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 587
 588                 /* Check, if the jiffies result is consistent */
 589                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 590                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 591                 else
 592                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 593         } else
 594                 local_irq_enable();
 595
 596         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 597                 printk(KERN_WARNING
 598                        "APIC timer disabled due to verification failure.\n");
 599                         return -1;
 600         }
 601
 602         return 0;
 603 }
 604
 605 /*
 606  * Setup the boot APIC
 607  *
 608  * Calibrate and verify the result.
 609  */
 610 void __init setup_boot_APIC_clock(void)
 611 {
 612         /*
 613          * The local apic timer can be disabled via the kernel
 614          * commandline or from the CPU detection code. Register the lapic
 615          * timer as a dummy clock event source on SMP systems, so the
 616          * broadcast mechanism is used. On UP systems simply ignore it.
 617          */
 618         if (disable_apic_timer) {
 619                 printk(KERN_INFO "Disabling APIC timer\n");
 620                 /* No broadcast on UP ! */
 621                 if (num_possible_cpus() > 1) {
 622                         lapic_clockevent.mult = 1;
 623                         setup_APIC_timer();
 624                 }
 625                 return;
 626         }
 627
 628         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 629                     "calibrating APIC timer ...\n");
 630
 631         if (calibrate_APIC_clock()) {
 632                 /* No broadcast on UP ! */
 633                 if (num_possible_cpus() > 1)
 634                         setup_APIC_timer();
 635                 return;
 636         }
 637
 638         /*
 639          * If nmi_watchdog is set to IO_APIC, we need the
 640          * PIT/HPET going.  Otherwise register lapic as a dummy
 641          * device.
 642          */
 643         if (nmi_watchdog != NMI_IO_APIC)
 644                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 645         else
 646                 printk(KERN_WARNING "APIC timer registered as dummy,"
 647                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 648
 649         /* Setup the lapic or request the broadcast */
 650         setup_APIC_timer();
 651 }
 652
 653 void __devinit setup_secondary_APIC_clock(void)
 654 {
 655         setup_APIC_timer();
 656 }
 657
 658 /*
 659  * The guts of the apic timer interrupt
 660  */
 661 static void local_apic_timer_interrupt(void)
 662 {
 663         int cpu = smp_processor_id();
 664         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 665
 666         /*
 667          * Normally we should not be here till LAPIC has been initialized but
 668          * in some cases like kdump, its possible that there is a pending LAPIC
 669          * timer interrupt from previous kernel's context and is delivered in
 670          * new kernel the moment interrupts are enabled.
 671          *
 672          * Interrupts are enabled early and LAPIC is setup much later, hence
 673          * its possible that when we get here evt->event_handler is NULL.
 674          * Check for event_handler being NULL and discard the interrupt as
 675          * spurious.
 676          */
 677         if (!evt->event_handler) {
 678                 printk(KERN_WARNING
 679                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 680                 /* Switch it off */
 681                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 682                 return;
 683         }
 684
 685         /*
 686          * the NMI deadlock-detector uses this.
 687          */
 688         per_cpu(irq_stat, cpu).apic_timer_irqs++;
 689
 690         evt->event_handler(evt);
 691 }
 692
 693 /*
 694  * Local APIC timer interrupt. This is the most natural way for doing
 695  * local interrupts, but local timer interrupts can be emulated by
 696  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 697  *
 698  * [ if a single-CPU system runs an SMP kernel then we call the local
 699  *   interrupt as well. Thus we cannot inline the local irq ... ]
 700  */
 701 void smp_apic_timer_interrupt(struct pt_regs *regs)
 702 {
 703         struct pt_regs *old_regs = set_irq_regs(regs);
 704
 705         /*
 706          * NOTE! We'd better ACK the irq immediately,
 707          * because timer handling can be slow.
 708          */
 709         ack_APIC_irq();
 710         /*
 711          * update_process_times() expects us to have done irq_enter().
 712          * Besides, if we don't timer interrupts ignore the global
 713          * interrupt lock, which is the WrongThing (tm) to do.
 714          */
 715         irq_enter();
 716         local_apic_timer_interrupt();
 717         irq_exit();
 718
 719         set_irq_regs(old_regs);
 720 }
 721
 722 int setup_profiling_timer(unsigned int multiplier)
 723 {
 724         return -EINVAL;
 725 }
 726
 727 /*
 728  * Local APIC start and shutdown
 729  */
 730
 731 /**
 732  * clear_local_APIC - shutdown the local APIC
 733  *
 734  * This is called, when a CPU is disabled and before rebooting, so the state of
 735  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 736  * leftovers during boot.
 737  */
 738 void clear_local_APIC(void)
 739 {
 740         int maxlvt;
 741         u32 v;
 742
 743         /* APIC hasn't been mapped yet */
 744         if (!apic_phys)
 745                 return;
 746
 747         maxlvt = lapic_get_maxlvt();
 748         /*
 749          * Masking an LVT entry can trigger a local APIC error
 750          * if the vector is zero. Mask LVTERR first to prevent this.
 751          */
 752         if (maxlvt >= 3) {
 753                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 754                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 755         }
 756         /*
 757          * Careful: we have to set masks only first to deassert
 758          * any level-triggered sources.
 759          */
 760         v = apic_read(APIC_LVTT);
 761         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 762         v = apic_read(APIC_LVT0);
 763         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 764         v = apic_read(APIC_LVT1);
 765         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 766         if (maxlvt >= 4) {
 767                 v = apic_read(APIC_LVTPC);
 768                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 769         }
 770
 771         /* lets not touch this if we didn't frob it */
 772 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(X86_MCE_INTEL)
 773         if (maxlvt >= 5) {
 774                 v = apic_read(APIC_LVTTHMR);
 775                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 776         }
 777 #endif
 778         /*
 779          * Clean APIC state for other OSs:
 780          */
 781         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 782         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 783         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 784         if (maxlvt >= 3)
 785                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 786         if (maxlvt >= 4)
 787                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 788
 789         /* Integrated APIC (!82489DX) ? */
 790         if (lapic_is_integrated()) {
 791                 if (maxlvt > 3)
 792                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 793                         apic_write(APIC_ESR, 0);
 794                 apic_read(APIC_ESR);
 795         }
 796 }
 797
 798 /**
 799  * disable_local_APIC - clear and disable the local APIC
 800  */
 801 void disable_local_APIC(void)
 802 {
 803         unsigned int value;
 804
 805         clear_local_APIC();
 806
 807         /*
 808          * Disable APIC (implies clearing of registers
 809          * for 82489DX!).
 810          */
 811         value = apic_read(APIC_SPIV);
 812         value &= ~APIC_SPIV_APIC_ENABLED;
 813         apic_write(APIC_SPIV, value);
 814
 815 #ifdef CONFIG_X86_32
 816         /*
 817          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 818          * restore the disabled state.
 819          */
 820         if (enabled_via_apicbase) {
 821                 unsigned int l, h;
 822
 823                 rdmsr(MSR_IA32_APICBASE, l, h);
 824                 l &= ~MSR_IA32_APICBASE_ENABLE;
 825                 wrmsr(MSR_IA32_APICBASE, l, h);
 826         }
 827 #endif
 828 }
 829
 830 /*
 831  * If Linux enabled the LAPIC against the BIOS default disable it down before
 832  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 833  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 834  * for the case where Linux didn't enable the LAPIC.
 835  */
 836 void lapic_shutdown(void)
 837 {
 838         unsigned long flags;
 839
 840         if (!cpu_has_apic)
 841                 return;
 842
 843         local_irq_save(flags);
 844
 845 #ifdef CONFIG_X86_32
 846         if (!enabled_via_apicbase)
 847                 clear_local_APIC();
 848         else
 849 #endif
 850                 disable_local_APIC();
 851
 852
 853         local_irq_restore(flags);
 854 }
 855
 856 /*
 857  * This is to verify that we're looking at a real local APIC.
 858  * Check these against your board if the CPUs aren't getting
 859  * started for no apparent reason.
 860  */
 861 int __init verify_local_APIC(void)
 862 {
 863         unsigned int reg0, reg1;
 864
 865         /*
 866          * The version register is read-only in a real APIC.
 867          */
 868         reg0 = apic_read(APIC_LVR);
 869         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 870         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 871         reg1 = apic_read(APIC_LVR);
 872         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 873
 874         /*
 875          * The two version reads above should print the same
 876          * numbers.  If the second one is different, then we
 877          * poke at a non-APIC.
 878          */
 879         if (reg1 != reg0)
 880                 return 0;
 881
 882         /*
 883          * Check if the version looks reasonably.
 884          */
 885         reg1 = GET_APIC_VERSION(reg0);
 886         if (reg1 == 0x00 || reg1 == 0xff)
 887                 return 0;
 888         reg1 = lapic_get_maxlvt();
 889         if (reg1 < 0x02 || reg1 == 0xff)
 890                 return 0;
 891
 892         /*
 893          * The ID register is read/write in a real APIC.
 894          */
 895         reg0 = apic_read(APIC_ID);
 896         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 897         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 898         reg1 = apic_read(APIC_ID);
 899         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 900         apic_write(APIC_ID, reg0);
 901         if (reg1 != (reg0 ^ APIC_ID_MASK))
 902                 return 0;
 903
 904         /*
 905          * The next two are just to see if we have sane values.
 906          * They're only really relevant if we're in Virtual Wire
 907          * compatibility mode, but most boxes are anymore.
 908          */
 909         reg0 = apic_read(APIC_LVT0);
 910         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 911         reg1 = apic_read(APIC_LVT1);
 912         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 913
 914         return 1;
 915 }
 916
 917 /**
 918  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 919  */
 920 void __init sync_Arb_IDs(void)
 921 {
 922         /*
 923          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
 924          * needed on AMD.
 925          */
 926         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
 927                 return;
 928
 929         /*
 930          * Wait for idle.
 931          */
 932         apic_wait_icr_idle();
 933
 934         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 935         apic_write(APIC_ICR, APIC_DEST_ALLINC |
 936                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
 937 }
 938
 939 /*
 940  * An initial setup of the virtual wire mode.
 941  */
 942 void __init init_bsp_APIC(void)
 943 {
 944         unsigned int value;
 945
 946         /*
 947          * Don't do the setup now if we have a SMP BIOS as the
 948          * through-I/O-APIC virtual wire mode might be active.
 949          */
 950         if (smp_found_config || !cpu_has_apic)
 951                 return;
 952
 953         /*
 954          * Do not trust the local APIC being empty at bootup.
 955          */
 956         clear_local_APIC();
 957
 958         /*
 959          * Enable APIC.
 960          */
 961         value = apic_read(APIC_SPIV);
 962         value &= ~APIC_VECTOR_MASK;
 963         value |= APIC_SPIV_APIC_ENABLED;
 964
 965 #ifdef CONFIG_X86_32
 966         /* This bit is reserved on P4/Xeon and should be cleared */
 967         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
 968             (boot_cpu_data.x86 == 15))
 969                 value &= ~APIC_SPIV_FOCUS_DISABLED;
 970         else
 971 #endif
 972                 value |= APIC_SPIV_FOCUS_DISABLED;
 973         value |= SPURIOUS_APIC_VECTOR;
 974         apic_write(APIC_SPIV, value);
 975
 976         /*
 977          * Set up the virtual wire mode.
 978          */
 979         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 980         value = APIC_DM_NMI;
 981         if (!lapic_is_integrated())             /* 82489DX */
 982                 value |= APIC_LVT_LEVEL_TRIGGER;
 983         apic_write(APIC_LVT1, value);
 984 }
 985
 986 static void __cpuinit lapic_setup_esr(void)
 987 {
 988         unsigned long oldvalue, value, maxlvt;
 989         if (lapic_is_integrated() && !esr_disable) {
 990                 if (esr_disable) {
 991                         /*
 992                          * Something untraceable is creating bad interrupts on
 993                          * secondary quads ... for the moment, just leave the
 994                          * ESR disabled - we can't do anything useful with the
 995                          * errors anyway - mbligh
 996                          */
 997                         printk(KERN_INFO "Leaving ESR disabled.\n");
 998                         return;
 999                 }
1000                 /* !82489DX */
1001                 maxlvt = lapic_get_maxlvt();
1002                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1003                         apic_write(APIC_ESR, 0);
1004                 oldvalue = apic_read(APIC_ESR);
1005
1006                 /* enables sending errors */
1007                 value = ERROR_APIC_VECTOR;
1008                 apic_write(APIC_LVTERR, value);
1009                 /*
1010                  * spec says clear errors after enabling vector.
1011                  */
1012                 if (maxlvt > 3)
1013                         apic_write(APIC_ESR, 0);
1014                 value = apic_read(APIC_ESR);
1015                 if (value != oldvalue)
1016                         apic_printk(APIC_VERBOSE, "ESR value before enabling "
1017                                 "vector: 0x%08lx  after: 0x%08lx\n",
1018                                 oldvalue, value);
1019         } else {
1020                 printk(KERN_INFO "No ESR for 82489DX.\n");
1021         }
1022 }
1023
1024
1025 /**
1026  * setup_local_APIC - setup the local APIC
1027  */
1028 void __cpuinit setup_local_APIC(void)
1029 {
1030         unsigned long value, integrated;
1031         int i, j;
1032
1033         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1034         if (esr_disable) {
1035                 apic_write(APIC_ESR, 0);
1036                 apic_write(APIC_ESR, 0);
1037                 apic_write(APIC_ESR, 0);
1038                 apic_write(APIC_ESR, 0);
1039         }
1040
1041         integrated = lapic_is_integrated();
1042
1043         /*
1044          * Double-check whether this APIC is really registered.
1045          */
1046         if (!apic_id_registered())
1047                 WARN_ON_ONCE(1);
1048
1049         /*
1050          * Intel recommends to set DFR, LDR and TPR before enabling
1051          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1052          * document number 292116).  So here it goes...
1053          */
1054         init_apic_ldr();
1055
1056         /*
1057          * Set Task Priority to 'accept all'. We never change this
1058          * later on.
1059          */
1060         value = apic_read(APIC_TASKPRI);
1061         value &= ~APIC_TPRI_MASK;
1062         apic_write(APIC_TASKPRI, value);
1063
1064         /*
1065          * After a crash, we no longer service the interrupts and a pending
1066          * interrupt from previous kernel might still have ISR bit set.
1067          *
1068          * Most probably by now CPU has serviced that pending interrupt and
1069          * it might not have done the ack_APIC_irq() because it thought,
1070          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1071          * does not clear the ISR bit and cpu thinks it has already serivced
1072          * the interrupt. Hence a vector might get locked. It was noticed
1073          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1074          */
1075         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1076                 value = apic_read(APIC_ISR + i*0x10);
1077                 for (j = 31; j >= 0; j--) {
1078                         if (value & (1<<j))
1079                                 ack_APIC_irq();
1080                 }
1081         }
1082
1083         /*
1084          * Now that we are all set up, enable the APIC
1085          */
1086         value = apic_read(APIC_SPIV);
1087         value &= ~APIC_VECTOR_MASK;
1088         /*
1089          * Enable APIC
1090          */
1091         value |= APIC_SPIV_APIC_ENABLED;
1092
1093         /*
1094          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1095          * certain networking cards. If high frequency interrupts are
1096          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1097          * entry is masked/unmasked at a high rate as well then sooner or
1098          * later IOAPIC line gets 'stuck', no more interrupts are received
1099          * from the device. If focus CPU is disabled then the hang goes
1100          * away, oh well :-(
1101          *
1102          * [ This bug can be reproduced easily with a level-triggered
1103          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1104          *   BX chipset. ]
1105          */
1106         /*
1107          * Actually disabling the focus CPU check just makes the hang less
1108          * frequent as it makes the interrupt distributon model be more
1109          * like LRU than MRU (the short-term load is more even across CPUs).
1110          * See also the comment in end_level_ioapic_irq().  --macro
1111          */
1112
1113         /* Enable focus processor (bit==0) */
1114         value &= ~APIC_SPIV_FOCUS_DISABLED;
1115
1116         /*
1117          * Set spurious IRQ vector
1118          */
1119         value |= SPURIOUS_APIC_VECTOR;
1120         apic_write(APIC_SPIV, value);
1121
1122         /*
1123          * Set up LVT0, LVT1:
1124          *
1125          * set up through-local-APIC on the BP's LINT0. This is not
1126          * strictly necessary in pure symmetric-IO mode, but sometimes
1127          * we delegate interrupts to the 8259A.
1128          */
1129         /*
1130          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1131          */
1132         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1133         if (!smp_processor_id() && (pic_mode || !value)) {
1134                 value = APIC_DM_EXTINT;
1135                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1136                                 smp_processor_id());
1137         } else {
1138                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1139                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1140                                 smp_processor_id());
1141         }
1142         apic_write(APIC_LVT0, value);
1143
1144         /*
1145          * only the BP should see the LINT1 NMI signal, obviously.
1146          */
1147         if (!smp_processor_id())
1148                 value = APIC_DM_NMI;
1149         else
1150                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1151         if (!integrated)                /* 82489DX */
1152                 value |= APIC_LVT_LEVEL_TRIGGER;
1153         apic_write(APIC_LVT1, value);
1154 }
1155
1156 void __cpuinit end_local_APIC_setup(void)
1157 {
1158         unsigned long value;
1159
1160         lapic_setup_esr();
1161         /* Disable the local apic timer */
1162         value = apic_read(APIC_LVTT);
1163         value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1164         apic_write(APIC_LVTT, value);
1165
1166         setup_apic_nmi_watchdog(NULL);
1167         apic_pm_activate();
1168 }
1169
1170 /*
1171  * Detect and initialize APIC
1172  */
1173 static int __init detect_init_APIC(void)
1174 {
1175         u32 h, l, features;
1176
1177         /* Disabled by kernel option? */
1178         if (disable_apic)
1179                 return -1;
1180
1181         switch (boot_cpu_data.x86_vendor) {
1182         case X86_VENDOR_AMD:
1183                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1184                     (boot_cpu_data.x86 == 15))
1185                         break;
1186                 goto no_apic;
1187         case X86_VENDOR_INTEL:
1188                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1189                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1190                         break;
1191                 goto no_apic;
1192         default:
1193                 goto no_apic;
1194         }
1195
1196         if (!cpu_has_apic) {
1197                 /*
1198                  * Over-ride BIOS and try to enable the local APIC only if
1199                  * "lapic" specified.
1200                  */
1201                 if (!force_enable_local_apic) {
1202                         printk(KERN_INFO "Local APIC disabled by BIOS -- "
1203                                "you can enable it with \"lapic\"\n");
1204                         return -1;
1205                 }
1206                 /*
1207                  * Some BIOSes disable the local APIC in the APIC_BASE
1208                  * MSR. This can only be done in software for Intel P6 or later
1209                  * and AMD K7 (Model > 1) or later.
1210                  */
1211                 rdmsr(MSR_IA32_APICBASE, l, h);
1212                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1213                         printk(KERN_INFO
1214                                "Local APIC disabled by BIOS -- reenabling.\n");
1215                         l &= ~MSR_IA32_APICBASE_BASE;
1216                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1217                         wrmsr(MSR_IA32_APICBASE, l, h);
1218                         enabled_via_apicbase = 1;
1219                 }
1220         }
1221         /*
1222          * The APIC feature bit should now be enabled
1223          * in `cpuid'
1224          */
1225         features = cpuid_edx(1);
1226         if (!(features & (1 << X86_FEATURE_APIC))) {
1227                 printk(KERN_WARNING "Could not enable APIC!\n");
1228                 return -1;
1229         }
1230         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1231         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1232
1233         /* The BIOS may have set up the APIC at some other address */
1234         rdmsr(MSR_IA32_APICBASE, l, h);
1235         if (l & MSR_IA32_APICBASE_ENABLE)
1236                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1237
1238         printk(KERN_INFO "Found and enabled local APIC!\n");
1239
1240         apic_pm_activate();
1241
1242         return 0;
1243
1244 no_apic:
1245         printk(KERN_INFO "No local APIC present or hardware disabled\n");
1246         return -1;
1247 }
1248
1249 /**
1250  * init_apic_mappings - initialize APIC mappings
1251  */
1252 void __init init_apic_mappings(void)
1253 {
1254         /*
1255          * If no local APIC can be found then set up a fake all
1256          * zeroes page to simulate the local APIC and another
1257          * one for the IO-APIC.
1258          */
1259         if (!smp_found_config && detect_init_APIC()) {
1260                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1261                 apic_phys = __pa(apic_phys);
1262         } else
1263                 apic_phys = mp_lapic_addr;
1264
1265         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1266         printk(KERN_DEBUG "mapped APIC to %08lx (%08lx)\n", APIC_BASE,
1267                apic_phys);
1268
1269         /*
1270          * Fetch the APIC ID of the BSP in case we have a
1271          * default configuration (or the MP table is broken).
1272          */
1273         if (boot_cpu_physical_apicid == -1U)
1274                 boot_cpu_physical_apicid = read_apic_id();
1275
1276 }
1277
1278 /*
1279  * This initializes the IO-APIC and APIC hardware if this is
1280  * a UP kernel.
1281  */
1282
1283 int apic_version[MAX_APICS];
1284
1285 int __init APIC_init_uniprocessor(void)
1286 {
1287         if (!smp_found_config && !cpu_has_apic)
1288                 return -1;
1289
1290         /*
1291          * Complain if the BIOS pretends there is one.
1292          */
1293         if (!cpu_has_apic &&
1294             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1295                 printk(KERN_ERR "BIOS bug, local APIC #%d not detected!...\n",
1296                        boot_cpu_physical_apicid);
1297                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1298                 return -1;
1299         }
1300
1301         verify_local_APIC();
1302
1303         connect_bsp_APIC();
1304
1305         /*
1306          * Hack: In case of kdump, after a crash, kernel might be booting
1307          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1308          * might be zero if read from MP tables. Get it from LAPIC.
1309          */
1310 #ifdef CONFIG_CRASH_DUMP
1311         boot_cpu_physical_apicid = read_apic_id();
1312 #endif
1313         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1314
1315         setup_local_APIC();
1316
1317 #ifdef CONFIG_X86_IO_APIC
1318         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1319 #endif
1320                 localise_nmi_watchdog();
1321         end_local_APIC_setup();
1322 #ifdef CONFIG_X86_IO_APIC
1323         if (smp_found_config)
1324                 if (!skip_ioapic_setup && nr_ioapics)
1325                         setup_IO_APIC();
1326 #endif
1327         setup_boot_clock();
1328
1329         return 0;
1330 }
1331
1332 /*
1333  * Local APIC interrupts
1334  */
1335
1336 /*
1337  * This interrupt should _never_ happen with our APIC/SMP architecture
1338  */
1339 void smp_spurious_interrupt(struct pt_regs *regs)
1340 {
1341         unsigned long v;
1342
1343         irq_enter();
1344         /*
1345          * Check if this really is a spurious interrupt and ACK it
1346          * if it is a vectored one.  Just in case...
1347          * Spurious interrupts should not be ACKed.
1348          */
1349         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1350         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1351                 ack_APIC_irq();
1352
1353         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1354         printk(KERN_INFO "spurious APIC interrupt on CPU#%d, "
1355                "should never happen.\n", smp_processor_id());
1356         __get_cpu_var(irq_stat).irq_spurious_count++;
1357         irq_exit();
1358 }
1359
1360 /*
1361  * This interrupt should never happen with our APIC/SMP architecture
1362  */
1363 void smp_error_interrupt(struct pt_regs *regs)
1364 {
1365         unsigned long v, v1;
1366
1367         irq_enter();
1368         /* First tickle the hardware, only then report what went on. -- REW */
1369         v = apic_read(APIC_ESR);
1370         apic_write(APIC_ESR, 0);
1371         v1 = apic_read(APIC_ESR);
1372         ack_APIC_irq();
1373         atomic_inc(&irq_err_count);
1374
1375         /* Here is what the APIC error bits mean:
1376            0: Send CS error
1377            1: Receive CS error
1378            2: Send accept error
1379            3: Receive accept error
1380            4: Reserved
1381            5: Send illegal vector
1382            6: Received illegal vector
1383            7: Illegal register address
1384         */
1385         printk(KERN_DEBUG "APIC error on CPU%d: %02lx(%02lx)\n",
1386                 smp_processor_id(), v , v1);
1387         irq_exit();
1388 }
1389
1390 /**
1391  * connect_bsp_APIC - attach the APIC to the interrupt system
1392  */
1393 void __init connect_bsp_APIC(void)
1394 {
1395 #ifdef CONFIG_X86_32
1396         if (pic_mode) {
1397                 /*
1398                  * Do not trust the local APIC being empty at bootup.
1399                  */
1400                 clear_local_APIC();
1401                 /*
1402                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1403                  * local APIC to INT and NMI lines.
1404                  */
1405                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1406                                 "enabling APIC mode.\n");
1407                 outb(0x70, 0x22);
1408                 outb(0x01, 0x23);
1409         }
1410 #endif
1411         enable_apic_mode();
1412 }
1413
1414 /**
1415  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1416  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1417  *
1418  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1419  * APIC is disabled.
1420  */
1421 void disconnect_bsp_APIC(int virt_wire_setup)
1422 {
1423 #ifdef CONFIG_X86_32
1424         if (pic_mode) {
1425                 /*
1426                  * Put the board back into PIC mode (has an effect only on
1427                  * certain older boards).  Note that APIC interrupts, including
1428                  * IPIs, won't work beyond this point!  The only exception are
1429                  * INIT IPIs.
1430                  */
1431                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1432                                 "entering PIC mode.\n");
1433                 outb(0x70, 0x22);
1434                 outb(0x00, 0x23);
1435                 return;
1436         }
1437 #endif
1438
1439         /* Go back to Virtual Wire compatibility mode */
1440         unsigned int value;
1441
1442         /* For the spurious interrupt use vector F, and enable it */
1443         value = apic_read(APIC_SPIV);
1444         value &= ~APIC_VECTOR_MASK;
1445         value |= APIC_SPIV_APIC_ENABLED;
1446         value |= 0xf;
1447         apic_write(APIC_SPIV, value);
1448
1449         if (!virt_wire_setup) {
1450                 /*
1451                  * For LVT0 make it edge triggered, active high,
1452                  * external and enabled
1453                  */
1454                 value = apic_read(APIC_LVT0);
1455                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1456                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1457                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1458                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1459                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1460                 apic_write(APIC_LVT0, value);
1461         } else {
1462                 /* Disable LVT0 */
1463                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1464         }
1465
1466         /*
1467          * For LVT1 make it edge triggered, active high,
1468          * nmi and enabled
1469          */
1470         value = apic_read(APIC_LVT1);
1471         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1472                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1473                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1474         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1475         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1476         apic_write(APIC_LVT1, value);
1477 }
1478
1479 void __cpuinit generic_processor_info(int apicid, int version)
1480 {
1481         int cpu;
1482         cpumask_t tmp_map;
1483
1484         /*
1485          * Validate version
1486          */
1487         if (version == 0x0) {
1488                 printk(KERN_WARNING "BIOS bug, APIC version is 0 for CPU#%d! "
1489                                 "fixing up to 0x10. (tell your hw vendor)\n",
1490                                 version);
1491                 version = 0x10;
1492         }
1493         apic_version[apicid] = version;
1494
1495         if (num_processors >= NR_CPUS) {
1496                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1497                         "  Processor ignored.\n", NR_CPUS);
1498                 return;
1499         }
1500
1501         if (num_processors >= maxcpus) {
1502                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1503                         " Processor ignored.\n", maxcpus);
1504                 return;
1505         }
1506
1507         num_processors++;
1508         cpus_complement(tmp_map, cpu_present_map);
1509         cpu = first_cpu(tmp_map);
1510
1511         physid_set(apicid, phys_cpu_present_map);
1512         if (apicid == boot_cpu_physical_apicid) {
1513                 /*
1514                  * x86_bios_cpu_apicid is required to have processors listed
1515                  * in same order as logical cpu numbers. Hence the first
1516                  * entry is BSP, and so on.
1517                  */
1518                 cpu = 0;
1519         }
1520         if (apicid > max_physical_apicid)
1521                 max_physical_apicid = apicid;
1522
1523 #ifdef CONFIG_X86_32
1524         /*
1525          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1526          * but we need to work other dependencies like SMP_SUSPEND etc
1527          * before this can be done without some confusion.
1528          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1529          *       - Ashok Raj <ashok.raj@intel.com>
1530          */
1531         if (max_physical_apicid >= 8) {
1532                 switch (boot_cpu_data.x86_vendor) {
1533                 case X86_VENDOR_INTEL:
1534                         if (!APIC_XAPIC(version)) {
1535                                 def_to_bigsmp = 0;
1536                                 break;
1537                         }
1538                         /* If P4 and above fall through */
1539                 case X86_VENDOR_AMD:
1540                         def_to_bigsmp = 1;
1541                 }
1542         }
1543 #endif
1544
1545 #if defined(CONFIG_X86_SMP) || defined(CONFIG_X86_64)
1546         /* are we being called early in kernel startup? */
1547         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1548                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1549                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1550
1551                 cpu_to_apicid[cpu] = apicid;
1552                 bios_cpu_apicid[cpu] = apicid;
1553         } else {
1554                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1555                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1556         }
1557 #endif
1558
1559         cpu_set(cpu, cpu_possible_map);
1560         cpu_set(cpu, cpu_present_map);
1561 }
1562
1563 /*
1564  * Power management
1565  */
1566 #ifdef CONFIG_PM
1567
1568 static struct {
1569         /*
1570          * 'active' is true if the local APIC was enabled by us and
1571          * not the BIOS; this signifies that we are also responsible
1572          * for disabling it before entering apm/acpi suspend
1573          */
1574         int active;
1575         /* r/w apic fields */
1576         unsigned int apic_id;
1577         unsigned int apic_taskpri;
1578         unsigned int apic_ldr;
1579         unsigned int apic_dfr;
1580         unsigned int apic_spiv;
1581         unsigned int apic_lvtt;
1582         unsigned int apic_lvtpc;
1583         unsigned int apic_lvt0;
1584         unsigned int apic_lvt1;
1585         unsigned int apic_lvterr;
1586         unsigned int apic_tmict;
1587         unsigned int apic_tdcr;
1588         unsigned int apic_thmr;
1589 } apic_pm_state;
1590
1591 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1592 {
1593         unsigned long flags;
1594         int maxlvt;
1595
1596         if (!apic_pm_state.active)
1597                 return 0;
1598
1599         maxlvt = lapic_get_maxlvt();
1600
1601         apic_pm_state.apic_id = apic_read(APIC_ID);
1602         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1603         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1604         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1605         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1606         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1607         if (maxlvt >= 4)
1608                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1609         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1610         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1611         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1612         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1613         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1614 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1615         if (maxlvt >= 5)
1616                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1617 #endif
1618
1619         local_irq_save(flags);
1620         disable_local_APIC();
1621         local_irq_restore(flags);
1622         return 0;
1623 }
1624
1625 static int lapic_resume(struct sys_device *dev)
1626 {
1627         unsigned int l, h;
1628         unsigned long flags;
1629         int maxlvt;
1630
1631         if (!apic_pm_state.active)
1632                 return 0;
1633
1634         maxlvt = lapic_get_maxlvt();
1635
1636         local_irq_save(flags);
1637
1638 #ifdef CONFIG_X86_64
1639         if (x2apic)
1640                 enable_x2apic();
1641         else
1642 #endif
1643                 /*
1644                  * Make sure the APICBASE points to the right address
1645                  *
1646                  * FIXME! This will be wrong if we ever support suspend on
1647                  * SMP! We'll need to do this as part of the CPU restore!
1648                  */
1649                 rdmsr(MSR_IA32_APICBASE, l, h);
1650                 l &= ~MSR_IA32_APICBASE_BASE;
1651                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1652                 wrmsr(MSR_IA32_APICBASE, l, h);
1653
1654         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1655         apic_write(APIC_ID, apic_pm_state.apic_id);
1656         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1657         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1658         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1659         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1660         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1661         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1662 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1663         if (maxlvt >= 5)
1664                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1665 #endif
1666         if (maxlvt >= 4)
1667                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1668         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1669         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1670         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1671         apic_write(APIC_ESR, 0);
1672         apic_read(APIC_ESR);
1673         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1674         apic_write(APIC_ESR, 0);
1675         apic_read(APIC_ESR);
1676
1677         local_irq_restore(flags);
1678
1679         return 0;
1680 }
1681
1682 /*
1683  * This device has no shutdown method - fully functioning local APICs
1684  * are needed on every CPU up until machine_halt/restart/poweroff.
1685  */
1686
1687 static struct sysdev_class lapic_sysclass = {
1688         .name           = "lapic",
1689         .resume         = lapic_resume,
1690         .suspend        = lapic_suspend,
1691 };
1692
1693 static struct sys_device device_lapic = {
1694         .id     = 0,
1695         .cls    = &lapic_sysclass,
1696 };
1697
1698 static void __devinit apic_pm_activate(void)
1699 {
1700         apic_pm_state.active = 1;
1701 }
1702
1703 static int __init init_lapic_sysfs(void)
1704 {
1705         int error;
1706
1707         if (!cpu_has_apic)
1708                 return 0;
1709         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1710
1711         error = sysdev_class_register(&lapic_sysclass);
1712         if (!error)
1713                 error = sysdev_register(&device_lapic);
1714         return error;
1715 }
1716 device_initcall(init_lapic_sysfs);
1717
1718 #else   /* CONFIG_PM */
1719
1720 static void apic_pm_activate(void) { }
1721
1722 #endif  /* CONFIG_PM */
1723
1724 /*
1725  * APIC command line parameters
1726  */
1727 static int __init parse_lapic(char *arg)
1728 {
1729         force_enable_local_apic = 1;
1730         return 0;
1731 }
1732 early_param("lapic", parse_lapic);
1733
1734 static int __init parse_nolapic(char *arg)
1735 {
1736         disable_apic = 1;
1737         setup_clear_cpu_cap(X86_FEATURE_APIC);
1738         return 0;
1739 }
1740 early_param("nolapic", parse_nolapic);
1741
1742 static int __init parse_disable_apic_timer(char *arg)
1743 {
1744         disable_apic_timer = 1;
1745         return 0;
1746 }
1747 early_param("noapictimer", parse_disable_apic_timer);
1748
1749 static int __init parse_nolapic_timer(char *arg)
1750 {
1751         disable_apic_timer = 1;
1752         return 0;
1753 }
1754 early_param("nolapic_timer", parse_nolapic_timer);
1755
1756 static int __init parse_lapic_timer_c2_ok(char *arg)
1757 {
1758         local_apic_timer_c2_ok = 1;
1759         return 0;
1760 }
1761 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1762
1763 static int __init apic_set_verbosity(char *arg)
1764 {
1765         if (!arg)
1766                 return -EINVAL;
1767
1768         if (strcmp(arg, "debug") == 0)
1769                 apic_verbosity = APIC_DEBUG;
1770         else if (strcmp(arg, "verbose") == 0)
1771                 apic_verbosity = APIC_VERBOSE;
1772
1773         return 0;
1774 }
1775 early_param("apic", apic_set_verbosity);
1776
1777 static int __init lapic_insert_resource(void)
1778 {
1779         if (!apic_phys)
1780                 return -1;
1781
1782         /* Put local APIC into the resource map. */
1783         lapic_resource.start = apic_phys;
1784         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1785         insert_resource(&iomem_resource, &lapic_resource);
1786
1787         return 0;
1788 }
1789
1790 /*
1791  * need call insert after e820_reserve_resources()
1792  * that is using request_resource
1793  */
1794 late_initcall(lapic_insert_resource);