arch/x86/kernel/apic_32.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/cpu.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30 #include <linux/dmi.h>
  31
  32 #include <asm/atomic.h>
  33 #include <asm/smp.h>
  34 #include <asm/mtrr.h>
  35 #include <asm/mpspec.h>
  36 #include <asm/desc.h>
  37 #include <asm/arch_hooks.h>
  38 #include <asm/hpet.h>
  39 #include <asm/i8253.h>
  40 #include <asm/nmi.h>
  41
  42 #include <mach_apic.h>
  43 #include <mach_apicdef.h>
  44 #include <mach_ipi.h>
  45
  46 /*
  47  * Sanity check
  48  */
  49 #if ((SPURIOUS_APIC_VECTOR & 0x0F) != 0x0F)
  50 # error SPURIOUS_APIC_VECTOR definition error
  51 #endif
  52
  53 unsigned long mp_lapic_addr;
  54
  55 /*
  56  * Knob to control our willingness to enable the local APIC.
  57  *
  58  * +1=force-enable
  59  */
  60 static int force_enable_local_apic;
  61 int disable_apic;
  62
  63 /* Local APIC timer verification ok */
  64 static int local_apic_timer_verify_ok;
  65 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
  66 static int local_apic_timer_disabled;
  67 /* Local APIC timer works in C2 */
  68 int local_apic_timer_c2_ok;
  69 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  70
  71 int first_system_vector = 0xfe;
  72
  73 char system_vectors[NR_VECTORS] = { [0 ... NR_VECTORS-1] = SYS_VECTOR_FREE};
  74
  75 /*
  76  * Debug level, exported for io_apic.c
  77  */
  78 unsigned int apic_verbosity;
  79
  80 int pic_mode;
  81
  82 /* Have we found an MP table */
  83 int smp_found_config;
  84
  85 static struct resource lapic_resource = {
  86         .name = "Local APIC",
  87         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  88 };
  89
  90 static unsigned int calibration_result;
  91
  92 static int lapic_next_event(unsigned long delta,
  93                             struct clock_event_device *evt);
  94 static void lapic_timer_setup(enum clock_event_mode mode,
  95                               struct clock_event_device *evt);
  96 static void lapic_timer_broadcast(cpumask_t mask);
  97 static void apic_pm_activate(void);
  98
  99 /*
 100  * The local apic timer can be used for any function which is CPU local.
 101  */
 102 static struct clock_event_device lapic_clockevent = {
 103         .name           = "lapic",
 104         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 105                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 106         .shift          = 32,
 107         .set_mode       = lapic_timer_setup,
 108         .set_next_event = lapic_next_event,
 109         .broadcast      = lapic_timer_broadcast,
 110         .rating         = 100,
 111         .irq            = -1,
 112 };
 113 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 114
 115 /* Local APIC was disabled by the BIOS and enabled by the kernel */
 116 static int enabled_via_apicbase;
 117
 118 static unsigned long apic_phys;
 119
 120 /*
 121  * Get the LAPIC version
 122  */
 123 static inline int lapic_get_version(void)
 124 {
 125         return GET_APIC_VERSION(apic_read(APIC_LVR));
 126 }
 127
 128 /*
 129  * Check, if the APIC is integrated or a separate chip
 130  */
 131 static inline int lapic_is_integrated(void)
 132 {
 133         return APIC_INTEGRATED(lapic_get_version());
 134 }
 135
 136 /*
 137  * Check, whether this is a modern or a first generation APIC
 138  */
 139 static int modern_apic(void)
 140 {
 141         /* AMD systems use old APIC versions, so check the CPU */
 142         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 143             boot_cpu_data.x86 >= 0xf)
 144                 return 1;
 145         return lapic_get_version() >= 0x14;
 146 }
 147
 148 void apic_wait_icr_idle(void)
 149 {
 150         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 151                 cpu_relax();
 152 }
 153
 154 u32 safe_apic_wait_icr_idle(void)
 155 {
 156         u32 send_status;
 157         int timeout;
 158
 159         timeout = 0;
 160         do {
 161                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 162                 if (!send_status)
 163                         break;
 164                 udelay(100);
 165         } while (timeout++ < 1000);
 166
 167         return send_status;
 168 }
 169
 170 /**
 171  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 172  */
 173 void __cpuinit enable_NMI_through_LVT0(void)
 174 {
 175         unsigned int v = APIC_DM_NMI;
 176
 177         /* Level triggered for 82489DX */
 178         if (!lapic_is_integrated())
 179                 v |= APIC_LVT_LEVEL_TRIGGER;
 180         apic_write(APIC_LVT0, v);
 181 }
 182
 183 /**
 184  * get_physical_broadcast - Get number of physical broadcast IDs
 185  */
 186 int get_physical_broadcast(void)
 187 {
 188         return modern_apic() ? 0xff : 0xf;
 189 }
 190
 191 /**
 192  * lapic_get_maxlvt - get the maximum number of local vector table entries
 193  */
 194 int lapic_get_maxlvt(void)
 195 {
 196         unsigned int v;
 197
 198         v = apic_read(APIC_LVR);
 199         /*
 200          * - we always have APIC integrated on 64bit mode
 201          * - 82489DXs do not report # of LVT entries
 202          */
 203         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 204 }
 205
 206 /*
 207  * Local APIC timer
 208  */
 209
 210 /* Clock divisor is set to 16 */
 211 #define APIC_DIVISOR 16
 212
 213 /*
 214  * This function sets up the local APIC timer, with a timeout of
 215  * 'clocks' APIC bus clock. During calibration we actually call
 216  * this function twice on the boot CPU, once with a bogus timeout
 217  * value, second time for real. The other (noncalibrating) CPUs
 218  * call this function only once, with the real, calibrated value.
 219  */
 220 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 221 {
 222         unsigned int lvtt_value, tmp_value;
 223
 224         lvtt_value = LOCAL_TIMER_VECTOR;
 225         if (!oneshot)
 226                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 227         if (!lapic_is_integrated())
 228                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 229
 230         if (!irqen)
 231                 lvtt_value |= APIC_LVT_MASKED;
 232
 233         apic_write(APIC_LVTT, lvtt_value);
 234
 235         /*
 236          * Divide PICLK by 16
 237          */
 238         tmp_value = apic_read(APIC_TDCR);
 239         apic_write(APIC_TDCR,
 240                    (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 241                    APIC_TDR_DIV_16);
 242
 243         if (!oneshot)
 244                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 245 }
 246
 247 /*
 248  * Program the next event, relative to now
 249  */
 250 static int lapic_next_event(unsigned long delta,
 251                             struct clock_event_device *evt)
 252 {
 253         apic_write(APIC_TMICT, delta);
 254         return 0;
 255 }
 256
 257 /*
 258  * Setup the lapic timer in periodic or oneshot mode
 259  */
 260 static void lapic_timer_setup(enum clock_event_mode mode,
 261                               struct clock_event_device *evt)
 262 {
 263         unsigned long flags;
 264         unsigned int v;
 265
 266         /* Lapic used for broadcast ? */
 267         if (!local_apic_timer_verify_ok)
 268                 return;
 269
 270         local_irq_save(flags);
 271
 272         switch (mode) {
 273         case CLOCK_EVT_MODE_PERIODIC:
 274         case CLOCK_EVT_MODE_ONESHOT:
 275                 __setup_APIC_LVTT(calibration_result,
 276                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 277                 break;
 278         case CLOCK_EVT_MODE_UNUSED:
 279         case CLOCK_EVT_MODE_SHUTDOWN:
 280                 v = apic_read(APIC_LVTT);
 281                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 282                 apic_write(APIC_LVTT, v);
 283                 break;
 284         case CLOCK_EVT_MODE_RESUME:
 285                 /* Nothing to do here */
 286                 break;
 287         }
 288
 289         local_irq_restore(flags);
 290 }
 291
 292 /*
 293  * Local APIC timer broadcast function
 294  */
 295 static void lapic_timer_broadcast(cpumask_t mask)
 296 {
 297 #ifdef CONFIG_SMP
 298         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 299 #endif
 300 }
 301
 302 /*
 303  * Setup the local APIC timer for this CPU. Copy the initilized values
 304  * of the boot CPU and register the clock event in the framework.
 305  */
 306 static void __devinit setup_APIC_timer(void)
 307 {
 308         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 309
 310         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 311         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 312
 313         clockevents_register_device(levt);
 314 }
 315
 316 /*
 317  * In this functions we calibrate APIC bus clocks to the external timer.
 318  *
 319  * We want to do the calibration only once since we want to have local timer
 320  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 321  * frequency.
 322  *
 323  * This was previously done by reading the PIT/HPET and waiting for a wrap
 324  * around to find out, that a tick has elapsed. I have a box, where the PIT
 325  * readout is broken, so it never gets out of the wait loop again. This was
 326  * also reported by others.
 327  *
 328  * Monitoring the jiffies value is inaccurate and the clockevents
 329  * infrastructure allows us to do a simple substitution of the interrupt
 330  * handler.
 331  *
 332  * The calibration routine also uses the pm_timer when possible, as the PIT
 333  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 334  * back to normal later in the boot process).
 335  */
 336
 337 #define LAPIC_CAL_LOOPS         (HZ/10)
 338
 339 static __initdata int lapic_cal_loops = -1;
 340 static __initdata long lapic_cal_t1, lapic_cal_t2;
 341 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 342 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 343 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 344
 345 /*
 346  * Temporary interrupt handler.
 347  */
 348 static void __init lapic_cal_handler(struct clock_event_device *dev)
 349 {
 350         unsigned long long tsc = 0;
 351         long tapic = apic_read(APIC_TMCCT);
 352         unsigned long pm = acpi_pm_read_early();
 353
 354         if (cpu_has_tsc)
 355                 rdtscll(tsc);
 356
 357         switch (lapic_cal_loops++) {
 358         case 0:
 359                 lapic_cal_t1 = tapic;
 360                 lapic_cal_tsc1 = tsc;
 361                 lapic_cal_pm1 = pm;
 362                 lapic_cal_j1 = jiffies;
 363                 break;
 364
 365         case LAPIC_CAL_LOOPS:
 366                 lapic_cal_t2 = tapic;
 367                 lapic_cal_tsc2 = tsc;
 368                 if (pm < lapic_cal_pm1)
 369                         pm += ACPI_PM_OVRRUN;
 370                 lapic_cal_pm2 = pm;
 371                 lapic_cal_j2 = jiffies;
 372                 break;
 373         }
 374 }
 375
 376 static int __init calibrate_APIC_clock(void)
 377 {
 378         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 379         const long pm_100ms = PMTMR_TICKS_PER_SEC/10;
 380         const long pm_thresh = pm_100ms/100;
 381         void (*real_handler)(struct clock_event_device *dev);
 382         unsigned long deltaj;
 383         long delta, deltapm;
 384         int pm_referenced = 0;
 385
 386         local_irq_disable();
 387
 388         /* Replace the global interrupt handler */
 389         real_handler = global_clock_event->event_handler;
 390         global_clock_event->event_handler = lapic_cal_handler;
 391
 392         /*
 393          * Setup the APIC counter to 1e9. There is no way the lapic
 394          * can underflow in the 100ms detection time frame
 395          */
 396         __setup_APIC_LVTT(1000000000, 0, 0);
 397
 398         /* Let the interrupts run */
 399         local_irq_enable();
 400
 401         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 402                 cpu_relax();
 403
 404         local_irq_disable();
 405
 406         /* Restore the real event handler */
 407         global_clock_event->event_handler = real_handler;
 408
 409         /* Build delta t1-t2 as apic timer counts down */
 410         delta = lapic_cal_t1 - lapic_cal_t2;
 411         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 412
 413         /* Check, if the PM timer is available */
 414         deltapm = lapic_cal_pm2 - lapic_cal_pm1;
 415         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 416
 417         if (deltapm) {
 418                 unsigned long mult;
 419                 u64 res;
 420
 421                 mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 422
 423                 if (deltapm > (pm_100ms - pm_thresh) &&
 424                     deltapm < (pm_100ms + pm_thresh)) {
 425                         apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 426                 } else {
 427                         res = (((u64) deltapm) *  mult) >> 22;
 428                         do_div(res, 1000000);
 429                         printk(KERN_WARNING "APIC calibration not consistent "
 430                                "with PM Timer: %ldms instead of 100ms\n",
 431                                (long)res);
 432                         /* Correct the lapic counter value */
 433                         res = (((u64) delta) * pm_100ms);
 434                         do_div(res, deltapm);
 435                         printk(KERN_INFO "APIC delta adjusted to PM-Timer: "
 436                                "%lu (%ld)\n", (unsigned long) res, delta);
 437                         delta = (long) res;
 438                 }
 439                 pm_referenced = 1;
 440         }
 441
 442         /* Calculate the scaled math multiplication factor */
 443         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 444                                        lapic_clockevent.shift);
 445         lapic_clockevent.max_delta_ns =
 446                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 447         lapic_clockevent.min_delta_ns =
 448                 clockevent_delta2ns(0xF, &lapic_clockevent);
 449
 450         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 451
 452         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 453         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 454         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 455                     calibration_result);
 456
 457         if (cpu_has_tsc) {
 458                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 459                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 460                             "%ld.%04ld MHz.\n",
 461                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 462                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 463         }
 464
 465         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 466                     "%u.%04u MHz.\n",
 467                     calibration_result / (1000000 / HZ),
 468                     calibration_result % (1000000 / HZ));
 469
 470         /*
 471          * Do a sanity check on the APIC calibration result
 472          */
 473         if (calibration_result < (1000000 / HZ)) {
 474                 local_irq_enable();
 475                 printk(KERN_WARNING
 476                        "APIC frequency too slow, disabling apic timer\n");
 477                 return -1;
 478         }
 479
 480         local_apic_timer_verify_ok = 1;
 481
 482         /* We trust the pm timer based calibration */
 483         if (!pm_referenced) {
 484                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 485
 486                 /*
 487                  * Setup the apic timer manually
 488                  */
 489                 levt->event_handler = lapic_cal_handler;
 490                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 491                 lapic_cal_loops = -1;
 492
 493                 /* Let the interrupts run */
 494                 local_irq_enable();
 495
 496                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 497                         cpu_relax();
 498
 499                 local_irq_disable();
 500
 501                 /* Stop the lapic timer */
 502                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 503
 504                 local_irq_enable();
 505
 506                 /* Jiffies delta */
 507                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 508                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 509
 510                 /* Check, if the jiffies result is consistent */
 511                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 512                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 513                 else
 514                         local_apic_timer_verify_ok = 0;
 515         } else
 516                 local_irq_enable();
 517
 518         if (!local_apic_timer_verify_ok) {
 519                 printk(KERN_WARNING
 520                        "APIC timer disabled due to verification failure.\n");
 521                         return -1;
 522         }
 523
 524         return 0;
 525 }
 526
 527 /*
 528  * Setup the boot APIC
 529  *
 530  * Calibrate and verify the result.
 531  */
 532 void __init setup_boot_APIC_clock(void)
 533 {
 534         /*
 535          * The local apic timer can be disabled via the kernel
 536          * commandline or from the CPU detection code. Register the lapic
 537          * timer as a dummy clock event source on SMP systems, so the
 538          * broadcast mechanism is used. On UP systems simply ignore it.
 539          */
 540         if (local_apic_timer_disabled) {
 541                 /* No broadcast on UP ! */
 542                 if (num_possible_cpus() > 1) {
 543                         lapic_clockevent.mult = 1;
 544                         setup_APIC_timer();
 545                 }
 546                 return;
 547         }
 548
 549         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 550                     "calibrating APIC timer ...\n");
 551
 552         if (calibrate_APIC_clock()) {
 553                 /* No broadcast on UP ! */
 554                 if (num_possible_cpus() > 1)
 555                         setup_APIC_timer();
 556                 return;
 557         }
 558
 559         /*
 560          * If nmi_watchdog is set to IO_APIC, we need the
 561          * PIT/HPET going.  Otherwise register lapic as a dummy
 562          * device.
 563          */
 564         if (nmi_watchdog != NMI_IO_APIC)
 565                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 566         else
 567                 printk(KERN_WARNING "APIC timer registered as dummy,"
 568                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 569
 570         /* Setup the lapic or request the broadcast */
 571         setup_APIC_timer();
 572 }
 573
 574 void __devinit setup_secondary_APIC_clock(void)
 575 {
 576         setup_APIC_timer();
 577 }
 578
 579 /*
 580  * The guts of the apic timer interrupt
 581  */
 582 static void local_apic_timer_interrupt(void)
 583 {
 584         int cpu = smp_processor_id();
 585         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 586
 587         /*
 588          * Normally we should not be here till LAPIC has been initialized but
 589          * in some cases like kdump, its possible that there is a pending LAPIC
 590          * timer interrupt from previous kernel's context and is delivered in
 591          * new kernel the moment interrupts are enabled.
 592          *
 593          * Interrupts are enabled early and LAPIC is setup much later, hence
 594          * its possible that when we get here evt->event_handler is NULL.
 595          * Check for event_handler being NULL and discard the interrupt as
 596          * spurious.
 597          */
 598         if (!evt->event_handler) {
 599                 printk(KERN_WARNING
 600                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 601                 /* Switch it off */
 602                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 603                 return;
 604         }
 605
 606         /*
 607          * the NMI deadlock-detector uses this.
 608          */
 609         per_cpu(irq_stat, cpu).apic_timer_irqs++;
 610
 611         evt->event_handler(evt);
 612 }
 613
 614 /*
 615  * Local APIC timer interrupt. This is the most natural way for doing
 616  * local interrupts, but local timer interrupts can be emulated by
 617  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 618  *
 619  * [ if a single-CPU system runs an SMP kernel then we call the local
 620  *   interrupt as well. Thus we cannot inline the local irq ... ]
 621  */
 622 void smp_apic_timer_interrupt(struct pt_regs *regs)
 623 {
 624         struct pt_regs *old_regs = set_irq_regs(regs);
 625
 626         /*
 627          * NOTE! We'd better ACK the irq immediately,
 628          * because timer handling can be slow.
 629          */
 630         ack_APIC_irq();
 631         /*
 632          * update_process_times() expects us to have done irq_enter().
 633          * Besides, if we don't timer interrupts ignore the global
 634          * interrupt lock, which is the WrongThing (tm) to do.
 635          */
 636         irq_enter();
 637         local_apic_timer_interrupt();
 638         irq_exit();
 639
 640         set_irq_regs(old_regs);
 641 }
 642
 643 int setup_profiling_timer(unsigned int multiplier)
 644 {
 645         return -EINVAL;
 646 }
 647
 648 /*
 649  * Setup extended LVT, AMD specific (K8, family 10h)
 650  *
 651  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 652  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 653  */
 654
 655 #define APIC_EILVT_LVTOFF_MCE 0
 656 #define APIC_EILVT_LVTOFF_IBS 1
 657
 658 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 659 {
 660         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 661         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 662         apic_write(reg, v);
 663 }
 664
 665 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 666 {
 667         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 668         return APIC_EILVT_LVTOFF_MCE;
 669 }
 670
 671 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 672 {
 673         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 674         return APIC_EILVT_LVTOFF_IBS;
 675 }
 676
 677 /*
 678  * Local APIC start and shutdown
 679  */
 680
 681 /**
 682  * clear_local_APIC - shutdown the local APIC
 683  *
 684  * This is called, when a CPU is disabled and before rebooting, so the state of
 685  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 686  * leftovers during boot.
 687  */
 688 void clear_local_APIC(void)
 689 {
 690         int maxlvt;
 691         u32 v;
 692
 693         /* APIC hasn't been mapped yet */
 694         if (!apic_phys)
 695                 return;
 696
 697         maxlvt = lapic_get_maxlvt();
 698         /*
 699          * Masking an LVT entry can trigger a local APIC error
 700          * if the vector is zero. Mask LVTERR first to prevent this.
 701          */
 702         if (maxlvt >= 3) {
 703                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 704                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 705         }
 706         /*
 707          * Careful: we have to set masks only first to deassert
 708          * any level-triggered sources.
 709          */
 710         v = apic_read(APIC_LVTT);
 711         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 712         v = apic_read(APIC_LVT0);
 713         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 714         v = apic_read(APIC_LVT1);
 715         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 716         if (maxlvt >= 4) {
 717                 v = apic_read(APIC_LVTPC);
 718                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 719         }
 720
 721         /* lets not touch this if we didn't frob it */
 722 #ifdef CONFIG_X86_MCE_P4THERMAL
 723         if (maxlvt >= 5) {
 724                 v = apic_read(APIC_LVTTHMR);
 725                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 726         }
 727 #endif
 728         /*
 729          * Clean APIC state for other OSs:
 730          */
 731         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 732         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 733         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 734         if (maxlvt >= 3)
 735                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 736         if (maxlvt >= 4)
 737                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 738
 739 #ifdef CONFIG_X86_MCE_P4THERMAL
 740         if (maxlvt >= 5)
 741                 apic_write(APIC_LVTTHMR, APIC_LVT_MASKED);
 742 #endif
 743         /* Integrated APIC (!82489DX) ? */
 744         if (lapic_is_integrated()) {
 745                 if (maxlvt > 3)
 746                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 747                         apic_write(APIC_ESR, 0);
 748                 apic_read(APIC_ESR);
 749         }
 750 }
 751
 752 /**
 753  * disable_local_APIC - clear and disable the local APIC
 754  */
 755 void disable_local_APIC(void)
 756 {
 757         unsigned long value;
 758
 759         clear_local_APIC();
 760
 761         /*
 762          * Disable APIC (implies clearing of registers
 763          * for 82489DX!).
 764          */
 765         value = apic_read(APIC_SPIV);
 766         value &= ~APIC_SPIV_APIC_ENABLED;
 767         apic_write(APIC_SPIV, value);
 768
 769         /*
 770          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 771          * restore the disabled state.
 772          */
 773         if (enabled_via_apicbase) {
 774                 unsigned int l, h;
 775
 776                 rdmsr(MSR_IA32_APICBASE, l, h);
 777                 l &= ~MSR_IA32_APICBASE_ENABLE;
 778                 wrmsr(MSR_IA32_APICBASE, l, h);
 779         }
 780 }
 781
 782 /*
 783  * If Linux enabled the LAPIC against the BIOS default disable it down before
 784  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 785  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 786  * for the case where Linux didn't enable the LAPIC.
 787  */
 788 void lapic_shutdown(void)
 789 {
 790         unsigned long flags;
 791
 792         if (!cpu_has_apic)
 793                 return;
 794
 795         local_irq_save(flags);
 796         clear_local_APIC();
 797
 798         if (enabled_via_apicbase)
 799                 disable_local_APIC();
 800
 801         local_irq_restore(flags);
 802 }
 803
 804 /*
 805  * This is to verify that we're looking at a real local APIC.
 806  * Check these against your board if the CPUs aren't getting
 807  * started for no apparent reason.
 808  */
 809 int __init verify_local_APIC(void)
 810 {
 811         unsigned int reg0, reg1;
 812
 813         /*
 814          * The version register is read-only in a real APIC.
 815          */
 816         reg0 = apic_read(APIC_LVR);
 817         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 818         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 819         reg1 = apic_read(APIC_LVR);
 820         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 821
 822         /*
 823          * The two version reads above should print the same
 824          * numbers.  If the second one is different, then we
 825          * poke at a non-APIC.
 826          */
 827         if (reg1 != reg0)
 828                 return 0;
 829
 830         /*
 831          * Check if the version looks reasonably.
 832          */
 833         reg1 = GET_APIC_VERSION(reg0);
 834         if (reg1 == 0x00 || reg1 == 0xff)
 835                 return 0;
 836         reg1 = lapic_get_maxlvt();
 837         if (reg1 < 0x02 || reg1 == 0xff)
 838                 return 0;
 839
 840         /*
 841          * The ID register is read/write in a real APIC.
 842          */
 843         reg0 = apic_read(APIC_ID);
 844         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 845
 846         /*
 847          * The next two are just to see if we have sane values.
 848          * They're only really relevant if we're in Virtual Wire
 849          * compatibility mode, but most boxes are anymore.
 850          */
 851         reg0 = apic_read(APIC_LVT0);
 852         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 853         reg1 = apic_read(APIC_LVT1);
 854         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 855
 856         return 1;
 857 }
 858
 859 /**
 860  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 861  */
 862 void __init sync_Arb_IDs(void)
 863 {
 864         /*
 865          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
 866          * needed on AMD.
 867          */
 868         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
 869                 return;
 870         /*
 871          * Wait for idle.
 872          */
 873         apic_wait_icr_idle();
 874
 875         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 876         apic_write(APIC_ICR,
 877                    APIC_DEST_ALLINC | APIC_INT_LEVELTRIG | APIC_DM_INIT);
 878 }
 879
 880 /*
 881  * An initial setup of the virtual wire mode.
 882  */
 883 void __init init_bsp_APIC(void)
 884 {
 885         unsigned long value;
 886
 887         /*
 888          * Don't do the setup now if we have a SMP BIOS as the
 889          * through-I/O-APIC virtual wire mode might be active.
 890          */
 891         if (smp_found_config || !cpu_has_apic)
 892                 return;
 893
 894         /*
 895          * Do not trust the local APIC being empty at bootup.
 896          */
 897         clear_local_APIC();
 898
 899         /*
 900          * Enable APIC.
 901          */
 902         value = apic_read(APIC_SPIV);
 903         value &= ~APIC_VECTOR_MASK;
 904         value |= APIC_SPIV_APIC_ENABLED;
 905
 906         /* This bit is reserved on P4/Xeon and should be cleared */
 907         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
 908             (boot_cpu_data.x86 == 15))
 909                 value &= ~APIC_SPIV_FOCUS_DISABLED;
 910         else
 911                 value |= APIC_SPIV_FOCUS_DISABLED;
 912         value |= SPURIOUS_APIC_VECTOR;
 913         apic_write(APIC_SPIV, value);
 914
 915         /*
 916          * Set up the virtual wire mode.
 917          */
 918         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 919         value = APIC_DM_NMI;
 920         if (!lapic_is_integrated())             /* 82489DX */
 921                 value |= APIC_LVT_LEVEL_TRIGGER;
 922         apic_write(APIC_LVT1, value);
 923 }
 924
 925 static void __cpuinit lapic_setup_esr(void)
 926 {
 927         unsigned long oldvalue, value, maxlvt;
 928         if (lapic_is_integrated() && !esr_disable) {
 929                 /* !82489DX */
 930                 maxlvt = lapic_get_maxlvt();
 931                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
 932                         apic_write(APIC_ESR, 0);
 933                 oldvalue = apic_read(APIC_ESR);
 934
 935                 /* enables sending errors */
 936                 value = ERROR_APIC_VECTOR;
 937                 apic_write(APIC_LVTERR, value);
 938                 /*
 939                  * spec says clear errors after enabling vector.
 940                  */
 941                 if (maxlvt > 3)
 942                         apic_write(APIC_ESR, 0);
 943                 value = apic_read(APIC_ESR);
 944                 if (value != oldvalue)
 945                         apic_printk(APIC_VERBOSE, "ESR value before enabling "
 946                                 "vector: 0x%08lx  after: 0x%08lx\n",
 947                                 oldvalue, value);
 948         } else {
 949                 if (esr_disable)
 950                         /*
 951                          * Something untraceable is creating bad interrupts on
 952                          * secondary quads ... for the moment, just leave the
 953                          * ESR disabled - we can't do anything useful with the
 954                          * errors anyway - mbligh
 955                          */
 956                         printk(KERN_INFO "Leaving ESR disabled.\n");
 957                 else
 958                         printk(KERN_INFO "No ESR for 82489DX.\n");
 959         }
 960 }
 961
 962
 963 /**
 964  * setup_local_APIC - setup the local APIC
 965  */
 966 void __cpuinit setup_local_APIC(void)
 967 {
 968         unsigned long value, integrated;
 969         int i, j;
 970
 971         /* Pound the ESR really hard over the head with a big hammer - mbligh */
 972         if (esr_disable) {
 973                 apic_write(APIC_ESR, 0);
 974                 apic_write(APIC_ESR, 0);
 975                 apic_write(APIC_ESR, 0);
 976                 apic_write(APIC_ESR, 0);
 977         }
 978
 979         integrated = lapic_is_integrated();
 980
 981         /*
 982          * Double-check whether this APIC is really registered.
 983          */
 984         if (!apic_id_registered())
 985                 WARN_ON_ONCE(1);
 986
 987         /*
 988          * Intel recommends to set DFR, LDR and TPR before enabling
 989          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 990          * document number 292116).  So here it goes...
 991          */
 992         init_apic_ldr();
 993
 994         /*
 995          * Set Task Priority to 'accept all'. We never change this
 996          * later on.
 997          */
 998         value = apic_read(APIC_TASKPRI);
 999         value &= ~APIC_TPRI_MASK;
1000         apic_write(APIC_TASKPRI, value);
1001
1002         /*
1003          * After a crash, we no longer service the interrupts and a pending
1004          * interrupt from previous kernel might still have ISR bit set.
1005          *
1006          * Most probably by now CPU has serviced that pending interrupt and
1007          * it might not have done the ack_APIC_irq() because it thought,
1008          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1009          * does not clear the ISR bit and cpu thinks it has already serivced
1010          * the interrupt. Hence a vector might get locked. It was noticed
1011          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1012          */
1013         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1014                 value = apic_read(APIC_ISR + i*0x10);
1015                 for (j = 31; j >= 0; j--) {
1016                         if (value & (1<<j))
1017                                 ack_APIC_irq();
1018                 }
1019         }
1020
1021         /*
1022          * Now that we are all set up, enable the APIC
1023          */
1024         value = apic_read(APIC_SPIV);
1025         value &= ~APIC_VECTOR_MASK;
1026         /*
1027          * Enable APIC
1028          */
1029         value |= APIC_SPIV_APIC_ENABLED;
1030
1031         /*
1032          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1033          * certain networking cards. If high frequency interrupts are
1034          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1035          * entry is masked/unmasked at a high rate as well then sooner or
1036          * later IOAPIC line gets 'stuck', no more interrupts are received
1037          * from the device. If focus CPU is disabled then the hang goes
1038          * away, oh well :-(
1039          *
1040          * [ This bug can be reproduced easily with a level-triggered
1041          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1042          *   BX chipset. ]
1043          */
1044         /*
1045          * Actually disabling the focus CPU check just makes the hang less
1046          * frequent as it makes the interrupt distributon model be more
1047          * like LRU than MRU (the short-term load is more even across CPUs).
1048          * See also the comment in end_level_ioapic_irq().  --macro
1049          */
1050
1051         /* Enable focus processor (bit==0) */
1052         value &= ~APIC_SPIV_FOCUS_DISABLED;
1053
1054         /*
1055          * Set spurious IRQ vector
1056          */
1057         value |= SPURIOUS_APIC_VECTOR;
1058         apic_write(APIC_SPIV, value);
1059
1060         /*
1061          * Set up LVT0, LVT1:
1062          *
1063          * set up through-local-APIC on the BP's LINT0. This is not
1064          * strictly necessary in pure symmetric-IO mode, but sometimes
1065          * we delegate interrupts to the 8259A.
1066          */
1067         /*
1068          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1069          */
1070         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1071         if (!smp_processor_id() && (pic_mode || !value)) {
1072                 value = APIC_DM_EXTINT;
1073                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1074                                 smp_processor_id());
1075         } else {
1076                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1077                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1078                                 smp_processor_id());
1079         }
1080         apic_write(APIC_LVT0, value);
1081
1082         /*
1083          * only the BP should see the LINT1 NMI signal, obviously.
1084          */
1085         if (!smp_processor_id())
1086                 value = APIC_DM_NMI;
1087         else
1088                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1089         if (!integrated)                /* 82489DX */
1090                 value |= APIC_LVT_LEVEL_TRIGGER;
1091         apic_write(APIC_LVT1, value);
1092 }
1093
1094 void __cpuinit end_local_APIC_setup(void)
1095 {
1096         unsigned long value;
1097
1098         lapic_setup_esr();
1099         /* Disable the local apic timer */
1100         value = apic_read(APIC_LVTT);
1101         value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1102         apic_write(APIC_LVTT, value);
1103
1104         setup_apic_nmi_watchdog(NULL);
1105         apic_pm_activate();
1106 }
1107
1108 /*
1109  * Detect and initialize APIC
1110  */
1111 static int __init detect_init_APIC(void)
1112 {
1113         u32 h, l, features;
1114
1115         /* Disabled by kernel option? */
1116         if (disable_apic)
1117                 return -1;
1118
1119         switch (boot_cpu_data.x86_vendor) {
1120         case X86_VENDOR_AMD:
1121                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1122                     (boot_cpu_data.x86 == 15))
1123                         break;
1124                 goto no_apic;
1125         case X86_VENDOR_INTEL:
1126                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1127                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1128                         break;
1129                 goto no_apic;
1130         default:
1131                 goto no_apic;
1132         }
1133
1134         if (!cpu_has_apic) {
1135                 /*
1136                  * Over-ride BIOS and try to enable the local APIC only if
1137                  * "lapic" specified.
1138                  */
1139                 if (!force_enable_local_apic) {
1140                         printk(KERN_INFO "Local APIC disabled by BIOS -- "
1141                                "you can enable it with \"lapic\"\n");
1142                         return -1;
1143                 }
1144                 /*
1145                  * Some BIOSes disable the local APIC in the APIC_BASE
1146                  * MSR. This can only be done in software for Intel P6 or later
1147                  * and AMD K7 (Model > 1) or later.
1148                  */
1149                 rdmsr(MSR_IA32_APICBASE, l, h);
1150                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1151                         printk(KERN_INFO
1152                                "Local APIC disabled by BIOS -- reenabling.\n");
1153                         l &= ~MSR_IA32_APICBASE_BASE;
1154                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1155                         wrmsr(MSR_IA32_APICBASE, l, h);
1156                         enabled_via_apicbase = 1;
1157                 }
1158         }
1159         /*
1160          * The APIC feature bit should now be enabled
1161          * in `cpuid'
1162          */
1163         features = cpuid_edx(1);
1164         if (!(features & (1 << X86_FEATURE_APIC))) {
1165                 printk(KERN_WARNING "Could not enable APIC!\n");
1166                 return -1;
1167         }
1168         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1169         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1170
1171         /* The BIOS may have set up the APIC at some other address */
1172         rdmsr(MSR_IA32_APICBASE, l, h);
1173         if (l & MSR_IA32_APICBASE_ENABLE)
1174                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1175
1176         printk(KERN_INFO "Found and enabled local APIC!\n");
1177
1178         apic_pm_activate();
1179
1180         return 0;
1181
1182 no_apic:
1183         printk(KERN_INFO "No local APIC present or hardware disabled\n");
1184         return -1;
1185 }
1186
1187 /**
1188  * init_apic_mappings - initialize APIC mappings
1189  */
1190 void __init init_apic_mappings(void)
1191 {
1192         /*
1193          * If no local APIC can be found then set up a fake all
1194          * zeroes page to simulate the local APIC and another
1195          * one for the IO-APIC.
1196          */
1197         if (!smp_found_config && detect_init_APIC()) {
1198                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1199                 apic_phys = __pa(apic_phys);
1200         } else
1201                 apic_phys = mp_lapic_addr;
1202
1203         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1204         printk(KERN_DEBUG "mapped APIC to %08lx (%08lx)\n", APIC_BASE,
1205                apic_phys);
1206
1207         /*
1208          * Fetch the APIC ID of the BSP in case we have a
1209          * default configuration (or the MP table is broken).
1210          */
1211         if (boot_cpu_physical_apicid == -1U)
1212                 boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
1213
1214 }
1215
1216 /*
1217  * This initializes the IO-APIC and APIC hardware if this is
1218  * a UP kernel.
1219  */
1220
1221 int apic_version[MAX_APICS];
1222
1223 int __init APIC_init_uniprocessor(void)
1224 {
1225         if (!smp_found_config && !cpu_has_apic)
1226                 return -1;
1227
1228         /*
1229          * Complain if the BIOS pretends there is one.
1230          */
1231         if (!cpu_has_apic &&
1232             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1233                 printk(KERN_ERR "BIOS bug, local APIC #%d not detected!...\n",
1234                        boot_cpu_physical_apicid);
1235                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1236                 return -1;
1237         }
1238
1239         verify_local_APIC();
1240
1241         connect_bsp_APIC();
1242
1243         /*
1244          * Hack: In case of kdump, after a crash, kernel might be booting
1245          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1246          * might be zero if read from MP tables. Get it from LAPIC.
1247          */
1248 #ifdef CONFIG_CRASH_DUMP
1249         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
1250 #endif
1251         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1252
1253         setup_local_APIC();
1254
1255 #ifdef CONFIG_X86_IO_APIC
1256         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1257 #endif
1258                 localise_nmi_watchdog();
1259         end_local_APIC_setup();
1260 #ifdef CONFIG_X86_IO_APIC
1261         if (smp_found_config)
1262                 if (!skip_ioapic_setup && nr_ioapics)
1263                         setup_IO_APIC();
1264 #endif
1265         setup_boot_clock();
1266
1267         return 0;
1268 }
1269
1270 /*
1271  * Local APIC interrupts
1272  */
1273
1274 /*
1275  * This interrupt should _never_ happen with our APIC/SMP architecture
1276  */
1277 void smp_spurious_interrupt(struct pt_regs *regs)
1278 {
1279         unsigned long v;
1280
1281         irq_enter();
1282         /*
1283          * Check if this really is a spurious interrupt and ACK it
1284          * if it is a vectored one.  Just in case...
1285          * Spurious interrupts should not be ACKed.
1286          */
1287         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1288         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1289                 ack_APIC_irq();
1290
1291         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1292         printk(KERN_INFO "spurious APIC interrupt on CPU#%d, "
1293                "should never happen.\n", smp_processor_id());
1294         __get_cpu_var(irq_stat).irq_spurious_count++;
1295         irq_exit();
1296 }
1297
1298 /*
1299  * This interrupt should never happen with our APIC/SMP architecture
1300  */
1301 void smp_error_interrupt(struct pt_regs *regs)
1302 {
1303         unsigned long v, v1;
1304
1305         irq_enter();
1306         /* First tickle the hardware, only then report what went on. -- REW */
1307         v = apic_read(APIC_ESR);
1308         apic_write(APIC_ESR, 0);
1309         v1 = apic_read(APIC_ESR);
1310         ack_APIC_irq();
1311         atomic_inc(&irq_err_count);
1312
1313         /* Here is what the APIC error bits mean:
1314            0: Send CS error
1315            1: Receive CS error
1316            2: Send accept error
1317            3: Receive accept error
1318            4: Reserved
1319            5: Send illegal vector
1320            6: Received illegal vector
1321            7: Illegal register address
1322         */
1323         printk(KERN_DEBUG "APIC error on CPU%d: %02lx(%02lx)\n",
1324                 smp_processor_id(), v , v1);
1325         irq_exit();
1326 }
1327
1328 #ifdef CONFIG_SMP
1329 void __init smp_intr_init(void)
1330 {
1331         /*
1332          * IRQ0 must be given a fixed assignment and initialized,
1333          * because it's used before the IO-APIC is set up.
1334          */
1335         set_intr_gate(FIRST_DEVICE_VECTOR, interrupt[0]);
1336
1337         /*
1338          * The reschedule interrupt is a CPU-to-CPU reschedule-helper
1339          * IPI, driven by wakeup.
1340          */
1341         alloc_intr_gate(RESCHEDULE_VECTOR, reschedule_interrupt);
1342
1343         /* IPI for invalidation */
1344         alloc_intr_gate(INVALIDATE_TLB_VECTOR, invalidate_interrupt);
1345
1346         /* IPI for generic function call */
1347         alloc_intr_gate(CALL_FUNCTION_VECTOR, call_function_interrupt);
1348
1349         /* IPI for single call function */
1350         set_intr_gate(CALL_FUNCTION_SINGLE_VECTOR,
1351                                 call_function_single_interrupt);
1352 }
1353 #endif
1354
1355 /*
1356  * Initialize APIC interrupts
1357  */
1358 void __init apic_intr_init(void)
1359 {
1360 #ifdef CONFIG_SMP
1361         smp_intr_init();
1362 #endif
1363         /* self generated IPI for local APIC timer */
1364         alloc_intr_gate(LOCAL_TIMER_VECTOR, apic_timer_interrupt);
1365
1366         /* IPI vectors for APIC spurious and error interrupts */
1367         alloc_intr_gate(SPURIOUS_APIC_VECTOR, spurious_interrupt);
1368         alloc_intr_gate(ERROR_APIC_VECTOR, error_interrupt);
1369
1370         /* thermal monitor LVT interrupt */
1371 #ifdef CONFIG_X86_MCE_P4THERMAL
1372         alloc_intr_gate(THERMAL_APIC_VECTOR, thermal_interrupt);
1373 #endif
1374 }
1375
1376 /**
1377  * connect_bsp_APIC - attach the APIC to the interrupt system
1378  */
1379 void __init connect_bsp_APIC(void)
1380 {
1381         if (pic_mode) {
1382                 /*
1383                  * Do not trust the local APIC being empty at bootup.
1384                  */
1385                 clear_local_APIC();
1386                 /*
1387                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1388                  * local APIC to INT and NMI lines.
1389                  */
1390                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1391                                 "enabling APIC mode.\n");
1392                 outb(0x70, 0x22);
1393                 outb(0x01, 0x23);
1394         }
1395         enable_apic_mode();
1396 }
1397
1398 /**
1399  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1400  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1401  *
1402  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1403  * APIC is disabled.
1404  */
1405 void disconnect_bsp_APIC(int virt_wire_setup)
1406 {
1407         if (pic_mode) {
1408                 /*
1409                  * Put the board back into PIC mode (has an effect only on
1410                  * certain older boards).  Note that APIC interrupts, including
1411                  * IPIs, won't work beyond this point!  The only exception are
1412                  * INIT IPIs.
1413                  */
1414                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1415                                 "entering PIC mode.\n");
1416                 outb(0x70, 0x22);
1417                 outb(0x00, 0x23);
1418         } else {
1419                 /* Go back to Virtual Wire compatibility mode */
1420                 unsigned long value;
1421
1422                 /* For the spurious interrupt use vector F, and enable it */
1423                 value = apic_read(APIC_SPIV);
1424                 value &= ~APIC_VECTOR_MASK;
1425                 value |= APIC_SPIV_APIC_ENABLED;
1426                 value |= 0xf;
1427                 apic_write(APIC_SPIV, value);
1428
1429                 if (!virt_wire_setup) {
1430                         /*
1431                          * For LVT0 make it edge triggered, active high,
1432                          * external and enabled
1433                          */
1434                         value = apic_read(APIC_LVT0);
1435                         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1436                                 APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1437                                 APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1438                         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1439                         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1440                         apic_write(APIC_LVT0, value);
1441                 } else {
1442                         /* Disable LVT0 */
1443                         apic_write(APIC_LVT0, APIC_LVT_MASKED);
1444                 }
1445
1446                 /*
1447                  * For LVT1 make it edge triggered, active high, nmi and
1448                  * enabled
1449                  */
1450                 value = apic_read(APIC_LVT1);
1451                 value &= ~(
1452                         APIC_MODE_MASK | APIC_SEND_PENDING |
1453                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1454                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1455                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1456                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1457                 apic_write(APIC_LVT1, value);
1458         }
1459 }
1460
1461 unsigned int __cpuinitdata maxcpus = NR_CPUS;
1462
1463 void __cpuinit generic_processor_info(int apicid, int version)
1464 {
1465         int cpu;
1466         cpumask_t tmp_map;
1467         physid_mask_t phys_cpu;
1468
1469         /*
1470          * Validate version
1471          */
1472         if (version == 0x0) {
1473                 printk(KERN_WARNING "BIOS bug, APIC version is 0 for CPU#%d! "
1474                                 "fixing up to 0x10. (tell your hw vendor)\n",
1475                                 version);
1476                 version = 0x10;
1477         }
1478         apic_version[apicid] = version;
1479
1480         phys_cpu = apicid_to_cpu_present(apicid);
1481         physids_or(phys_cpu_present_map, phys_cpu_present_map, phys_cpu);
1482
1483         if (num_processors >= NR_CPUS) {
1484                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1485                         "  Processor ignored.\n", NR_CPUS);
1486                 return;
1487         }
1488
1489         if (num_processors >= maxcpus) {
1490                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1491                         " Processor ignored.\n", maxcpus);
1492                 return;
1493         }
1494
1495         num_processors++;
1496         cpus_complement(tmp_map, cpu_present_map);
1497         cpu = first_cpu(tmp_map);
1498
1499         if (apicid == boot_cpu_physical_apicid)
1500                 /*
1501                  * x86_bios_cpu_apicid is required to have processors listed
1502                  * in same order as logical cpu numbers. Hence the first
1503                  * entry is BSP, and so on.
1504                  */
1505                 cpu = 0;
1506
1507         if (apicid > max_physical_apicid)
1508                 max_physical_apicid = apicid;
1509
1510         /*
1511          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1512          * but we need to work other dependencies like SMP_SUSPEND etc
1513          * before this can be done without some confusion.
1514          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1515          *       - Ashok Raj <ashok.raj@intel.com>
1516          */
1517         if (max_physical_apicid >= 8) {
1518                 switch (boot_cpu_data.x86_vendor) {
1519                 case X86_VENDOR_INTEL:
1520                         if (!APIC_XAPIC(version)) {
1521                                 def_to_bigsmp = 0;
1522                                 break;
1523                         }
1524                         /* If P4 and above fall through */
1525                 case X86_VENDOR_AMD:
1526                         def_to_bigsmp = 1;
1527                 }
1528         }
1529 #ifdef CONFIG_SMP
1530         /* are we being called early in kernel startup? */
1531         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1532                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1533                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1534
1535                 cpu_to_apicid[cpu] = apicid;
1536                 bios_cpu_apicid[cpu] = apicid;
1537         } else {
1538                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1539                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1540         }
1541 #endif
1542         cpu_set(cpu, cpu_possible_map);
1543         cpu_set(cpu, cpu_present_map);
1544 }
1545
1546 /*
1547  * Power management
1548  */
1549 #ifdef CONFIG_PM
1550
1551 static struct {
1552         int active;
1553         /* r/w apic fields */
1554         unsigned int apic_id;
1555         unsigned int apic_taskpri;
1556         unsigned int apic_ldr;
1557         unsigned int apic_dfr;
1558         unsigned int apic_spiv;
1559         unsigned int apic_lvtt;
1560         unsigned int apic_lvtpc;
1561         unsigned int apic_lvt0;
1562         unsigned int apic_lvt1;
1563         unsigned int apic_lvterr;
1564         unsigned int apic_tmict;
1565         unsigned int apic_tdcr;
1566         unsigned int apic_thmr;
1567 } apic_pm_state;
1568
1569 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1570 {
1571         unsigned long flags;
1572         int maxlvt;
1573
1574         if (!apic_pm_state.active)
1575                 return 0;
1576
1577         maxlvt = lapic_get_maxlvt();
1578
1579         apic_pm_state.apic_id = apic_read(APIC_ID);
1580         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1581         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1582         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1583         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1584         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1585         if (maxlvt >= 4)
1586                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1587         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1588         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1589         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1590         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1591         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1592 #ifdef CONFIG_X86_MCE_P4THERMAL
1593         if (maxlvt >= 5)
1594                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1595 #endif
1596
1597         local_irq_save(flags);
1598         disable_local_APIC();
1599         local_irq_restore(flags);
1600         return 0;
1601 }
1602
1603 static int lapic_resume(struct sys_device *dev)
1604 {
1605         unsigned int l, h;
1606         unsigned long flags;
1607         int maxlvt;
1608
1609         if (!apic_pm_state.active)
1610                 return 0;
1611
1612         maxlvt = lapic_get_maxlvt();
1613
1614         local_irq_save(flags);
1615
1616         /*
1617          * Make sure the APICBASE points to the right address
1618          *
1619          * FIXME! This will be wrong if we ever support suspend on
1620          * SMP! We'll need to do this as part of the CPU restore!
1621          */
1622         rdmsr(MSR_IA32_APICBASE, l, h);
1623         l &= ~MSR_IA32_APICBASE_BASE;
1624         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1625         wrmsr(MSR_IA32_APICBASE, l, h);
1626
1627         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1628         apic_write(APIC_ID, apic_pm_state.apic_id);
1629         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1630         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1631         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1632         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1633         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1634         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1635 #ifdef CONFIG_X86_MCE_P4THERMAL
1636         if (maxlvt >= 5)
1637                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1638 #endif
1639         if (maxlvt >= 4)
1640                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1641         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1642         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1643         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1644         apic_write(APIC_ESR, 0);
1645         apic_read(APIC_ESR);
1646         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1647         apic_write(APIC_ESR, 0);
1648         apic_read(APIC_ESR);
1649         local_irq_restore(flags);
1650         return 0;
1651 }
1652
1653 /*
1654  * This device has no shutdown method - fully functioning local APICs
1655  * are needed on every CPU up until machine_halt/restart/poweroff.
1656  */
1657
1658 static struct sysdev_class lapic_sysclass = {
1659         .name           = "lapic",
1660         .resume         = lapic_resume,
1661         .suspend        = lapic_suspend,
1662 };
1663
1664 static struct sys_device device_lapic = {
1665         .id     = 0,
1666         .cls    = &lapic_sysclass,
1667 };
1668
1669 static void __devinit apic_pm_activate(void)
1670 {
1671         apic_pm_state.active = 1;
1672 }
1673
1674 static int __init init_lapic_sysfs(void)
1675 {
1676         int error;
1677
1678         if (!cpu_has_apic)
1679                 return 0;
1680         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1681
1682         error = sysdev_class_register(&lapic_sysclass);
1683         if (!error)
1684                 error = sysdev_register(&device_lapic);
1685         return error;
1686 }
1687 device_initcall(init_lapic_sysfs);
1688
1689 #else   /* CONFIG_PM */
1690
1691 static void apic_pm_activate(void) { }
1692
1693 #endif  /* CONFIG_PM */
1694
1695 /*
1696  * APIC command line parameters
1697  */
1698 static int __init parse_lapic(char *arg)
1699 {
1700         force_enable_local_apic = 1;
1701         return 0;
1702 }
1703 early_param("lapic", parse_lapic);
1704
1705 static int __init parse_nolapic(char *arg)
1706 {
1707         disable_apic = 1;
1708         setup_clear_cpu_cap(X86_FEATURE_APIC);
1709         return 0;
1710 }
1711 early_param("nolapic", parse_nolapic);
1712
1713 static int __init parse_disable_lapic_timer(char *arg)
1714 {
1715         local_apic_timer_disabled = 1;
1716         return 0;
1717 }
1718 early_param("nolapic_timer", parse_disable_lapic_timer);
1719
1720 static int __init parse_lapic_timer_c2_ok(char *arg)
1721 {
1722         local_apic_timer_c2_ok = 1;
1723         return 0;
1724 }
1725 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1726
1727 static int __init apic_set_verbosity(char *str)
1728 {
1729         if (strcmp("debug", str) == 0)
1730                 apic_verbosity = APIC_DEBUG;
1731         else if (strcmp("verbose", str) == 0)
1732                 apic_verbosity = APIC_VERBOSE;
1733         return 1;
1734 }
1735 __setup("apic=", apic_set_verbosity);
1736
1737 static int __init lapic_insert_resource(void)
1738 {
1739         if (!apic_phys)
1740                 return -1;
1741
1742         /* Put local APIC into the resource map. */
1743         lapic_resource.start = apic_phys;
1744         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1745         insert_resource(&iomem_resource, &lapic_resource);
1746
1747         return 0;
1748 }
1749
1750 /*
1751  * need call insert after e820_reserve_resources()
1752  * that is using request_resource
1753  */
1754 late_initcall(lapic_insert_resource);