arch/x86/kernel/apic_32.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/cpu.h>
  27 #include <linux/clockchips.h>
  28 #include <linux/acpi_pmtmr.h>
  29 #include <linux/module.h>
  30 #include <linux/dmi.h>
  31
  32 #include <asm/atomic.h>
  33 #include <asm/smp.h>
  34 #include <asm/mtrr.h>
  35 #include <asm/mpspec.h>
  36 #include <asm/desc.h>
  37 #include <asm/arch_hooks.h>
  38 #include <asm/hpet.h>
  39 #include <asm/i8253.h>
  40 #include <asm/nmi.h>
  41
  42 #include <mach_apic.h>
  43 #include <mach_apicdef.h>
  44 #include <mach_ipi.h>
  45
  46 /*
  47  * Sanity check
  48  */
  49 #if ((SPURIOUS_APIC_VECTOR & 0x0F) != 0x0F)
  50 # error SPURIOUS_APIC_VECTOR definition error
  51 #endif
  52
  53 unsigned long mp_lapic_addr;
  54
  55 /*
  56  * Knob to control our willingness to enable the local APIC.
  57  *
  58  * +1=force-enable
  59  */
  60 static int force_enable_local_apic;
  61 int disable_apic;
  62
  63 /* Local APIC timer verification ok */
  64 static int local_apic_timer_verify_ok;
  65 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
  66 static int local_apic_timer_disabled;
  67 /* Local APIC timer works in C2 */
  68 int local_apic_timer_c2_ok;
  69 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
  70
  71 int first_system_vector = 0xfe;
  72
  73 char system_vectors[NR_VECTORS] = { [0 ... NR_VECTORS-1] = SYS_VECTOR_FREE};
  74
  75 /*
  76  * Debug level, exported for io_apic.c
  77  */
  78 unsigned int apic_verbosity;
  79
  80 int pic_mode;
  81
  82 /* Have we found an MP table */
  83 int smp_found_config;
  84
  85 static struct resource lapic_resource = {
  86         .name = "Local APIC",
  87         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
  88 };
  89
  90 static unsigned int calibration_result;
  91
  92 static int lapic_next_event(unsigned long delta,
  93                             struct clock_event_device *evt);
  94 static void lapic_timer_setup(enum clock_event_mode mode,
  95                               struct clock_event_device *evt);
  96 static void lapic_timer_broadcast(cpumask_t mask);
  97 static void apic_pm_activate(void);
  98
  99 /*
 100  * The local apic timer can be used for any function which is CPU local.
 101  */
 102 static struct clock_event_device lapic_clockevent = {
 103         .name           = "lapic",
 104         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 105                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 106         .shift          = 32,
 107         .set_mode       = lapic_timer_setup,
 108         .set_next_event = lapic_next_event,
 109         .broadcast      = lapic_timer_broadcast,
 110         .rating         = 100,
 111         .irq            = -1,
 112 };
 113 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 114
 115 /* Local APIC was disabled by the BIOS and enabled by the kernel */
 116 static int enabled_via_apicbase;
 117
 118 static unsigned long apic_phys;
 119
 120 /*
 121  * Get the LAPIC version
 122  */
 123 static inline int lapic_get_version(void)
 124 {
 125         return GET_APIC_VERSION(apic_read(APIC_LVR));
 126 }
 127
 128 /*
 129  * Check, if the APIC is integrated or a separate chip
 130  */
 131 static inline int lapic_is_integrated(void)
 132 {
 133         return APIC_INTEGRATED(lapic_get_version());
 134 }
 135
 136 /*
 137  * Check, whether this is a modern or a first generation APIC
 138  */
 139 static int modern_apic(void)
 140 {
 141         /* AMD systems use old APIC versions, so check the CPU */
 142         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 143             boot_cpu_data.x86 >= 0xf)
 144                 return 1;
 145         return lapic_get_version() >= 0x14;
 146 }
 147
 148 void apic_wait_icr_idle(void)
 149 {
 150         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 151                 cpu_relax();
 152 }
 153
 154 u32 safe_apic_wait_icr_idle(void)
 155 {
 156         u32 send_status;
 157         int timeout;
 158
 159         timeout = 0;
 160         do {
 161                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 162                 if (!send_status)
 163                         break;
 164                 udelay(100);
 165         } while (timeout++ < 1000);
 166
 167         return send_status;
 168 }
 169
 170 /**
 171  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 172  */
 173 void __cpuinit enable_NMI_through_LVT0(void)
 174 {
 175         unsigned int v;
 176
 177         /* unmask and set to NMI */
 178         v = APIC_DM_NMI;
 179
 180         /* Level triggered for 82489DX (32bit mode) */
 181         if (!lapic_is_integrated())
 182                 v |= APIC_LVT_LEVEL_TRIGGER;
 183
 184         apic_write(APIC_LVT0, v);
 185 }
 186
 187 /**
 188  * get_physical_broadcast - Get number of physical broadcast IDs
 189  */
 190 int get_physical_broadcast(void)
 191 {
 192         return modern_apic() ? 0xff : 0xf;
 193 }
 194
 195 /**
 196  * lapic_get_maxlvt - get the maximum number of local vector table entries
 197  */
 198 int lapic_get_maxlvt(void)
 199 {
 200         unsigned int v;
 201
 202         v = apic_read(APIC_LVR);
 203         /*
 204          * - we always have APIC integrated on 64bit mode
 205          * - 82489DXs do not report # of LVT entries
 206          */
 207         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 208 }
 209
 210 /*
 211  * Local APIC timer
 212  */
 213
 214 /* Clock divisor is set to 16 */
 215 #define APIC_DIVISOR 16
 216
 217 /*
 218  * This function sets up the local APIC timer, with a timeout of
 219  * 'clocks' APIC bus clock. During calibration we actually call
 220  * this function twice on the boot CPU, once with a bogus timeout
 221  * value, second time for real. The other (noncalibrating) CPUs
 222  * call this function only once, with the real, calibrated value.
 223  */
 224 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 225 {
 226         unsigned int lvtt_value, tmp_value;
 227
 228         lvtt_value = LOCAL_TIMER_VECTOR;
 229         if (!oneshot)
 230                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 231         if (!lapic_is_integrated())
 232                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 233
 234         if (!irqen)
 235                 lvtt_value |= APIC_LVT_MASKED;
 236
 237         apic_write(APIC_LVTT, lvtt_value);
 238
 239         /*
 240          * Divide PICLK by 16
 241          */
 242         tmp_value = apic_read(APIC_TDCR);
 243         apic_write(APIC_TDCR,
 244                    (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 245                    APIC_TDR_DIV_16);
 246
 247         if (!oneshot)
 248                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 249 }
 250
 251 /*
 252  * Program the next event, relative to now
 253  */
 254 static int lapic_next_event(unsigned long delta,
 255                             struct clock_event_device *evt)
 256 {
 257         apic_write(APIC_TMICT, delta);
 258         return 0;
 259 }
 260
 261 /*
 262  * Setup the lapic timer in periodic or oneshot mode
 263  */
 264 static void lapic_timer_setup(enum clock_event_mode mode,
 265                               struct clock_event_device *evt)
 266 {
 267         unsigned long flags;
 268         unsigned int v;
 269
 270         /* Lapic used for broadcast ? */
 271         if (!local_apic_timer_verify_ok)
 272                 return;
 273
 274         local_irq_save(flags);
 275
 276         switch (mode) {
 277         case CLOCK_EVT_MODE_PERIODIC:
 278         case CLOCK_EVT_MODE_ONESHOT:
 279                 __setup_APIC_LVTT(calibration_result,
 280                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 281                 break;
 282         case CLOCK_EVT_MODE_UNUSED:
 283         case CLOCK_EVT_MODE_SHUTDOWN:
 284                 v = apic_read(APIC_LVTT);
 285                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 286                 apic_write(APIC_LVTT, v);
 287                 break;
 288         case CLOCK_EVT_MODE_RESUME:
 289                 /* Nothing to do here */
 290                 break;
 291         }
 292
 293         local_irq_restore(flags);
 294 }
 295
 296 /*
 297  * Local APIC timer broadcast function
 298  */
 299 static void lapic_timer_broadcast(cpumask_t mask)
 300 {
 301 #ifdef CONFIG_SMP
 302         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 303 #endif
 304 }
 305
 306 /*
 307  * Setup the local APIC timer for this CPU. Copy the initilized values
 308  * of the boot CPU and register the clock event in the framework.
 309  */
 310 static void __devinit setup_APIC_timer(void)
 311 {
 312         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 313
 314         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 315         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 316
 317         clockevents_register_device(levt);
 318 }
 319
 320 /*
 321  * In this functions we calibrate APIC bus clocks to the external timer.
 322  *
 323  * We want to do the calibration only once since we want to have local timer
 324  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 325  * frequency.
 326  *
 327  * This was previously done by reading the PIT/HPET and waiting for a wrap
 328  * around to find out, that a tick has elapsed. I have a box, where the PIT
 329  * readout is broken, so it never gets out of the wait loop again. This was
 330  * also reported by others.
 331  *
 332  * Monitoring the jiffies value is inaccurate and the clockevents
 333  * infrastructure allows us to do a simple substitution of the interrupt
 334  * handler.
 335  *
 336  * The calibration routine also uses the pm_timer when possible, as the PIT
 337  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 338  * back to normal later in the boot process).
 339  */
 340
 341 #define LAPIC_CAL_LOOPS         (HZ/10)
 342
 343 static __initdata int lapic_cal_loops = -1;
 344 static __initdata long lapic_cal_t1, lapic_cal_t2;
 345 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 346 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 347 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 348
 349 /*
 350  * Temporary interrupt handler.
 351  */
 352 static void __init lapic_cal_handler(struct clock_event_device *dev)
 353 {
 354         unsigned long long tsc = 0;
 355         long tapic = apic_read(APIC_TMCCT);
 356         unsigned long pm = acpi_pm_read_early();
 357
 358         if (cpu_has_tsc)
 359                 rdtscll(tsc);
 360
 361         switch (lapic_cal_loops++) {
 362         case 0:
 363                 lapic_cal_t1 = tapic;
 364                 lapic_cal_tsc1 = tsc;
 365                 lapic_cal_pm1 = pm;
 366                 lapic_cal_j1 = jiffies;
 367                 break;
 368
 369         case LAPIC_CAL_LOOPS:
 370                 lapic_cal_t2 = tapic;
 371                 lapic_cal_tsc2 = tsc;
 372                 if (pm < lapic_cal_pm1)
 373                         pm += ACPI_PM_OVRRUN;
 374                 lapic_cal_pm2 = pm;
 375                 lapic_cal_j2 = jiffies;
 376                 break;
 377         }
 378 }
 379
 380 static int __init calibrate_APIC_clock(void)
 381 {
 382         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 383         const long pm_100ms = PMTMR_TICKS_PER_SEC/10;
 384         const long pm_thresh = pm_100ms/100;
 385         void (*real_handler)(struct clock_event_device *dev);
 386         unsigned long deltaj;
 387         long delta, deltapm;
 388         int pm_referenced = 0;
 389
 390         local_irq_disable();
 391
 392         /* Replace the global interrupt handler */
 393         real_handler = global_clock_event->event_handler;
 394         global_clock_event->event_handler = lapic_cal_handler;
 395
 396         /*
 397          * Setup the APIC counter to 1e9. There is no way the lapic
 398          * can underflow in the 100ms detection time frame
 399          */
 400         __setup_APIC_LVTT(1000000000, 0, 0);
 401
 402         /* Let the interrupts run */
 403         local_irq_enable();
 404
 405         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 406                 cpu_relax();
 407
 408         local_irq_disable();
 409
 410         /* Restore the real event handler */
 411         global_clock_event->event_handler = real_handler;
 412
 413         /* Build delta t1-t2 as apic timer counts down */
 414         delta = lapic_cal_t1 - lapic_cal_t2;
 415         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 416
 417         /* Check, if the PM timer is available */
 418         deltapm = lapic_cal_pm2 - lapic_cal_pm1;
 419         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 420
 421         if (deltapm) {
 422                 unsigned long mult;
 423                 u64 res;
 424
 425                 mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 426
 427                 if (deltapm > (pm_100ms - pm_thresh) &&
 428                     deltapm < (pm_100ms + pm_thresh)) {
 429                         apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 430                 } else {
 431                         res = (((u64) deltapm) *  mult) >> 22;
 432                         do_div(res, 1000000);
 433                         printk(KERN_WARNING "APIC calibration not consistent "
 434                                "with PM Timer: %ldms instead of 100ms\n",
 435                                (long)res);
 436                         /* Correct the lapic counter value */
 437                         res = (((u64) delta) * pm_100ms);
 438                         do_div(res, deltapm);
 439                         printk(KERN_INFO "APIC delta adjusted to PM-Timer: "
 440                                "%lu (%ld)\n", (unsigned long) res, delta);
 441                         delta = (long) res;
 442                 }
 443                 pm_referenced = 1;
 444         }
 445
 446         /* Calculate the scaled math multiplication factor */
 447         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 448                                        lapic_clockevent.shift);
 449         lapic_clockevent.max_delta_ns =
 450                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 451         lapic_clockevent.min_delta_ns =
 452                 clockevent_delta2ns(0xF, &lapic_clockevent);
 453
 454         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 455
 456         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 457         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 458         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 459                     calibration_result);
 460
 461         if (cpu_has_tsc) {
 462                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 463                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 464                             "%ld.%04ld MHz.\n",
 465                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 466                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 467         }
 468
 469         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 470                     "%u.%04u MHz.\n",
 471                     calibration_result / (1000000 / HZ),
 472                     calibration_result % (1000000 / HZ));
 473
 474         /*
 475          * Do a sanity check on the APIC calibration result
 476          */
 477         if (calibration_result < (1000000 / HZ)) {
 478                 local_irq_enable();
 479                 printk(KERN_WARNING
 480                        "APIC frequency too slow, disabling apic timer\n");
 481                 return -1;
 482         }
 483
 484         local_apic_timer_verify_ok = 1;
 485
 486         /* We trust the pm timer based calibration */
 487         if (!pm_referenced) {
 488                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 489
 490                 /*
 491                  * Setup the apic timer manually
 492                  */
 493                 levt->event_handler = lapic_cal_handler;
 494                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 495                 lapic_cal_loops = -1;
 496
 497                 /* Let the interrupts run */
 498                 local_irq_enable();
 499
 500                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 501                         cpu_relax();
 502
 503                 local_irq_disable();
 504
 505                 /* Stop the lapic timer */
 506                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 507
 508                 local_irq_enable();
 509
 510                 /* Jiffies delta */
 511                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 512                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 513
 514                 /* Check, if the jiffies result is consistent */
 515                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 516                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 517                 else
 518                         local_apic_timer_verify_ok = 0;
 519         } else
 520                 local_irq_enable();
 521
 522         if (!local_apic_timer_verify_ok) {
 523                 printk(KERN_WARNING
 524                        "APIC timer disabled due to verification failure.\n");
 525                         return -1;
 526         }
 527
 528         return 0;
 529 }
 530
 531 /*
 532  * Setup the boot APIC
 533  *
 534  * Calibrate and verify the result.
 535  */
 536 void __init setup_boot_APIC_clock(void)
 537 {
 538         /*
 539          * The local apic timer can be disabled via the kernel
 540          * commandline or from the CPU detection code. Register the lapic
 541          * timer as a dummy clock event source on SMP systems, so the
 542          * broadcast mechanism is used. On UP systems simply ignore it.
 543          */
 544         if (local_apic_timer_disabled) {
 545                 /* No broadcast on UP ! */
 546                 if (num_possible_cpus() > 1) {
 547                         lapic_clockevent.mult = 1;
 548                         setup_APIC_timer();
 549                 }
 550                 return;
 551         }
 552
 553         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 554                     "calibrating APIC timer ...\n");
 555
 556         if (calibrate_APIC_clock()) {
 557                 /* No broadcast on UP ! */
 558                 if (num_possible_cpus() > 1)
 559                         setup_APIC_timer();
 560                 return;
 561         }
 562
 563         /*
 564          * If nmi_watchdog is set to IO_APIC, we need the
 565          * PIT/HPET going.  Otherwise register lapic as a dummy
 566          * device.
 567          */
 568         if (nmi_watchdog != NMI_IO_APIC)
 569                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 570         else
 571                 printk(KERN_WARNING "APIC timer registered as dummy,"
 572                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 573
 574         /* Setup the lapic or request the broadcast */
 575         setup_APIC_timer();
 576 }
 577
 578 void __devinit setup_secondary_APIC_clock(void)
 579 {
 580         setup_APIC_timer();
 581 }
 582
 583 /*
 584  * The guts of the apic timer interrupt
 585  */
 586 static void local_apic_timer_interrupt(void)
 587 {
 588         int cpu = smp_processor_id();
 589         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 590
 591         /*
 592          * Normally we should not be here till LAPIC has been initialized but
 593          * in some cases like kdump, its possible that there is a pending LAPIC
 594          * timer interrupt from previous kernel's context and is delivered in
 595          * new kernel the moment interrupts are enabled.
 596          *
 597          * Interrupts are enabled early and LAPIC is setup much later, hence
 598          * its possible that when we get here evt->event_handler is NULL.
 599          * Check for event_handler being NULL and discard the interrupt as
 600          * spurious.
 601          */
 602         if (!evt->event_handler) {
 603                 printk(KERN_WARNING
 604                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 605                 /* Switch it off */
 606                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 607                 return;
 608         }
 609
 610         /*
 611          * the NMI deadlock-detector uses this.
 612          */
 613         per_cpu(irq_stat, cpu).apic_timer_irqs++;
 614
 615         evt->event_handler(evt);
 616 }
 617
 618 /*
 619  * Local APIC timer interrupt. This is the most natural way for doing
 620  * local interrupts, but local timer interrupts can be emulated by
 621  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 622  *
 623  * [ if a single-CPU system runs an SMP kernel then we call the local
 624  *   interrupt as well. Thus we cannot inline the local irq ... ]
 625  */
 626 void smp_apic_timer_interrupt(struct pt_regs *regs)
 627 {
 628         struct pt_regs *old_regs = set_irq_regs(regs);
 629
 630         /*
 631          * NOTE! We'd better ACK the irq immediately,
 632          * because timer handling can be slow.
 633          */
 634         ack_APIC_irq();
 635         /*
 636          * update_process_times() expects us to have done irq_enter().
 637          * Besides, if we don't timer interrupts ignore the global
 638          * interrupt lock, which is the WrongThing (tm) to do.
 639          */
 640         irq_enter();
 641         local_apic_timer_interrupt();
 642         irq_exit();
 643
 644         set_irq_regs(old_regs);
 645 }
 646
 647 int setup_profiling_timer(unsigned int multiplier)
 648 {
 649         return -EINVAL;
 650 }
 651
 652 /*
 653  * Setup extended LVT, AMD specific (K8, family 10h)
 654  *
 655  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 656  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 657  */
 658
 659 #define APIC_EILVT_LVTOFF_MCE 0
 660 #define APIC_EILVT_LVTOFF_IBS 1
 661
 662 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 663 {
 664         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 665         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 666         apic_write(reg, v);
 667 }
 668
 669 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 670 {
 671         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 672         return APIC_EILVT_LVTOFF_MCE;
 673 }
 674
 675 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 676 {
 677         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 678         return APIC_EILVT_LVTOFF_IBS;
 679 }
 680
 681 /*
 682  * Local APIC start and shutdown
 683  */
 684
 685 /**
 686  * clear_local_APIC - shutdown the local APIC
 687  *
 688  * This is called, when a CPU is disabled and before rebooting, so the state of
 689  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 690  * leftovers during boot.
 691  */
 692 void clear_local_APIC(void)
 693 {
 694         int maxlvt;
 695         u32 v;
 696
 697         /* APIC hasn't been mapped yet */
 698         if (!apic_phys)
 699                 return;
 700
 701         maxlvt = lapic_get_maxlvt();
 702         /*
 703          * Masking an LVT entry can trigger a local APIC error
 704          * if the vector is zero. Mask LVTERR first to prevent this.
 705          */
 706         if (maxlvt >= 3) {
 707                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 708                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 709         }
 710         /*
 711          * Careful: we have to set masks only first to deassert
 712          * any level-triggered sources.
 713          */
 714         v = apic_read(APIC_LVTT);
 715         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 716         v = apic_read(APIC_LVT0);
 717         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 718         v = apic_read(APIC_LVT1);
 719         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 720         if (maxlvt >= 4) {
 721                 v = apic_read(APIC_LVTPC);
 722                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 723         }
 724
 725         /* lets not touch this if we didn't frob it */
 726 #ifdef CONFIG_X86_MCE_P4THERMAL
 727         if (maxlvt >= 5) {
 728                 v = apic_read(APIC_LVTTHMR);
 729                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 730         }
 731 #endif
 732         /*
 733          * Clean APIC state for other OSs:
 734          */
 735         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 736         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 737         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 738         if (maxlvt >= 3)
 739                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 740         if (maxlvt >= 4)
 741                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 742
 743 #ifdef CONFIG_X86_MCE_P4THERMAL
 744         if (maxlvt >= 5)
 745                 apic_write(APIC_LVTTHMR, APIC_LVT_MASKED);
 746 #endif
 747         /* Integrated APIC (!82489DX) ? */
 748         if (lapic_is_integrated()) {
 749                 if (maxlvt > 3)
 750                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 751                         apic_write(APIC_ESR, 0);
 752                 apic_read(APIC_ESR);
 753         }
 754 }
 755
 756 /**
 757  * disable_local_APIC - clear and disable the local APIC
 758  */
 759 void disable_local_APIC(void)
 760 {
 761         unsigned long value;
 762
 763         clear_local_APIC();
 764
 765         /*
 766          * Disable APIC (implies clearing of registers
 767          * for 82489DX!).
 768          */
 769         value = apic_read(APIC_SPIV);
 770         value &= ~APIC_SPIV_APIC_ENABLED;
 771         apic_write(APIC_SPIV, value);
 772
 773         /*
 774          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 775          * restore the disabled state.
 776          */
 777         if (enabled_via_apicbase) {
 778                 unsigned int l, h;
 779
 780                 rdmsr(MSR_IA32_APICBASE, l, h);
 781                 l &= ~MSR_IA32_APICBASE_ENABLE;
 782                 wrmsr(MSR_IA32_APICBASE, l, h);
 783         }
 784 }
 785
 786 /*
 787  * If Linux enabled the LAPIC against the BIOS default disable it down before
 788  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 789  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 790  * for the case where Linux didn't enable the LAPIC.
 791  */
 792 void lapic_shutdown(void)
 793 {
 794         unsigned long flags;
 795
 796         if (!cpu_has_apic)
 797                 return;
 798
 799         local_irq_save(flags);
 800         clear_local_APIC();
 801
 802         if (enabled_via_apicbase)
 803                 disable_local_APIC();
 804
 805         local_irq_restore(flags);
 806 }
 807
 808 /*
 809  * This is to verify that we're looking at a real local APIC.
 810  * Check these against your board if the CPUs aren't getting
 811  * started for no apparent reason.
 812  */
 813 int __init verify_local_APIC(void)
 814 {
 815         unsigned int reg0, reg1;
 816
 817         /*
 818          * The version register is read-only in a real APIC.
 819          */
 820         reg0 = apic_read(APIC_LVR);
 821         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 822         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 823         reg1 = apic_read(APIC_LVR);
 824         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 825
 826         /*
 827          * The two version reads above should print the same
 828          * numbers.  If the second one is different, then we
 829          * poke at a non-APIC.
 830          */
 831         if (reg1 != reg0)
 832                 return 0;
 833
 834         /*
 835          * Check if the version looks reasonably.
 836          */
 837         reg1 = GET_APIC_VERSION(reg0);
 838         if (reg1 == 0x00 || reg1 == 0xff)
 839                 return 0;
 840         reg1 = lapic_get_maxlvt();
 841         if (reg1 < 0x02 || reg1 == 0xff)
 842                 return 0;
 843
 844         /*
 845          * The ID register is read/write in a real APIC.
 846          */
 847         reg0 = apic_read(APIC_ID);
 848         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 849
 850         /*
 851          * The next two are just to see if we have sane values.
 852          * They're only really relevant if we're in Virtual Wire
 853          * compatibility mode, but most boxes are anymore.
 854          */
 855         reg0 = apic_read(APIC_LVT0);
 856         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
 857         reg1 = apic_read(APIC_LVT1);
 858         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
 859
 860         return 1;
 861 }
 862
 863 /**
 864  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
 865  */
 866 void __init sync_Arb_IDs(void)
 867 {
 868         /*
 869          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
 870          * needed on AMD.
 871          */
 872         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
 873                 return;
 874         /*
 875          * Wait for idle.
 876          */
 877         apic_wait_icr_idle();
 878
 879         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
 880         apic_write(APIC_ICR,
 881                    APIC_DEST_ALLINC | APIC_INT_LEVELTRIG | APIC_DM_INIT);
 882 }
 883
 884 /*
 885  * An initial setup of the virtual wire mode.
 886  */
 887 void __init init_bsp_APIC(void)
 888 {
 889         unsigned long value;
 890
 891         /*
 892          * Don't do the setup now if we have a SMP BIOS as the
 893          * through-I/O-APIC virtual wire mode might be active.
 894          */
 895         if (smp_found_config || !cpu_has_apic)
 896                 return;
 897
 898         /*
 899          * Do not trust the local APIC being empty at bootup.
 900          */
 901         clear_local_APIC();
 902
 903         /*
 904          * Enable APIC.
 905          */
 906         value = apic_read(APIC_SPIV);
 907         value &= ~APIC_VECTOR_MASK;
 908         value |= APIC_SPIV_APIC_ENABLED;
 909
 910         /* This bit is reserved on P4/Xeon and should be cleared */
 911         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
 912             (boot_cpu_data.x86 == 15))
 913                 value &= ~APIC_SPIV_FOCUS_DISABLED;
 914         else
 915                 value |= APIC_SPIV_FOCUS_DISABLED;
 916         value |= SPURIOUS_APIC_VECTOR;
 917         apic_write(APIC_SPIV, value);
 918
 919         /*
 920          * Set up the virtual wire mode.
 921          */
 922         apic_write(APIC_LVT0, APIC_DM_EXTINT);
 923         value = APIC_DM_NMI;
 924         if (!lapic_is_integrated())             /* 82489DX */
 925                 value |= APIC_LVT_LEVEL_TRIGGER;
 926         apic_write(APIC_LVT1, value);
 927 }
 928
 929 static void __cpuinit lapic_setup_esr(void)
 930 {
 931         unsigned long oldvalue, value, maxlvt;
 932         if (lapic_is_integrated() && !esr_disable) {
 933                 /* !82489DX */
 934                 maxlvt = lapic_get_maxlvt();
 935                 if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
 936                         apic_write(APIC_ESR, 0);
 937                 oldvalue = apic_read(APIC_ESR);
 938
 939                 /* enables sending errors */
 940                 value = ERROR_APIC_VECTOR;
 941                 apic_write(APIC_LVTERR, value);
 942                 /*
 943                  * spec says clear errors after enabling vector.
 944                  */
 945                 if (maxlvt > 3)
 946                         apic_write(APIC_ESR, 0);
 947                 value = apic_read(APIC_ESR);
 948                 if (value != oldvalue)
 949                         apic_printk(APIC_VERBOSE, "ESR value before enabling "
 950                                 "vector: 0x%08lx  after: 0x%08lx\n",
 951                                 oldvalue, value);
 952         } else {
 953                 if (esr_disable)
 954                         /*
 955                          * Something untraceable is creating bad interrupts on
 956                          * secondary quads ... for the moment, just leave the
 957                          * ESR disabled - we can't do anything useful with the
 958                          * errors anyway - mbligh
 959                          */
 960                         printk(KERN_INFO "Leaving ESR disabled.\n");
 961                 else
 962                         printk(KERN_INFO "No ESR for 82489DX.\n");
 963         }
 964 }
 965
 966
 967 /**
 968  * setup_local_APIC - setup the local APIC
 969  */
 970 void __cpuinit setup_local_APIC(void)
 971 {
 972         unsigned long value, integrated;
 973         int i, j;
 974
 975         /* Pound the ESR really hard over the head with a big hammer - mbligh */
 976         if (esr_disable) {
 977                 apic_write(APIC_ESR, 0);
 978                 apic_write(APIC_ESR, 0);
 979                 apic_write(APIC_ESR, 0);
 980                 apic_write(APIC_ESR, 0);
 981         }
 982
 983         integrated = lapic_is_integrated();
 984
 985         /*
 986          * Double-check whether this APIC is really registered.
 987          */
 988         if (!apic_id_registered())
 989                 WARN_ON_ONCE(1);
 990
 991         /*
 992          * Intel recommends to set DFR, LDR and TPR before enabling
 993          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
 994          * document number 292116).  So here it goes...
 995          */
 996         init_apic_ldr();
 997
 998         /*
 999          * Set Task Priority to 'accept all'. We never change this
1000          * later on.
1001          */
1002         value = apic_read(APIC_TASKPRI);
1003         value &= ~APIC_TPRI_MASK;
1004         apic_write(APIC_TASKPRI, value);
1005
1006         /*
1007          * After a crash, we no longer service the interrupts and a pending
1008          * interrupt from previous kernel might still have ISR bit set.
1009          *
1010          * Most probably by now CPU has serviced that pending interrupt and
1011          * it might not have done the ack_APIC_irq() because it thought,
1012          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1013          * does not clear the ISR bit and cpu thinks it has already serivced
1014          * the interrupt. Hence a vector might get locked. It was noticed
1015          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1016          */
1017         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1018                 value = apic_read(APIC_ISR + i*0x10);
1019                 for (j = 31; j >= 0; j--) {
1020                         if (value & (1<<j))
1021                                 ack_APIC_irq();
1022                 }
1023         }
1024
1025         /*
1026          * Now that we are all set up, enable the APIC
1027          */
1028         value = apic_read(APIC_SPIV);
1029         value &= ~APIC_VECTOR_MASK;
1030         /*
1031          * Enable APIC
1032          */
1033         value |= APIC_SPIV_APIC_ENABLED;
1034
1035         /*
1036          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1037          * certain networking cards. If high frequency interrupts are
1038          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1039          * entry is masked/unmasked at a high rate as well then sooner or
1040          * later IOAPIC line gets 'stuck', no more interrupts are received
1041          * from the device. If focus CPU is disabled then the hang goes
1042          * away, oh well :-(
1043          *
1044          * [ This bug can be reproduced easily with a level-triggered
1045          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1046          *   BX chipset. ]
1047          */
1048         /*
1049          * Actually disabling the focus CPU check just makes the hang less
1050          * frequent as it makes the interrupt distributon model be more
1051          * like LRU than MRU (the short-term load is more even across CPUs).
1052          * See also the comment in end_level_ioapic_irq().  --macro
1053          */
1054
1055         /* Enable focus processor (bit==0) */
1056         value &= ~APIC_SPIV_FOCUS_DISABLED;
1057
1058         /*
1059          * Set spurious IRQ vector
1060          */
1061         value |= SPURIOUS_APIC_VECTOR;
1062         apic_write(APIC_SPIV, value);
1063
1064         /*
1065          * Set up LVT0, LVT1:
1066          *
1067          * set up through-local-APIC on the BP's LINT0. This is not
1068          * strictly necessary in pure symmetric-IO mode, but sometimes
1069          * we delegate interrupts to the 8259A.
1070          */
1071         /*
1072          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1073          */
1074         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1075         if (!smp_processor_id() && (pic_mode || !value)) {
1076                 value = APIC_DM_EXTINT;
1077                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1078                                 smp_processor_id());
1079         } else {
1080                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1081                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1082                                 smp_processor_id());
1083         }
1084         apic_write(APIC_LVT0, value);
1085
1086         /*
1087          * only the BP should see the LINT1 NMI signal, obviously.
1088          */
1089         if (!smp_processor_id())
1090                 value = APIC_DM_NMI;
1091         else
1092                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1093         if (!integrated)                /* 82489DX */
1094                 value |= APIC_LVT_LEVEL_TRIGGER;
1095         apic_write(APIC_LVT1, value);
1096 }
1097
1098 void __cpuinit end_local_APIC_setup(void)
1099 {
1100         unsigned long value;
1101
1102         lapic_setup_esr();
1103         /* Disable the local apic timer */
1104         value = apic_read(APIC_LVTT);
1105         value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1106         apic_write(APIC_LVTT, value);
1107
1108         setup_apic_nmi_watchdog(NULL);
1109         apic_pm_activate();
1110 }
1111
1112 /*
1113  * Detect and initialize APIC
1114  */
1115 static int __init detect_init_APIC(void)
1116 {
1117         u32 h, l, features;
1118
1119         /* Disabled by kernel option? */
1120         if (disable_apic)
1121                 return -1;
1122
1123         switch (boot_cpu_data.x86_vendor) {
1124         case X86_VENDOR_AMD:
1125                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1126                     (boot_cpu_data.x86 == 15))
1127                         break;
1128                 goto no_apic;
1129         case X86_VENDOR_INTEL:
1130                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1131                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1132                         break;
1133                 goto no_apic;
1134         default:
1135                 goto no_apic;
1136         }
1137
1138         if (!cpu_has_apic) {
1139                 /*
1140                  * Over-ride BIOS and try to enable the local APIC only if
1141                  * "lapic" specified.
1142                  */
1143                 if (!force_enable_local_apic) {
1144                         printk(KERN_INFO "Local APIC disabled by BIOS -- "
1145                                "you can enable it with \"lapic\"\n");
1146                         return -1;
1147                 }
1148                 /*
1149                  * Some BIOSes disable the local APIC in the APIC_BASE
1150                  * MSR. This can only be done in software for Intel P6 or later
1151                  * and AMD K7 (Model > 1) or later.
1152                  */
1153                 rdmsr(MSR_IA32_APICBASE, l, h);
1154                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1155                         printk(KERN_INFO
1156                                "Local APIC disabled by BIOS -- reenabling.\n");
1157                         l &= ~MSR_IA32_APICBASE_BASE;
1158                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1159                         wrmsr(MSR_IA32_APICBASE, l, h);
1160                         enabled_via_apicbase = 1;
1161                 }
1162         }
1163         /*
1164          * The APIC feature bit should now be enabled
1165          * in `cpuid'
1166          */
1167         features = cpuid_edx(1);
1168         if (!(features & (1 << X86_FEATURE_APIC))) {
1169                 printk(KERN_WARNING "Could not enable APIC!\n");
1170                 return -1;
1171         }
1172         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1173         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1174
1175         /* The BIOS may have set up the APIC at some other address */
1176         rdmsr(MSR_IA32_APICBASE, l, h);
1177         if (l & MSR_IA32_APICBASE_ENABLE)
1178                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1179
1180         printk(KERN_INFO "Found and enabled local APIC!\n");
1181
1182         apic_pm_activate();
1183
1184         return 0;
1185
1186 no_apic:
1187         printk(KERN_INFO "No local APIC present or hardware disabled\n");
1188         return -1;
1189 }
1190
1191 /**
1192  * init_apic_mappings - initialize APIC mappings
1193  */
1194 void __init init_apic_mappings(void)
1195 {
1196         /*
1197          * If no local APIC can be found then set up a fake all
1198          * zeroes page to simulate the local APIC and another
1199          * one for the IO-APIC.
1200          */
1201         if (!smp_found_config && detect_init_APIC()) {
1202                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1203                 apic_phys = __pa(apic_phys);
1204         } else
1205                 apic_phys = mp_lapic_addr;
1206
1207         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1208         printk(KERN_DEBUG "mapped APIC to %08lx (%08lx)\n", APIC_BASE,
1209                apic_phys);
1210
1211         /*
1212          * Fetch the APIC ID of the BSP in case we have a
1213          * default configuration (or the MP table is broken).
1214          */
1215         if (boot_cpu_physical_apicid == -1U)
1216                 boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
1217
1218 }
1219
1220 /*
1221  * This initializes the IO-APIC and APIC hardware if this is
1222  * a UP kernel.
1223  */
1224
1225 int apic_version[MAX_APICS];
1226
1227 int __init APIC_init_uniprocessor(void)
1228 {
1229         if (!smp_found_config && !cpu_has_apic)
1230                 return -1;
1231
1232         /*
1233          * Complain if the BIOS pretends there is one.
1234          */
1235         if (!cpu_has_apic &&
1236             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1237                 printk(KERN_ERR "BIOS bug, local APIC #%d not detected!...\n",
1238                        boot_cpu_physical_apicid);
1239                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1240                 return -1;
1241         }
1242
1243         verify_local_APIC();
1244
1245         connect_bsp_APIC();
1246
1247         /*
1248          * Hack: In case of kdump, after a crash, kernel might be booting
1249          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1250          * might be zero if read from MP tables. Get it from LAPIC.
1251          */
1252 #ifdef CONFIG_CRASH_DUMP
1253         boot_cpu_physical_apicid = GET_APIC_ID(read_apic_id());
1254 #endif
1255         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1256
1257         setup_local_APIC();
1258
1259 #ifdef CONFIG_X86_IO_APIC
1260         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1261 #endif
1262                 localise_nmi_watchdog();
1263         end_local_APIC_setup();
1264 #ifdef CONFIG_X86_IO_APIC
1265         if (smp_found_config)
1266                 if (!skip_ioapic_setup && nr_ioapics)
1267                         setup_IO_APIC();
1268 #endif
1269         setup_boot_clock();
1270
1271         return 0;
1272 }
1273
1274 /*
1275  * Local APIC interrupts
1276  */
1277
1278 /*
1279  * This interrupt should _never_ happen with our APIC/SMP architecture
1280  */
1281 void smp_spurious_interrupt(struct pt_regs *regs)
1282 {
1283         unsigned long v;
1284
1285         irq_enter();
1286         /*
1287          * Check if this really is a spurious interrupt and ACK it
1288          * if it is a vectored one.  Just in case...
1289          * Spurious interrupts should not be ACKed.
1290          */
1291         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1292         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1293                 ack_APIC_irq();
1294
1295         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1296         printk(KERN_INFO "spurious APIC interrupt on CPU#%d, "
1297                "should never happen.\n", smp_processor_id());
1298         __get_cpu_var(irq_stat).irq_spurious_count++;
1299         irq_exit();
1300 }
1301
1302 /*
1303  * This interrupt should never happen with our APIC/SMP architecture
1304  */
1305 void smp_error_interrupt(struct pt_regs *regs)
1306 {
1307         unsigned long v, v1;
1308
1309         irq_enter();
1310         /* First tickle the hardware, only then report what went on. -- REW */
1311         v = apic_read(APIC_ESR);
1312         apic_write(APIC_ESR, 0);
1313         v1 = apic_read(APIC_ESR);
1314         ack_APIC_irq();
1315         atomic_inc(&irq_err_count);
1316
1317         /* Here is what the APIC error bits mean:
1318            0: Send CS error
1319            1: Receive CS error
1320            2: Send accept error
1321            3: Receive accept error
1322            4: Reserved
1323            5: Send illegal vector
1324            6: Received illegal vector
1325            7: Illegal register address
1326         */
1327         printk(KERN_DEBUG "APIC error on CPU%d: %02lx(%02lx)\n",
1328                 smp_processor_id(), v , v1);
1329         irq_exit();
1330 }
1331
1332 #ifdef CONFIG_SMP
1333 void __init smp_intr_init(void)
1334 {
1335         /*
1336          * IRQ0 must be given a fixed assignment and initialized,
1337          * because it's used before the IO-APIC is set up.
1338          */
1339         set_intr_gate(FIRST_DEVICE_VECTOR, interrupt[0]);
1340
1341         /*
1342          * The reschedule interrupt is a CPU-to-CPU reschedule-helper
1343          * IPI, driven by wakeup.
1344          */
1345         alloc_intr_gate(RESCHEDULE_VECTOR, reschedule_interrupt);
1346
1347         /* IPI for invalidation */
1348         alloc_intr_gate(INVALIDATE_TLB_VECTOR, invalidate_interrupt);
1349
1350         /* IPI for generic function call */
1351         alloc_intr_gate(CALL_FUNCTION_VECTOR, call_function_interrupt);
1352
1353         /* IPI for single call function */
1354         set_intr_gate(CALL_FUNCTION_SINGLE_VECTOR,
1355                                 call_function_single_interrupt);
1356 }
1357 #endif
1358
1359 /*
1360  * Initialize APIC interrupts
1361  */
1362 void __init apic_intr_init(void)
1363 {
1364 #ifdef CONFIG_SMP
1365         smp_intr_init();
1366 #endif
1367         /* self generated IPI for local APIC timer */
1368         alloc_intr_gate(LOCAL_TIMER_VECTOR, apic_timer_interrupt);
1369
1370         /* IPI vectors for APIC spurious and error interrupts */
1371         alloc_intr_gate(SPURIOUS_APIC_VECTOR, spurious_interrupt);
1372         alloc_intr_gate(ERROR_APIC_VECTOR, error_interrupt);
1373
1374         /* thermal monitor LVT interrupt */
1375 #ifdef CONFIG_X86_MCE_P4THERMAL
1376         alloc_intr_gate(THERMAL_APIC_VECTOR, thermal_interrupt);
1377 #endif
1378 }
1379
1380 /**
1381  * connect_bsp_APIC - attach the APIC to the interrupt system
1382  */
1383 void __init connect_bsp_APIC(void)
1384 {
1385         if (pic_mode) {
1386                 /*
1387                  * Do not trust the local APIC being empty at bootup.
1388                  */
1389                 clear_local_APIC();
1390                 /*
1391                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1392                  * local APIC to INT and NMI lines.
1393                  */
1394                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1395                                 "enabling APIC mode.\n");
1396                 outb(0x70, 0x22);
1397                 outb(0x01, 0x23);
1398         }
1399         enable_apic_mode();
1400 }
1401
1402 /**
1403  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1404  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1405  *
1406  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1407  * APIC is disabled.
1408  */
1409 void disconnect_bsp_APIC(int virt_wire_setup)
1410 {
1411         if (pic_mode) {
1412                 /*
1413                  * Put the board back into PIC mode (has an effect only on
1414                  * certain older boards).  Note that APIC interrupts, including
1415                  * IPIs, won't work beyond this point!  The only exception are
1416                  * INIT IPIs.
1417                  */
1418                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1419                                 "entering PIC mode.\n");
1420                 outb(0x70, 0x22);
1421                 outb(0x00, 0x23);
1422         } else {
1423                 /* Go back to Virtual Wire compatibility mode */
1424                 unsigned long value;
1425
1426                 /* For the spurious interrupt use vector F, and enable it */
1427                 value = apic_read(APIC_SPIV);
1428                 value &= ~APIC_VECTOR_MASK;
1429                 value |= APIC_SPIV_APIC_ENABLED;
1430                 value |= 0xf;
1431                 apic_write(APIC_SPIV, value);
1432
1433                 if (!virt_wire_setup) {
1434                         /*
1435                          * For LVT0 make it edge triggered, active high,
1436                          * external and enabled
1437                          */
1438                         value = apic_read(APIC_LVT0);
1439                         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1440                                 APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1441                                 APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1442                         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1443                         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1444                         apic_write(APIC_LVT0, value);
1445                 } else {
1446                         /* Disable LVT0 */
1447                         apic_write(APIC_LVT0, APIC_LVT_MASKED);
1448                 }
1449
1450                 /*
1451                  * For LVT1 make it edge triggered, active high, nmi and
1452                  * enabled
1453                  */
1454                 value = apic_read(APIC_LVT1);
1455                 value &= ~(
1456                         APIC_MODE_MASK | APIC_SEND_PENDING |
1457                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1458                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1459                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1460                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1461                 apic_write(APIC_LVT1, value);
1462         }
1463 }
1464
1465 unsigned int __cpuinitdata maxcpus = NR_CPUS;
1466
1467 void __cpuinit generic_processor_info(int apicid, int version)
1468 {
1469         int cpu;
1470         cpumask_t tmp_map;
1471         physid_mask_t phys_cpu;
1472
1473         /*
1474          * Validate version
1475          */
1476         if (version == 0x0) {
1477                 printk(KERN_WARNING "BIOS bug, APIC version is 0 for CPU#%d! "
1478                                 "fixing up to 0x10. (tell your hw vendor)\n",
1479                                 version);
1480                 version = 0x10;
1481         }
1482         apic_version[apicid] = version;
1483
1484         phys_cpu = apicid_to_cpu_present(apicid);
1485         physids_or(phys_cpu_present_map, phys_cpu_present_map, phys_cpu);
1486
1487         if (num_processors >= NR_CPUS) {
1488                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1489                         "  Processor ignored.\n", NR_CPUS);
1490                 return;
1491         }
1492
1493         if (num_processors >= maxcpus) {
1494                 printk(KERN_WARNING "WARNING: maxcpus limit of %i reached."
1495                         " Processor ignored.\n", maxcpus);
1496                 return;
1497         }
1498
1499         num_processors++;
1500         cpus_complement(tmp_map, cpu_present_map);
1501         cpu = first_cpu(tmp_map);
1502
1503         if (apicid == boot_cpu_physical_apicid)
1504                 /*
1505                  * x86_bios_cpu_apicid is required to have processors listed
1506                  * in same order as logical cpu numbers. Hence the first
1507                  * entry is BSP, and so on.
1508                  */
1509                 cpu = 0;
1510
1511         if (apicid > max_physical_apicid)
1512                 max_physical_apicid = apicid;
1513
1514         /*
1515          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1516          * but we need to work other dependencies like SMP_SUSPEND etc
1517          * before this can be done without some confusion.
1518          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1519          *       - Ashok Raj <ashok.raj@intel.com>
1520          */
1521         if (max_physical_apicid >= 8) {
1522                 switch (boot_cpu_data.x86_vendor) {
1523                 case X86_VENDOR_INTEL:
1524                         if (!APIC_XAPIC(version)) {
1525                                 def_to_bigsmp = 0;
1526                                 break;
1527                         }
1528                         /* If P4 and above fall through */
1529                 case X86_VENDOR_AMD:
1530                         def_to_bigsmp = 1;
1531                 }
1532         }
1533 #ifdef CONFIG_SMP
1534         /* are we being called early in kernel startup? */
1535         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1536                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1537                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1538
1539                 cpu_to_apicid[cpu] = apicid;
1540                 bios_cpu_apicid[cpu] = apicid;
1541         } else {
1542                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1543                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1544         }
1545 #endif
1546         cpu_set(cpu, cpu_possible_map);
1547         cpu_set(cpu, cpu_present_map);
1548 }
1549
1550 /*
1551  * Power management
1552  */
1553 #ifdef CONFIG_PM
1554
1555 static struct {
1556         int active;
1557         /* r/w apic fields */
1558         unsigned int apic_id;
1559         unsigned int apic_taskpri;
1560         unsigned int apic_ldr;
1561         unsigned int apic_dfr;
1562         unsigned int apic_spiv;
1563         unsigned int apic_lvtt;
1564         unsigned int apic_lvtpc;
1565         unsigned int apic_lvt0;
1566         unsigned int apic_lvt1;
1567         unsigned int apic_lvterr;
1568         unsigned int apic_tmict;
1569         unsigned int apic_tdcr;
1570         unsigned int apic_thmr;
1571 } apic_pm_state;
1572
1573 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1574 {
1575         unsigned long flags;
1576         int maxlvt;
1577
1578         if (!apic_pm_state.active)
1579                 return 0;
1580
1581         maxlvt = lapic_get_maxlvt();
1582
1583         apic_pm_state.apic_id = apic_read(APIC_ID);
1584         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1585         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1586         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1587         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1588         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1589         if (maxlvt >= 4)
1590                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1591         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1592         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1593         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1594         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1595         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1596 #ifdef CONFIG_X86_MCE_P4THERMAL
1597         if (maxlvt >= 5)
1598                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1599 #endif
1600
1601         local_irq_save(flags);
1602         disable_local_APIC();
1603         local_irq_restore(flags);
1604         return 0;
1605 }
1606
1607 static int lapic_resume(struct sys_device *dev)
1608 {
1609         unsigned int l, h;
1610         unsigned long flags;
1611         int maxlvt;
1612
1613         if (!apic_pm_state.active)
1614                 return 0;
1615
1616         maxlvt = lapic_get_maxlvt();
1617
1618         local_irq_save(flags);
1619
1620         /*
1621          * Make sure the APICBASE points to the right address
1622          *
1623          * FIXME! This will be wrong if we ever support suspend on
1624          * SMP! We'll need to do this as part of the CPU restore!
1625          */
1626         rdmsr(MSR_IA32_APICBASE, l, h);
1627         l &= ~MSR_IA32_APICBASE_BASE;
1628         l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1629         wrmsr(MSR_IA32_APICBASE, l, h);
1630
1631         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1632         apic_write(APIC_ID, apic_pm_state.apic_id);
1633         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1634         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1635         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1636         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1637         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1638         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1639 #ifdef CONFIG_X86_MCE_P4THERMAL
1640         if (maxlvt >= 5)
1641                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1642 #endif
1643         if (maxlvt >= 4)
1644                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
1645         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
1646         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
1647         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
1648         apic_write(APIC_ESR, 0);
1649         apic_read(APIC_ESR);
1650         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
1651         apic_write(APIC_ESR, 0);
1652         apic_read(APIC_ESR);
1653         local_irq_restore(flags);
1654         return 0;
1655 }
1656
1657 /*
1658  * This device has no shutdown method - fully functioning local APICs
1659  * are needed on every CPU up until machine_halt/restart/poweroff.
1660  */
1661
1662 static struct sysdev_class lapic_sysclass = {
1663         .name           = "lapic",
1664         .resume         = lapic_resume,
1665         .suspend        = lapic_suspend,
1666 };
1667
1668 static struct sys_device device_lapic = {
1669         .id     = 0,
1670         .cls    = &lapic_sysclass,
1671 };
1672
1673 static void __devinit apic_pm_activate(void)
1674 {
1675         apic_pm_state.active = 1;
1676 }
1677
1678 static int __init init_lapic_sysfs(void)
1679 {
1680         int error;
1681
1682         if (!cpu_has_apic)
1683                 return 0;
1684         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
1685
1686         error = sysdev_class_register(&lapic_sysclass);
1687         if (!error)
1688                 error = sysdev_register(&device_lapic);
1689         return error;
1690 }
1691 device_initcall(init_lapic_sysfs);
1692
1693 #else   /* CONFIG_PM */
1694
1695 static void apic_pm_activate(void) { }
1696
1697 #endif  /* CONFIG_PM */
1698
1699 /*
1700  * APIC command line parameters
1701  */
1702 static int __init parse_lapic(char *arg)
1703 {
1704         force_enable_local_apic = 1;
1705         return 0;
1706 }
1707 early_param("lapic", parse_lapic);
1708
1709 static int __init parse_nolapic(char *arg)
1710 {
1711         disable_apic = 1;
1712         setup_clear_cpu_cap(X86_FEATURE_APIC);
1713         return 0;
1714 }
1715 early_param("nolapic", parse_nolapic);
1716
1717 static int __init parse_disable_lapic_timer(char *arg)
1718 {
1719         local_apic_timer_disabled = 1;
1720         return 0;
1721 }
1722 early_param("nolapic_timer", parse_disable_lapic_timer);
1723
1724 static int __init parse_lapic_timer_c2_ok(char *arg)
1725 {
1726         local_apic_timer_c2_ok = 1;
1727         return 0;
1728 }
1729 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
1730
1731 static int __init apic_set_verbosity(char *str)
1732 {
1733         if (strcmp("debug", str) == 0)
1734                 apic_verbosity = APIC_DEBUG;
1735         else if (strcmp("verbose", str) == 0)
1736                 apic_verbosity = APIC_VERBOSE;
1737         return 1;
1738 }
1739 __setup("apic=", apic_set_verbosity);
1740
1741 static int __init lapic_insert_resource(void)
1742 {
1743         if (!apic_phys)
1744                 return -1;
1745
1746         /* Put local APIC into the resource map. */
1747         lapic_resource.start = apic_phys;
1748         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
1749         insert_resource(&iomem_resource, &lapic_resource);
1750
1751         return 0;
1752 }
1753
1754 /*
1755  * need call insert after e820_reserve_resources()
1756  * that is using request_resource
1757  */
1758 late_initcall(lapic_insert_resource);