arch/x86/kernel/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/cpu.h>
  28 #include <linux/clockchips.h>
  29 #include <linux/acpi_pmtmr.h>
  30 #include <linux/module.h>
  31 #include <linux/dmi.h>
  32 #include <linux/dmar.h>
  33
  34 #include <asm/atomic.h>
  35 #include <asm/smp.h>
  36 #include <asm/mtrr.h>
  37 #include <asm/mpspec.h>
  38 #include <asm/desc.h>
  39 #include <asm/arch_hooks.h>
  40 #include <asm/hpet.h>
  41 #include <asm/pgalloc.h>
  42 #include <asm/i8253.h>
  43 #include <asm/nmi.h>
  44 #include <asm/idle.h>
  45 #include <asm/proto.h>
  46 #include <asm/timex.h>
  47 #include <asm/apic.h>
  48 #include <asm/i8259.h>
  49
  50 #include <mach_apic.h>
  51 #include <mach_apicdef.h>
  52 #include <mach_ipi.h>
  53
  54 /*
  55  * Sanity check
  56  */
  57 #if ((SPURIOUS_APIC_VECTOR & 0x0F) != 0x0F)
  58 # error SPURIOUS_APIC_VECTOR definition error
  59 #endif
  60
  61 #ifdef CONFIG_X86_32
  62 /*
  63  * Knob to control our willingness to enable the local APIC.
  64  *
  65  * +1=force-enable
  66  */
  67 static int force_enable_local_apic;
  68 /*
  69  * APIC command line parameters
  70  */
  71 static int __init parse_lapic(char *arg)
  72 {
  73         force_enable_local_apic = 1;
  74         return 0;
  75 }
  76 early_param("lapic", parse_lapic);
  77 /* Local APIC was disabled by the BIOS and enabled by the kernel */
  78 static int enabled_via_apicbase;
  79
  80 #endif
  81
  82 #ifdef CONFIG_X86_64
  83 static int apic_calibrate_pmtmr __initdata;
  84 static __init int setup_apicpmtimer(char *s)
  85 {
  86         apic_calibrate_pmtmr = 1;
  87         notsc_setup(NULL);
  88         return 0;
  89 }
  90 __setup("apicpmtimer", setup_apicpmtimer);
  91 #endif
  92
  93 #ifdef CONFIG_X86_64
  94 #define HAVE_X2APIC
  95 #endif
  96
  97 #ifdef HAVE_X2APIC
  98 int x2apic;
  99 /* x2apic enabled before OS handover */
 100 int x2apic_preenabled;
 101 int disable_x2apic;
 102 static __init int setup_nox2apic(char *str)
 103 {
 104         disable_x2apic = 1;
 105         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
 106         return 0;
 107 }
 108 early_param("nox2apic", setup_nox2apic);
 109 #endif
 110
 111 unsigned long mp_lapic_addr;
 112 int disable_apic;
 113 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 114 static int disable_apic_timer __cpuinitdata;
 115 /* Local APIC timer works in C2 */
 116 int local_apic_timer_c2_ok;
 117 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 118
 119 int first_system_vector = 0xfe;
 120
 121 char system_vectors[NR_VECTORS] = { [0 ... NR_VECTORS-1] = SYS_VECTOR_FREE};
 122
 123 /*
 124  * Debug level, exported for io_apic.c
 125  */
 126 unsigned int apic_verbosity;
 127
 128 int pic_mode;
 129
 130 /* Have we found an MP table */
 131 int smp_found_config;
 132
 133 static struct resource lapic_resource = {
 134         .name = "Local APIC",
 135         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 136 };
 137
 138 static unsigned int calibration_result;
 139
 140 static int lapic_next_event(unsigned long delta,
 141                             struct clock_event_device *evt);
 142 static void lapic_timer_setup(enum clock_event_mode mode,
 143                               struct clock_event_device *evt);
 144 static void lapic_timer_broadcast(cpumask_t mask);
 145 static void apic_pm_activate(void);
 146
 147 /*
 148  * The local apic timer can be used for any function which is CPU local.
 149  */
 150 static struct clock_event_device lapic_clockevent = {
 151         .name           = "lapic",
 152         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 153                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 154         .shift          = 32,
 155         .set_mode       = lapic_timer_setup,
 156         .set_next_event = lapic_next_event,
 157         .broadcast      = lapic_timer_broadcast,
 158         .rating         = 100,
 159         .irq            = -1,
 160 };
 161 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 162
 163 static unsigned long apic_phys;
 164
 165 /*
 166  * Get the LAPIC version
 167  */
 168 static inline int lapic_get_version(void)
 169 {
 170         return GET_APIC_VERSION(apic_read(APIC_LVR));
 171 }
 172
 173 /*
 174  * Check, if the APIC is integrated or a separate chip
 175  */
 176 static inline int lapic_is_integrated(void)
 177 {
 178 #ifdef CONFIG_X86_64
 179         return 1;
 180 #else
 181         return APIC_INTEGRATED(lapic_get_version());
 182 #endif
 183 }
 184
 185 /*
 186  * Check, whether this is a modern or a first generation APIC
 187  */
 188 static int modern_apic(void)
 189 {
 190         /* AMD systems use old APIC versions, so check the CPU */
 191         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 192             boot_cpu_data.x86 >= 0xf)
 193                 return 1;
 194         return lapic_get_version() >= 0x14;
 195 }
 196
 197 /*
 198  * Paravirt kernels also might be using these below ops. So we still
 199  * use generic apic_read()/apic_write(), which might be pointing to different
 200  * ops in PARAVIRT case.
 201  */
 202 void xapic_wait_icr_idle(void)
 203 {
 204         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 205                 cpu_relax();
 206 }
 207
 208 u32 safe_xapic_wait_icr_idle(void)
 209 {
 210         u32 send_status;
 211         int timeout;
 212
 213         timeout = 0;
 214         do {
 215                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 216                 if (!send_status)
 217                         break;
 218                 udelay(100);
 219         } while (timeout++ < 1000);
 220
 221         return send_status;
 222 }
 223
 224 void xapic_icr_write(u32 low, u32 id)
 225 {
 226         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 227         apic_write(APIC_ICR, low);
 228 }
 229
 230 u64 xapic_icr_read(void)
 231 {
 232         u32 icr1, icr2;
 233
 234         icr2 = apic_read(APIC_ICR2);
 235         icr1 = apic_read(APIC_ICR);
 236
 237         return icr1 | ((u64)icr2 << 32);
 238 }
 239
 240 static struct apic_ops xapic_ops = {
 241         .read = native_apic_mem_read,
 242         .write = native_apic_mem_write,
 243         .icr_read = xapic_icr_read,
 244         .icr_write = xapic_icr_write,
 245         .wait_icr_idle = xapic_wait_icr_idle,
 246         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 247 };
 248
 249 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 250 EXPORT_SYMBOL_GPL(apic_ops);
 251
 252 #ifdef HAVE_X2APIC
 253 static void x2apic_wait_icr_idle(void)
 254 {
 255         /* no need to wait for icr idle in x2apic */
 256         return;
 257 }
 258
 259 static u32 safe_x2apic_wait_icr_idle(void)
 260 {
 261         /* no need to wait for icr idle in x2apic */
 262         return 0;
 263 }
 264
 265 void x2apic_icr_write(u32 low, u32 id)
 266 {
 267         wrmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), ((__u64) id) << 32 | low);
 268 }
 269
 270 u64 x2apic_icr_read(void)
 271 {
 272         unsigned long val;
 273
 274         rdmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), val);
 275         return val;
 276 }
 277
 278 static struct apic_ops x2apic_ops = {
 279         .read = native_apic_msr_read,
 280         .write = native_apic_msr_write,
 281         .icr_read = x2apic_icr_read,
 282         .icr_write = x2apic_icr_write,
 283         .wait_icr_idle = x2apic_wait_icr_idle,
 284         .safe_wait_icr_idle = safe_x2apic_wait_icr_idle,
 285 };
 286 #endif
 287
 288 /**
 289  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 290  */
 291 void __cpuinit enable_NMI_through_LVT0(void)
 292 {
 293         unsigned int v;
 294
 295         /* unmask and set to NMI */
 296         v = APIC_DM_NMI;
 297
 298         /* Level triggered for 82489DX (32bit mode) */
 299         if (!lapic_is_integrated())
 300                 v |= APIC_LVT_LEVEL_TRIGGER;
 301
 302         apic_write(APIC_LVT0, v);
 303 }
 304
 305 #ifdef CONFIG_X86_32
 306 /**
 307  * get_physical_broadcast - Get number of physical broadcast IDs
 308  */
 309 int get_physical_broadcast(void)
 310 {
 311         return modern_apic() ? 0xff : 0xf;
 312 }
 313 #endif
 314
 315 /**
 316  * lapic_get_maxlvt - get the maximum number of local vector table entries
 317  */
 318 int lapic_get_maxlvt(void)
 319 {
 320         unsigned int v;
 321
 322         v = apic_read(APIC_LVR);
 323         /*
 324          * - we always have APIC integrated on 64bit mode
 325          * - 82489DXs do not report # of LVT entries
 326          */
 327         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 328 }
 329
 330 /*
 331  * Local APIC timer
 332  */
 333
 334 /* Clock divisor */
 335 #define APIC_DIVISOR 16
 336
 337 /*
 338  * This function sets up the local APIC timer, with a timeout of
 339  * 'clocks' APIC bus clock. During calibration we actually call
 340  * this function twice on the boot CPU, once with a bogus timeout
 341  * value, second time for real. The other (noncalibrating) CPUs
 342  * call this function only once, with the real, calibrated value.
 343  *
 344  * We do reads before writes even if unnecessary, to get around the
 345  * P5 APIC double write bug.
 346  */
 347 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 348 {
 349         unsigned int lvtt_value, tmp_value;
 350
 351         lvtt_value = LOCAL_TIMER_VECTOR;
 352         if (!oneshot)
 353                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 354         if (!lapic_is_integrated())
 355                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 356
 357         if (!irqen)
 358                 lvtt_value |= APIC_LVT_MASKED;
 359
 360         apic_write(APIC_LVTT, lvtt_value);
 361
 362         /*
 363          * Divide PICLK by 16
 364          */
 365         tmp_value = apic_read(APIC_TDCR);
 366         apic_write(APIC_TDCR,
 367                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 368                 APIC_TDR_DIV_16);
 369
 370         if (!oneshot)
 371                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 372 }
 373
 374 /*
 375  * Setup extended LVT, AMD specific (K8, family 10h)
 376  *
 377  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 378  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 379  *
 380  * If mask=1, the LVT entry does not generate interrupts while mask=0
 381  * enables the vector. See also the BKDGs.
 382  */
 383
 384 #define APIC_EILVT_LVTOFF_MCE 0
 385 #define APIC_EILVT_LVTOFF_IBS 1
 386
 387 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 388 {
 389         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 390         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 391
 392         apic_write(reg, v);
 393 }
 394
 395 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 396 {
 397         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 398         return APIC_EILVT_LVTOFF_MCE;
 399 }
 400
 401 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 402 {
 403         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 404         return APIC_EILVT_LVTOFF_IBS;
 405 }
 406 EXPORT_SYMBOL_GPL(setup_APIC_eilvt_ibs);
 407
 408 /*
 409  * Program the next event, relative to now
 410  */
 411 static int lapic_next_event(unsigned long delta,
 412                             struct clock_event_device *evt)
 413 {
 414         apic_write(APIC_TMICT, delta);
 415         return 0;
 416 }
 417
 418 /*
 419  * Setup the lapic timer in periodic or oneshot mode
 420  */
 421 static void lapic_timer_setup(enum clock_event_mode mode,
 422                               struct clock_event_device *evt)
 423 {
 424         unsigned long flags;
 425         unsigned int v;
 426
 427         /* Lapic used as dummy for broadcast ? */
 428         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 429                 return;
 430
 431         local_irq_save(flags);
 432
 433         switch (mode) {
 434         case CLOCK_EVT_MODE_PERIODIC:
 435         case CLOCK_EVT_MODE_ONESHOT:
 436                 __setup_APIC_LVTT(calibration_result,
 437                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 438                 break;
 439         case CLOCK_EVT_MODE_UNUSED:
 440         case CLOCK_EVT_MODE_SHUTDOWN:
 441                 v = apic_read(APIC_LVTT);
 442                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 443                 apic_write(APIC_LVTT, v);
 444                 apic_write(APIC_TMICT, 0xffffffff);
 445                 break;
 446         case CLOCK_EVT_MODE_RESUME:
 447                 /* Nothing to do here */
 448                 break;
 449         }
 450
 451         local_irq_restore(flags);
 452 }
 453
 454 /*
 455  * Local APIC timer broadcast function
 456  */
 457 static void lapic_timer_broadcast(cpumask_t mask)
 458 {
 459 #ifdef CONFIG_SMP
 460         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 461 #endif
 462 }
 463
 464 /*
 465  * Setup the local APIC timer for this CPU. Copy the initilized values
 466  * of the boot CPU and register the clock event in the framework.
 467  */
 468 static void __cpuinit setup_APIC_timer(void)
 469 {
 470         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 471
 472         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 473         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 474
 475         clockevents_register_device(levt);
 476 }
 477
 478 /*
 479  * In this functions we calibrate APIC bus clocks to the external timer.
 480  *
 481  * We want to do the calibration only once since we want to have local timer
 482  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 483  * frequency.
 484  *
 485  * This was previously done by reading the PIT/HPET and waiting for a wrap
 486  * around to find out, that a tick has elapsed. I have a box, where the PIT
 487  * readout is broken, so it never gets out of the wait loop again. This was
 488  * also reported by others.
 489  *
 490  * Monitoring the jiffies value is inaccurate and the clockevents
 491  * infrastructure allows us to do a simple substitution of the interrupt
 492  * handler.
 493  *
 494  * The calibration routine also uses the pm_timer when possible, as the PIT
 495  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 496  * back to normal later in the boot process).
 497  */
 498
 499 #define LAPIC_CAL_LOOPS         (HZ/10)
 500
 501 static __initdata int lapic_cal_loops = -1;
 502 static __initdata long lapic_cal_t1, lapic_cal_t2;
 503 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 504 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 505 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 506
 507 /*
 508  * Temporary interrupt handler.
 509  */
 510 static void __init lapic_cal_handler(struct clock_event_device *dev)
 511 {
 512         unsigned long long tsc = 0;
 513         long tapic = apic_read(APIC_TMCCT);
 514         unsigned long pm = acpi_pm_read_early();
 515
 516         if (cpu_has_tsc)
 517                 rdtscll(tsc);
 518
 519         switch (lapic_cal_loops++) {
 520         case 0:
 521                 lapic_cal_t1 = tapic;
 522                 lapic_cal_tsc1 = tsc;
 523                 lapic_cal_pm1 = pm;
 524                 lapic_cal_j1 = jiffies;
 525                 break;
 526
 527         case LAPIC_CAL_LOOPS:
 528                 lapic_cal_t2 = tapic;
 529                 lapic_cal_tsc2 = tsc;
 530                 if (pm < lapic_cal_pm1)
 531                         pm += ACPI_PM_OVRRUN;
 532                 lapic_cal_pm2 = pm;
 533                 lapic_cal_j2 = jiffies;
 534                 break;
 535         }
 536 }
 537
 538 static int __init calibrate_by_pmtimer(long deltapm, long *delta)
 539 {
 540         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
 541         const long pm_thresh = pm_100ms / 100;
 542         unsigned long mult;
 543         u64 res;
 544
 545 #ifndef CONFIG_X86_PM_TIMER
 546         return -1;
 547 #endif
 548
 549         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 550
 551         /* Check, if the PM timer is available */
 552         if (!deltapm)
 553                 return -1;
 554
 555         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 556
 557         if (deltapm > (pm_100ms - pm_thresh) &&
 558             deltapm < (pm_100ms + pm_thresh)) {
 559                 apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 560         } else {
 561                 res = (((u64)deltapm) *  mult) >> 22;
 562                 do_div(res, 1000000);
 563                 pr_warning("APIC calibration not consistent "
 564                         "with PM Timer: %ldms instead of 100ms\n",
 565                         (long)res);
 566                 /* Correct the lapic counter value */
 567                 res = (((u64)(*delta)) * pm_100ms);
 568                 do_div(res, deltapm);
 569                 pr_info("APIC delta adjusted to PM-Timer: "
 570                         "%lu (%ld)\n", (unsigned long)res, *delta);
 571                 *delta = (long)res;
 572         }
 573
 574         return 0;
 575 }
 576
 577 static int __init calibrate_APIC_clock(void)
 578 {
 579         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 580         void (*real_handler)(struct clock_event_device *dev);
 581         unsigned long deltaj;
 582         long delta;
 583         int pm_referenced = 0;
 584
 585         local_irq_disable();
 586
 587         /* Replace the global interrupt handler */
 588         real_handler = global_clock_event->event_handler;
 589         global_clock_event->event_handler = lapic_cal_handler;
 590
 591         /*
 592          * Setup the APIC counter to maximum. There is no way the lapic
 593          * can underflow in the 100ms detection time frame
 594          */
 595         __setup_APIC_LVTT(0xffffffff, 0, 0);
 596
 597         /* Let the interrupts run */
 598         local_irq_enable();
 599
 600         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 601                 cpu_relax();
 602
 603         local_irq_disable();
 604
 605         /* Restore the real event handler */
 606         global_clock_event->event_handler = real_handler;
 607
 608         /* Build delta t1-t2 as apic timer counts down */
 609         delta = lapic_cal_t1 - lapic_cal_t2;
 610         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 611
 612         /* we trust the PM based calibration if possible */
 613         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
 614                                         &delta);
 615
 616         /* Calculate the scaled math multiplication factor */
 617         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 618                                        lapic_clockevent.shift);
 619         lapic_clockevent.max_delta_ns =
 620                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 621         lapic_clockevent.min_delta_ns =
 622                 clockevent_delta2ns(0xF, &lapic_clockevent);
 623
 624         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 625
 626         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 627         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 628         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 629                     calibration_result);
 630
 631         if (cpu_has_tsc) {
 632                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 633                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 634                             "%ld.%04ld MHz.\n",
 635                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 636                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 637         }
 638
 639         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 640                     "%u.%04u MHz.\n",
 641                     calibration_result / (1000000 / HZ),
 642                     calibration_result % (1000000 / HZ));
 643
 644         /*
 645          * Do a sanity check on the APIC calibration result
 646          */
 647         if (calibration_result < (1000000 / HZ)) {
 648                 local_irq_enable();
 649                 pr_warning("APIC frequency too slow, disabling apic timer\n");
 650                 return -1;
 651         }
 652
 653         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 654
 655         /*
 656          * PM timer calibration failed or not turned on
 657          * so lets try APIC timer based calibration
 658          */
 659         if (!pm_referenced) {
 660                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 661
 662                 /*
 663                  * Setup the apic timer manually
 664                  */
 665                 levt->event_handler = lapic_cal_handler;
 666                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 667                 lapic_cal_loops = -1;
 668
 669                 /* Let the interrupts run */
 670                 local_irq_enable();
 671
 672                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 673                         cpu_relax();
 674
 675                 /* Stop the lapic timer */
 676                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 677
 678                 /* Jiffies delta */
 679                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 680                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 681
 682                 /* Check, if the jiffies result is consistent */
 683                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 684                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 685                 else
 686                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 687         } else
 688                 local_irq_enable();
 689
 690         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 691                 pr_warning("APIC timer disabled due to verification failure.\n");
 692                         return -1;
 693         }
 694
 695         return 0;
 696 }
 697
 698 /*
 699  * Setup the boot APIC
 700  *
 701  * Calibrate and verify the result.
 702  */
 703 void __init setup_boot_APIC_clock(void)
 704 {
 705         /*
 706          * The local apic timer can be disabled via the kernel
 707          * commandline or from the CPU detection code. Register the lapic
 708          * timer as a dummy clock event source on SMP systems, so the
 709          * broadcast mechanism is used. On UP systems simply ignore it.
 710          */
 711         if (disable_apic_timer) {
 712                 pr_info("Disabling APIC timer\n");
 713                 /* No broadcast on UP ! */
 714                 if (num_possible_cpus() > 1) {
 715                         lapic_clockevent.mult = 1;
 716                         setup_APIC_timer();
 717                 }
 718                 return;
 719         }
 720
 721         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 722                     "calibrating APIC timer ...\n");
 723
 724         if (calibrate_APIC_clock()) {
 725                 /* No broadcast on UP ! */
 726                 if (num_possible_cpus() > 1)
 727                         setup_APIC_timer();
 728                 return;
 729         }
 730
 731         /*
 732          * If nmi_watchdog is set to IO_APIC, we need the
 733          * PIT/HPET going.  Otherwise register lapic as a dummy
 734          * device.
 735          */
 736         if (nmi_watchdog != NMI_IO_APIC)
 737                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 738         else
 739                 pr_warning("APIC timer registered as dummy,"
 740                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 741
 742         /* Setup the lapic or request the broadcast */
 743         setup_APIC_timer();
 744 }
 745
 746 void __cpuinit setup_secondary_APIC_clock(void)
 747 {
 748         setup_APIC_timer();
 749 }
 750
 751 /*
 752  * The guts of the apic timer interrupt
 753  */
 754 static void local_apic_timer_interrupt(void)
 755 {
 756         int cpu = smp_processor_id();
 757         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 758
 759         /*
 760          * Normally we should not be here till LAPIC has been initialized but
 761          * in some cases like kdump, its possible that there is a pending LAPIC
 762          * timer interrupt from previous kernel's context and is delivered in
 763          * new kernel the moment interrupts are enabled.
 764          *
 765          * Interrupts are enabled early and LAPIC is setup much later, hence
 766          * its possible that when we get here evt->event_handler is NULL.
 767          * Check for event_handler being NULL and discard the interrupt as
 768          * spurious.
 769          */
 770         if (!evt->event_handler) {
 771                 pr_warning("Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 772                 /* Switch it off */
 773                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 774                 return;
 775         }
 776
 777         /*
 778          * the NMI deadlock-detector uses this.
 779          */
 780         inc_irq_stat(apic_timer_irqs);
 781
 782         evt->event_handler(evt);
 783 }
 784
 785 /*
 786  * Local APIC timer interrupt. This is the most natural way for doing
 787  * local interrupts, but local timer interrupts can be emulated by
 788  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 789  *
 790  * [ if a single-CPU system runs an SMP kernel then we call the local
 791  *   interrupt as well. Thus we cannot inline the local irq ... ]
 792  */
 793 void smp_apic_timer_interrupt(struct pt_regs *regs)
 794 {
 795         struct pt_regs *old_regs = set_irq_regs(regs);
 796
 797         /*
 798          * NOTE! We'd better ACK the irq immediately,
 799          * because timer handling can be slow.
 800          */
 801         ack_APIC_irq();
 802         /*
 803          * update_process_times() expects us to have done irq_enter().
 804          * Besides, if we don't timer interrupts ignore the global
 805          * interrupt lock, which is the WrongThing (tm) to do.
 806          */
 807 #ifdef CONFIG_X86_64
 808         exit_idle();
 809 #endif
 810         irq_enter();
 811         local_apic_timer_interrupt();
 812         irq_exit();
 813
 814         set_irq_regs(old_regs);
 815 }
 816
 817 int setup_profiling_timer(unsigned int multiplier)
 818 {
 819         return -EINVAL;
 820 }
 821
 822 /*
 823  * Local APIC start and shutdown
 824  */
 825
 826 /**
 827  * clear_local_APIC - shutdown the local APIC
 828  *
 829  * This is called, when a CPU is disabled and before rebooting, so the state of
 830  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 831  * leftovers during boot.
 832  */
 833 void clear_local_APIC(void)
 834 {
 835         int maxlvt;
 836         u32 v;
 837
 838         /* APIC hasn't been mapped yet */
 839         if (!apic_phys)
 840                 return;
 841
 842         maxlvt = lapic_get_maxlvt();
 843         /*
 844          * Masking an LVT entry can trigger a local APIC error
 845          * if the vector is zero. Mask LVTERR first to prevent this.
 846          */
 847         if (maxlvt >= 3) {
 848                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 849                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 850         }
 851         /*
 852          * Careful: we have to set masks only first to deassert
 853          * any level-triggered sources.
 854          */
 855         v = apic_read(APIC_LVTT);
 856         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 857         v = apic_read(APIC_LVT0);
 858         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 859         v = apic_read(APIC_LVT1);
 860         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 861         if (maxlvt >= 4) {
 862                 v = apic_read(APIC_LVTPC);
 863                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 864         }
 865
 866         /* lets not touch this if we didn't frob it */
 867 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(X86_MCE_INTEL)
 868         if (maxlvt >= 5) {
 869                 v = apic_read(APIC_LVTTHMR);
 870                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 871         }
 872 #endif
 873         /*
 874          * Clean APIC state for other OSs:
 875          */
 876         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 877         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 878         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 879         if (maxlvt >= 3)
 880                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 881         if (maxlvt >= 4)
 882                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 883
 884         /* Integrated APIC (!82489DX) ? */
 885         if (lapic_is_integrated()) {
 886                 if (maxlvt > 3)
 887                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 888                         apic_write(APIC_ESR, 0);
 889                 apic_read(APIC_ESR);
 890         }
 891 }
 892
 893 /**
 894  * disable_local_APIC - clear and disable the local APIC
 895  */
 896 void disable_local_APIC(void)
 897 {
 898         unsigned int value;
 899
 900         clear_local_APIC();
 901
 902         /*
 903          * Disable APIC (implies clearing of registers
 904          * for 82489DX!).
 905          */
 906         value = apic_read(APIC_SPIV);
 907         value &= ~APIC_SPIV_APIC_ENABLED;
 908         apic_write(APIC_SPIV, value);
 909
 910 #ifdef CONFIG_X86_32
 911         /*
 912          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 913          * restore the disabled state.
 914          */
 915         if (enabled_via_apicbase) {
 916                 unsigned int l, h;
 917
 918                 rdmsr(MSR_IA32_APICBASE, l, h);
 919                 l &= ~MSR_IA32_APICBASE_ENABLE;
 920                 wrmsr(MSR_IA32_APICBASE, l, h);
 921         }
 922 #endif
 923 }
 924
 925 /*
 926  * If Linux enabled the LAPIC against the BIOS default disable it down before
 927  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 928  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 929  * for the case where Linux didn't enable the LAPIC.
 930  */
 931 void lapic_shutdown(void)
 932 {
 933         unsigned long flags;
 934
 935         if (!cpu_has_apic)
 936                 return;
 937
 938         local_irq_save(flags);
 939
 940 #ifdef CONFIG_X86_32
 941         if (!enabled_via_apicbase)
 942                 clear_local_APIC();
 943         else
 944 #endif
 945                 disable_local_APIC();
 946
 947
 948         local_irq_restore(flags);
 949 }
 950
 951 /*
 952  * This is to verify that we're looking at a real local APIC.
 953  * Check these against your board if the CPUs aren't getting
 954  * started for no apparent reason.
 955  */
 956 int __init verify_local_APIC(void)
 957 {
 958         unsigned int reg0, reg1;
 959
 960         /*
 961          * The version register is read-only in a real APIC.
 962          */
 963         reg0 = apic_read(APIC_LVR);
 964         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 965         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 966         reg1 = apic_read(APIC_LVR);
 967         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 968
 969         /*
 970          * The two version reads above should print the same
 971          * numbers.  If the second one is different, then we
 972          * poke at a non-APIC.
 973          */
 974         if (reg1 != reg0)
 975                 return 0;
 976
 977         /*
 978          * Check if the version looks reasonably.
 979          */
 980         reg1 = GET_APIC_VERSION(reg0);
 981         if (reg1 == 0x00 || reg1 == 0xff)
 982                 return 0;
 983         reg1 = lapic_get_maxlvt();
 984         if (reg1 < 0x02 || reg1 == 0xff)
 985                 return 0;
 986
 987         /*
 988          * The ID register is read/write in a real APIC.
 989          */
 990         reg0 = apic_read(APIC_ID);
 991         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 992         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 993         reg1 = apic_read(APIC_ID);
 994         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 995         apic_write(APIC_ID, reg0);
 996         if (reg1 != (reg0 ^ APIC_ID_MASK))
 997                 return 0;
 998
 999         /*
1000          * The next two are just to see if we have sane values.
1001          * They're only really relevant if we're in Virtual Wire
1002          * compatibility mode, but most boxes are anymore.
1003          */
1004         reg0 = apic_read(APIC_LVT0);
1005         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
1006         reg1 = apic_read(APIC_LVT1);
1007         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
1008
1009         return 1;
1010 }
1011
1012 /**
1013  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1014  */
1015 void __init sync_Arb_IDs(void)
1016 {
1017         /*
1018          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1019          * needed on AMD.
1020          */
1021         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1022                 return;
1023
1024         /*
1025          * Wait for idle.
1026          */
1027         apic_wait_icr_idle();
1028
1029         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1030         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1031                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1032 }
1033
1034 /*
1035  * An initial setup of the virtual wire mode.
1036  */
1037 void __init init_bsp_APIC(void)
1038 {
1039         unsigned int value;
1040
1041         /*
1042          * Don't do the setup now if we have a SMP BIOS as the
1043          * through-I/O-APIC virtual wire mode might be active.
1044          */
1045         if (smp_found_config || !cpu_has_apic)
1046                 return;
1047
1048         /*
1049          * Do not trust the local APIC being empty at bootup.
1050          */
1051         clear_local_APIC();
1052
1053         /*
1054          * Enable APIC.
1055          */
1056         value = apic_read(APIC_SPIV);
1057         value &= ~APIC_VECTOR_MASK;
1058         value |= APIC_SPIV_APIC_ENABLED;
1059
1060 #ifdef CONFIG_X86_32
1061         /* This bit is reserved on P4/Xeon and should be cleared */
1062         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1063             (boot_cpu_data.x86 == 15))
1064                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1065         else
1066 #endif
1067                 value |= APIC_SPIV_FOCUS_DISABLED;
1068         value |= SPURIOUS_APIC_VECTOR;
1069         apic_write(APIC_SPIV, value);
1070
1071         /*
1072          * Set up the virtual wire mode.
1073          */
1074         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1075         value = APIC_DM_NMI;
1076         if (!lapic_is_integrated())             /* 82489DX */
1077                 value |= APIC_LVT_LEVEL_TRIGGER;
1078         apic_write(APIC_LVT1, value);
1079 }
1080
1081 static void __cpuinit lapic_setup_esr(void)
1082 {
1083         unsigned int oldvalue, value, maxlvt;
1084
1085         if (!lapic_is_integrated()) {
1086                 pr_info("No ESR for 82489DX.\n");
1087                 return;
1088         }
1089
1090         if (esr_disable) {
1091                 /*
1092                  * Something untraceable is creating bad interrupts on
1093                  * secondary quads ... for the moment, just leave the
1094                  * ESR disabled - we can't do anything useful with the
1095                  * errors anyway - mbligh
1096                  */
1097                 pr_info("Leaving ESR disabled.\n");
1098                 return;
1099         }
1100
1101         maxlvt = lapic_get_maxlvt();
1102         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1103                 apic_write(APIC_ESR, 0);
1104         oldvalue = apic_read(APIC_ESR);
1105
1106         /* enables sending errors */
1107         value = ERROR_APIC_VECTOR;
1108         apic_write(APIC_LVTERR, value);
1109
1110         /*
1111          * spec says clear errors after enabling vector.
1112          */
1113         if (maxlvt > 3)
1114                 apic_write(APIC_ESR, 0);
1115         value = apic_read(APIC_ESR);
1116         if (value != oldvalue)
1117                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1118                         "vector: 0x%08x  after: 0x%08x\n",
1119                         oldvalue, value);
1120 }
1121
1122
1123 /**
1124  * setup_local_APIC - setup the local APIC
1125  */
1126 void __cpuinit setup_local_APIC(void)
1127 {
1128         unsigned int value;
1129         int i, j;
1130
1131 #ifdef CONFIG_X86_32
1132         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1133         if (lapic_is_integrated() && esr_disable) {
1134                 apic_write(APIC_ESR, 0);
1135                 apic_write(APIC_ESR, 0);
1136                 apic_write(APIC_ESR, 0);
1137                 apic_write(APIC_ESR, 0);
1138         }
1139 #endif
1140
1141         preempt_disable();
1142
1143         /*
1144          * Double-check whether this APIC is really registered.
1145          * This is meaningless in clustered apic mode, so we skip it.
1146          */
1147         if (!apic_id_registered())
1148                 BUG();
1149
1150         /*
1151          * Intel recommends to set DFR, LDR and TPR before enabling
1152          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1153          * document number 292116).  So here it goes...
1154          */
1155         init_apic_ldr();
1156
1157         /*
1158          * Set Task Priority to 'accept all'. We never change this
1159          * later on.
1160          */
1161         value = apic_read(APIC_TASKPRI);
1162         value &= ~APIC_TPRI_MASK;
1163         apic_write(APIC_TASKPRI, value);
1164
1165         /*
1166          * After a crash, we no longer service the interrupts and a pending
1167          * interrupt from previous kernel might still have ISR bit set.
1168          *
1169          * Most probably by now CPU has serviced that pending interrupt and
1170          * it might not have done the ack_APIC_irq() because it thought,
1171          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1172          * does not clear the ISR bit and cpu thinks it has already serivced
1173          * the interrupt. Hence a vector might get locked. It was noticed
1174          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1175          */
1176         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1177                 value = apic_read(APIC_ISR + i*0x10);
1178                 for (j = 31; j >= 0; j--) {
1179                         if (value & (1<<j))
1180                                 ack_APIC_irq();
1181                 }
1182         }
1183
1184         /*
1185          * Now that we are all set up, enable the APIC
1186          */
1187         value = apic_read(APIC_SPIV);
1188         value &= ~APIC_VECTOR_MASK;
1189         /*
1190          * Enable APIC
1191          */
1192         value |= APIC_SPIV_APIC_ENABLED;
1193
1194 #ifdef CONFIG_X86_32
1195         /*
1196          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1197          * certain networking cards. If high frequency interrupts are
1198          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1199          * entry is masked/unmasked at a high rate as well then sooner or
1200          * later IOAPIC line gets 'stuck', no more interrupts are received
1201          * from the device. If focus CPU is disabled then the hang goes
1202          * away, oh well :-(
1203          *
1204          * [ This bug can be reproduced easily with a level-triggered
1205          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1206          *   BX chipset. ]
1207          */
1208         /*
1209          * Actually disabling the focus CPU check just makes the hang less
1210          * frequent as it makes the interrupt distributon model be more
1211          * like LRU than MRU (the short-term load is more even across CPUs).
1212          * See also the comment in end_level_ioapic_irq().  --macro
1213          */
1214
1215         /*
1216          * - enable focus processor (bit==0)
1217          * - 64bit mode always use processor focus
1218          *   so no need to set it
1219          */
1220         value &= ~APIC_SPIV_FOCUS_DISABLED;
1221 #endif
1222
1223         /*
1224          * Set spurious IRQ vector
1225          */
1226         value |= SPURIOUS_APIC_VECTOR;
1227         apic_write(APIC_SPIV, value);
1228
1229         /*
1230          * Set up LVT0, LVT1:
1231          *
1232          * set up through-local-APIC on the BP's LINT0. This is not
1233          * strictly necessary in pure symmetric-IO mode, but sometimes
1234          * we delegate interrupts to the 8259A.
1235          */
1236         /*
1237          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1238          */
1239         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1240         if (!smp_processor_id() && (pic_mode || !value)) {
1241                 value = APIC_DM_EXTINT;
1242                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1243                                 smp_processor_id());
1244         } else {
1245                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1246                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1247                                 smp_processor_id());
1248         }
1249         apic_write(APIC_LVT0, value);
1250
1251         /*
1252          * only the BP should see the LINT1 NMI signal, obviously.
1253          */
1254         if (!smp_processor_id())
1255                 value = APIC_DM_NMI;
1256         else
1257                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1258         if (!lapic_is_integrated())             /* 82489DX */
1259                 value |= APIC_LVT_LEVEL_TRIGGER;
1260         apic_write(APIC_LVT1, value);
1261
1262         preempt_enable();
1263 }
1264
1265 void __cpuinit end_local_APIC_setup(void)
1266 {
1267         lapic_setup_esr();
1268
1269 #ifdef CONFIG_X86_32
1270         {
1271                 unsigned int value;
1272                 /* Disable the local apic timer */
1273                 value = apic_read(APIC_LVTT);
1274                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1275                 apic_write(APIC_LVTT, value);
1276         }
1277 #endif
1278
1279         setup_apic_nmi_watchdog(NULL);
1280         apic_pm_activate();
1281 }
1282
1283 #ifdef HAVE_X2APIC
1284 void check_x2apic(void)
1285 {
1286         int msr, msr2;
1287
1288         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1289
1290         if (msr & X2APIC_ENABLE) {
1291                 pr_info("x2apic enabled by BIOS, switching to x2apic ops\n");
1292                 x2apic_preenabled = x2apic = 1;
1293                 apic_ops = &x2apic_ops;
1294         }
1295 }
1296
1297 void enable_x2apic(void)
1298 {
1299         int msr, msr2;
1300
1301         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1302         if (!(msr & X2APIC_ENABLE)) {
1303                 pr_info("Enabling x2apic\n");
1304                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
1305         }
1306 }
1307
1308 void __init enable_IR_x2apic(void)
1309 {
1310 #ifdef CONFIG_INTR_REMAP
1311         int ret;
1312         unsigned long flags;
1313
1314         if (!cpu_has_x2apic)
1315                 return;
1316
1317         if (!x2apic_preenabled && disable_x2apic) {
1318                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1319                         "because of nox2apic\n");
1320                 return;
1321         }
1322
1323         if (x2apic_preenabled && disable_x2apic)
1324                 panic("Bios already enabled x2apic, can't enforce nox2apic");
1325
1326         if (!x2apic_preenabled && skip_ioapic_setup) {
1327                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1328                         "because of skipping io-apic setup\n");
1329                 return;
1330         }
1331
1332         ret = dmar_table_init();
1333         if (ret) {
1334                 pr_info("dmar_table_init() failed with %d:\n", ret);
1335
1336                 if (x2apic_preenabled)
1337                         panic("x2apic enabled by bios. But IR enabling failed");
1338                 else
1339                         pr_info("Not enabling x2apic,Intr-remapping\n");
1340                 return;
1341         }
1342
1343         local_irq_save(flags);
1344         mask_8259A();
1345
1346         ret = save_mask_IO_APIC_setup();
1347         if (ret) {
1348                 pr_info("Saving IO-APIC state failed: %d\n", ret);
1349                 goto end;
1350         }
1351
1352         ret = enable_intr_remapping(1);
1353
1354         if (ret && x2apic_preenabled) {
1355                 local_irq_restore(flags);
1356                 panic("x2apic enabled by bios. But IR enabling failed");
1357         }
1358
1359         if (ret)
1360                 goto end_restore;
1361
1362         if (!x2apic) {
1363                 x2apic = 1;
1364                 apic_ops = &x2apic_ops;
1365                 enable_x2apic();
1366         }
1367
1368 end_restore:
1369         if (ret)
1370                 /*
1371                  * IR enabling failed
1372                  */
1373                 restore_IO_APIC_setup();
1374         else
1375                 reinit_intr_remapped_IO_APIC(x2apic_preenabled);
1376
1377 end:
1378         unmask_8259A();
1379         local_irq_restore(flags);
1380
1381         if (!ret) {
1382                 if (!x2apic_preenabled)
1383                         pr_info("Enabled x2apic and interrupt-remapping\n");
1384                 else
1385                         pr_info("Enabled Interrupt-remapping\n");
1386         } else
1387                 pr_err("Failed to enable Interrupt-remapping and x2apic\n");
1388 #else
1389         if (!cpu_has_x2apic)
1390                 return;
1391
1392         if (x2apic_preenabled)
1393                 panic("x2apic enabled prior OS handover,"
1394                       " enable CONFIG_INTR_REMAP");
1395
1396         pr_info("Enable CONFIG_INTR_REMAP for enabling intr-remapping "
1397                 " and x2apic\n");
1398 #endif
1399
1400         return;
1401 }
1402 #endif /* HAVE_X2APIC */
1403
1404 #ifdef CONFIG_X86_64
1405 /*
1406  * Detect and enable local APICs on non-SMP boards.
1407  * Original code written by Keir Fraser.
1408  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1409  * not correctly set up (usually the APIC timer won't work etc.)
1410  */
1411 static int __init detect_init_APIC(void)
1412 {
1413         if (!cpu_has_apic) {
1414                 pr_info("No local APIC present\n");
1415                 return -1;
1416         }
1417
1418         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1419         boot_cpu_physical_apicid = 0;
1420         return 0;
1421 }
1422 #else
1423 /*
1424  * Detect and initialize APIC
1425  */
1426 static int __init detect_init_APIC(void)
1427 {
1428         u32 h, l, features;
1429
1430         /* Disabled by kernel option? */
1431         if (disable_apic)
1432                 return -1;
1433
1434         switch (boot_cpu_data.x86_vendor) {
1435         case X86_VENDOR_AMD:
1436                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1437                     (boot_cpu_data.x86 == 15))
1438                         break;
1439                 goto no_apic;
1440         case X86_VENDOR_INTEL:
1441                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1442                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1443                         break;
1444                 goto no_apic;
1445         default:
1446                 goto no_apic;
1447         }
1448
1449         if (!cpu_has_apic) {
1450                 /*
1451                  * Over-ride BIOS and try to enable the local APIC only if
1452                  * "lapic" specified.
1453                  */
1454                 if (!force_enable_local_apic) {
1455                         pr_info("Local APIC disabled by BIOS -- "
1456                                 "you can enable it with \"lapic\"\n");
1457                         return -1;
1458                 }
1459                 /*
1460                  * Some BIOSes disable the local APIC in the APIC_BASE
1461                  * MSR. This can only be done in software for Intel P6 or later
1462                  * and AMD K7 (Model > 1) or later.
1463                  */
1464                 rdmsr(MSR_IA32_APICBASE, l, h);
1465                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1466                         pr_info("Local APIC disabled by BIOS -- reenabling.\n");
1467                         l &= ~MSR_IA32_APICBASE_BASE;
1468                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1469                         wrmsr(MSR_IA32_APICBASE, l, h);
1470                         enabled_via_apicbase = 1;
1471                 }
1472         }
1473         /*
1474          * The APIC feature bit should now be enabled
1475          * in `cpuid'
1476          */
1477         features = cpuid_edx(1);
1478         if (!(features & (1 << X86_FEATURE_APIC))) {
1479                 pr_warning("Could not enable APIC!\n");
1480                 return -1;
1481         }
1482         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1483         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1484
1485         /* The BIOS may have set up the APIC at some other address */
1486         rdmsr(MSR_IA32_APICBASE, l, h);
1487         if (l & MSR_IA32_APICBASE_ENABLE)
1488                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1489
1490         pr_info("Found and enabled local APIC!\n");
1491
1492         apic_pm_activate();
1493
1494         return 0;
1495
1496 no_apic:
1497         pr_info("No local APIC present or hardware disabled\n");
1498         return -1;
1499 }
1500 #endif
1501
1502 #ifdef CONFIG_X86_64
1503 void __init early_init_lapic_mapping(void)
1504 {
1505         unsigned long phys_addr;
1506
1507         /*
1508          * If no local APIC can be found then go out
1509          * : it means there is no mpatable and MADT
1510          */
1511         if (!smp_found_config)
1512                 return;
1513
1514         phys_addr = mp_lapic_addr;
1515
1516         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
1517         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1518                     APIC_BASE, phys_addr);
1519
1520         /*
1521          * Fetch the APIC ID of the BSP in case we have a
1522          * default configuration (or the MP table is broken).
1523          */
1524         boot_cpu_physical_apicid = read_apic_id();
1525 }
1526 #endif
1527
1528 /**
1529  * init_apic_mappings - initialize APIC mappings
1530  */
1531 void __init init_apic_mappings(void)
1532 {
1533 #ifdef HAVE_X2APIC
1534         if (x2apic) {
1535                 boot_cpu_physical_apicid = read_apic_id();
1536                 return;
1537         }
1538 #endif
1539
1540         /*
1541          * If no local APIC can be found then set up a fake all
1542          * zeroes page to simulate the local APIC and another
1543          * one for the IO-APIC.
1544          */
1545         if (!smp_found_config && detect_init_APIC()) {
1546                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1547                 apic_phys = __pa(apic_phys);
1548         } else
1549                 apic_phys = mp_lapic_addr;
1550
1551         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1552         apic_printk(APIC_VERBOSE, "mapped APIC to %08lx (%08lx)\n",
1553                                 APIC_BASE, apic_phys);
1554
1555         /*
1556          * Fetch the APIC ID of the BSP in case we have a
1557          * default configuration (or the MP table is broken).
1558          */
1559         if (boot_cpu_physical_apicid == -1U)
1560                 boot_cpu_physical_apicid = read_apic_id();
1561 }
1562
1563 /*
1564  * This initializes the IO-APIC and APIC hardware if this is
1565  * a UP kernel.
1566  */
1567 int apic_version[MAX_APICS];
1568
1569 int __init APIC_init_uniprocessor(void)
1570 {
1571 #ifdef CONFIG_X86_64
1572         if (disable_apic) {
1573                 pr_info("Apic disabled\n");
1574                 return -1;
1575         }
1576         if (!cpu_has_apic) {
1577                 disable_apic = 1;
1578                 pr_info("Apic disabled by BIOS\n");
1579                 return -1;
1580         }
1581 #else
1582         if (!smp_found_config && !cpu_has_apic)
1583                 return -1;
1584
1585         /*
1586          * Complain if the BIOS pretends there is one.
1587          */
1588         if (!cpu_has_apic &&
1589             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1590                 pr_err("BIOS bug, local APIC 0x%x not detected!...\n",
1591                         boot_cpu_physical_apicid);
1592                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1593                 return -1;
1594         }
1595 #endif
1596
1597 #ifdef HAVE_X2APIC
1598         enable_IR_x2apic();
1599 #endif
1600 #ifdef CONFIG_X86_64
1601         setup_apic_routing();
1602 #endif
1603
1604         verify_local_APIC();
1605         connect_bsp_APIC();
1606
1607 #ifdef CONFIG_X86_64
1608         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1609 #else
1610         /*
1611          * Hack: In case of kdump, after a crash, kernel might be booting
1612          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1613          * might be zero if read from MP tables. Get it from LAPIC.
1614          */
1615 # ifdef CONFIG_CRASH_DUMP
1616         boot_cpu_physical_apicid = read_apic_id();
1617 # endif
1618 #endif
1619         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1620         setup_local_APIC();
1621
1622 #ifdef CONFIG_X86_64
1623         /*
1624          * Now enable IO-APICs, actually call clear_IO_APIC
1625          * We need clear_IO_APIC before enabling vector on BP
1626          */
1627         if (!skip_ioapic_setup && nr_ioapics)
1628                 enable_IO_APIC();
1629 #endif
1630
1631 #ifdef CONFIG_X86_IO_APIC
1632         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1633 #endif
1634                 localise_nmi_watchdog();
1635         end_local_APIC_setup();
1636
1637 #ifdef CONFIG_X86_IO_APIC
1638         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1639                 setup_IO_APIC();
1640 # ifdef CONFIG_X86_64
1641         else
1642                 nr_ioapics = 0;
1643 # endif
1644 #endif
1645
1646 #ifdef CONFIG_X86_64
1647         setup_boot_APIC_clock();
1648         check_nmi_watchdog();
1649 #else
1650         setup_boot_clock();
1651 #endif
1652
1653         return 0;
1654 }
1655
1656 /*
1657  * Local APIC interrupts
1658  */
1659
1660 /*
1661  * This interrupt should _never_ happen with our APIC/SMP architecture
1662  */
1663 void smp_spurious_interrupt(struct pt_regs *regs)
1664 {
1665         u32 v;
1666
1667 #ifdef CONFIG_X86_64
1668         exit_idle();
1669 #endif
1670         irq_enter();
1671         /*
1672          * Check if this really is a spurious interrupt and ACK it
1673          * if it is a vectored one.  Just in case...
1674          * Spurious interrupts should not be ACKed.
1675          */
1676         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1677         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1678                 ack_APIC_irq();
1679
1680         inc_irq_stat(irq_spurious_count);
1681
1682         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1683         pr_info("spurious APIC interrupt on CPU#%d, "
1684                 "should never happen.\n", smp_processor_id());
1685         irq_exit();
1686 }
1687
1688 /*
1689  * This interrupt should never happen with our APIC/SMP architecture
1690  */
1691 void smp_error_interrupt(struct pt_regs *regs)
1692 {
1693         u32 v, v1;
1694
1695 #ifdef CONFIG_X86_64
1696         exit_idle();
1697 #endif
1698         irq_enter();
1699         /* First tickle the hardware, only then report what went on. -- REW */
1700         v = apic_read(APIC_ESR);
1701         apic_write(APIC_ESR, 0);
1702         v1 = apic_read(APIC_ESR);
1703         ack_APIC_irq();
1704         atomic_inc(&irq_err_count);
1705
1706         /*
1707          * Here is what the APIC error bits mean:
1708          * 0: Send CS error
1709          * 1: Receive CS error
1710          * 2: Send accept error
1711          * 3: Receive accept error
1712          * 4: Reserved
1713          * 5: Send illegal vector
1714          * 6: Received illegal vector
1715          * 7: Illegal register address
1716          */
1717         pr_debug("APIC error on CPU%d: %02x(%02x)\n",
1718                 smp_processor_id(), v , v1);
1719         irq_exit();
1720 }
1721
1722 /**
1723  * connect_bsp_APIC - attach the APIC to the interrupt system
1724  */
1725 void __init connect_bsp_APIC(void)
1726 {
1727 #ifdef CONFIG_X86_32
1728         if (pic_mode) {
1729                 /*
1730                  * Do not trust the local APIC being empty at bootup.
1731                  */
1732                 clear_local_APIC();
1733                 /*
1734                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1735                  * local APIC to INT and NMI lines.
1736                  */
1737                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1738                                 "enabling APIC mode.\n");
1739                 outb(0x70, 0x22);
1740                 outb(0x01, 0x23);
1741         }
1742 #endif
1743         enable_apic_mode();
1744 }
1745
1746 /**
1747  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1748  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1749  *
1750  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1751  * APIC is disabled.
1752  */
1753 void disconnect_bsp_APIC(int virt_wire_setup)
1754 {
1755         unsigned int value;
1756
1757 #ifdef CONFIG_X86_32
1758         if (pic_mode) {
1759                 /*
1760                  * Put the board back into PIC mode (has an effect only on
1761                  * certain older boards).  Note that APIC interrupts, including
1762                  * IPIs, won't work beyond this point!  The only exception are
1763                  * INIT IPIs.
1764                  */
1765                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1766                                 "entering PIC mode.\n");
1767                 outb(0x70, 0x22);
1768                 outb(0x00, 0x23);
1769                 return;
1770         }
1771 #endif
1772
1773         /* Go back to Virtual Wire compatibility mode */
1774
1775         /* For the spurious interrupt use vector F, and enable it */
1776         value = apic_read(APIC_SPIV);
1777         value &= ~APIC_VECTOR_MASK;
1778         value |= APIC_SPIV_APIC_ENABLED;
1779         value |= 0xf;
1780         apic_write(APIC_SPIV, value);
1781
1782         if (!virt_wire_setup) {
1783                 /*
1784                  * For LVT0 make it edge triggered, active high,
1785                  * external and enabled
1786                  */
1787                 value = apic_read(APIC_LVT0);
1788                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1789                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1790                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1791                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1792                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1793                 apic_write(APIC_LVT0, value);
1794         } else {
1795                 /* Disable LVT0 */
1796                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1797         }
1798
1799         /*
1800          * For LVT1 make it edge triggered, active high,
1801          * nmi and enabled
1802          */
1803         value = apic_read(APIC_LVT1);
1804         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1805                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1806                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1807         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1808         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1809         apic_write(APIC_LVT1, value);
1810 }
1811
1812 void __cpuinit generic_processor_info(int apicid, int version)
1813 {
1814         int cpu;
1815         cpumask_t tmp_map;
1816
1817         /*
1818          * Validate version
1819          */
1820         if (version == 0x0) {
1821                 pr_warning("BIOS bug, APIC version is 0 for CPU#%d! "
1822                         "fixing up to 0x10. (tell your hw vendor)\n",
1823                         version);
1824                 version = 0x10;
1825         }
1826         apic_version[apicid] = version;
1827
1828         if (num_processors >= NR_CPUS) {
1829                 pr_warning("WARNING: NR_CPUS limit of %i reached."
1830                         "  Processor ignored.\n", NR_CPUS);
1831                 return;
1832         }
1833
1834         num_processors++;
1835         cpus_complement(tmp_map, cpu_present_map);
1836         cpu = first_cpu(tmp_map);
1837
1838         physid_set(apicid, phys_cpu_present_map);
1839         if (apicid == boot_cpu_physical_apicid) {
1840                 /*
1841                  * x86_bios_cpu_apicid is required to have processors listed
1842                  * in same order as logical cpu numbers. Hence the first
1843                  * entry is BSP, and so on.
1844                  */
1845                 cpu = 0;
1846         }
1847         if (apicid > max_physical_apicid)
1848                 max_physical_apicid = apicid;
1849
1850 #ifdef CONFIG_X86_32
1851         /*
1852          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1853          * but we need to work other dependencies like SMP_SUSPEND etc
1854          * before this can be done without some confusion.
1855          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1856          *       - Ashok Raj <ashok.raj@intel.com>
1857          */
1858         if (max_physical_apicid >= 8) {
1859                 switch (boot_cpu_data.x86_vendor) {
1860                 case X86_VENDOR_INTEL:
1861                         if (!APIC_XAPIC(version)) {
1862                                 def_to_bigsmp = 0;
1863                                 break;
1864                         }
1865                         /* If P4 and above fall through */
1866                 case X86_VENDOR_AMD:
1867                         def_to_bigsmp = 1;
1868                 }
1869         }
1870 #endif
1871
1872 #if defined(CONFIG_X86_SMP) || defined(CONFIG_X86_64)
1873         /* are we being called early in kernel startup? */
1874         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1875                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1876                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1877
1878                 cpu_to_apicid[cpu] = apicid;
1879                 bios_cpu_apicid[cpu] = apicid;
1880         } else {
1881                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1882                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1883         }
1884 #endif
1885
1886         cpu_set(cpu, cpu_possible_map);
1887         cpu_set(cpu, cpu_present_map);
1888 }
1889
1890 #ifdef CONFIG_X86_64
1891 int hard_smp_processor_id(void)
1892 {
1893         return read_apic_id();
1894 }
1895 #endif
1896
1897 /*
1898  * Power management
1899  */
1900 #ifdef CONFIG_PM
1901
1902 static struct {
1903         /*
1904          * 'active' is true if the local APIC was enabled by us and
1905          * not the BIOS; this signifies that we are also responsible
1906          * for disabling it before entering apm/acpi suspend
1907          */
1908         int active;
1909         /* r/w apic fields */
1910         unsigned int apic_id;
1911         unsigned int apic_taskpri;
1912         unsigned int apic_ldr;
1913         unsigned int apic_dfr;
1914         unsigned int apic_spiv;
1915         unsigned int apic_lvtt;
1916         unsigned int apic_lvtpc;
1917         unsigned int apic_lvt0;
1918         unsigned int apic_lvt1;
1919         unsigned int apic_lvterr;
1920         unsigned int apic_tmict;
1921         unsigned int apic_tdcr;
1922         unsigned int apic_thmr;
1923 } apic_pm_state;
1924
1925 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1926 {
1927         unsigned long flags;
1928         int maxlvt;
1929
1930         if (!apic_pm_state.active)
1931                 return 0;
1932
1933         maxlvt = lapic_get_maxlvt();
1934
1935         apic_pm_state.apic_id = apic_read(APIC_ID);
1936         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1937         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1938         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1939         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1940         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1941         if (maxlvt >= 4)
1942                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1943         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1944         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1945         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1946         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1947         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1948 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1949         if (maxlvt >= 5)
1950                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1951 #endif
1952
1953         local_irq_save(flags);
1954         disable_local_APIC();
1955         local_irq_restore(flags);
1956         return 0;
1957 }
1958
1959 static int lapic_resume(struct sys_device *dev)
1960 {
1961         unsigned int l, h;
1962         unsigned long flags;
1963         int maxlvt;
1964
1965         if (!apic_pm_state.active)
1966                 return 0;
1967
1968         maxlvt = lapic_get_maxlvt();
1969
1970         local_irq_save(flags);
1971
1972 #ifdef HAVE_X2APIC
1973         if (x2apic)
1974                 enable_x2apic();
1975         else
1976 #endif
1977         {
1978                 /*
1979                  * Make sure the APICBASE points to the right address
1980                  *
1981                  * FIXME! This will be wrong if we ever support suspend on
1982                  * SMP! We'll need to do this as part of the CPU restore!
1983                  */
1984                 rdmsr(MSR_IA32_APICBASE, l, h);
1985                 l &= ~MSR_IA32_APICBASE_BASE;
1986                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1987                 wrmsr(MSR_IA32_APICBASE, l, h);
1988         }
1989
1990         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1991         apic_write(APIC_ID, apic_pm_state.apic_id);
1992         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1993         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1994         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1995         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1996         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1997         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1998 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1999         if (maxlvt >= 5)
2000                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2001 #endif
2002         if (maxlvt >= 4)
2003                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2004         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2005         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2006         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2007         apic_write(APIC_ESR, 0);
2008         apic_read(APIC_ESR);
2009         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2010         apic_write(APIC_ESR, 0);
2011         apic_read(APIC_ESR);
2012
2013         local_irq_restore(flags);
2014
2015         return 0;
2016 }
2017
2018 /*
2019  * This device has no shutdown method - fully functioning local APICs
2020  * are needed on every CPU up until machine_halt/restart/poweroff.
2021  */
2022
2023 static struct sysdev_class lapic_sysclass = {
2024         .name           = "lapic",
2025         .resume         = lapic_resume,
2026         .suspend        = lapic_suspend,
2027 };
2028
2029 static struct sys_device device_lapic = {
2030         .id     = 0,
2031         .cls    = &lapic_sysclass,
2032 };
2033
2034 static void __cpuinit apic_pm_activate(void)
2035 {
2036         apic_pm_state.active = 1;
2037 }
2038
2039 static int __init init_lapic_sysfs(void)
2040 {
2041         int error;
2042
2043         if (!cpu_has_apic)
2044                 return 0;
2045         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2046
2047         error = sysdev_class_register(&lapic_sysclass);
2048         if (!error)
2049                 error = sysdev_register(&device_lapic);
2050         return error;
2051 }
2052 device_initcall(init_lapic_sysfs);
2053
2054 #else   /* CONFIG_PM */
2055
2056 static void apic_pm_activate(void) { }
2057
2058 #endif  /* CONFIG_PM */
2059
2060 #ifdef CONFIG_X86_64
2061 /*
2062  * apic_is_clustered_box() -- Check if we can expect good TSC
2063  *
2064  * Thus far, the major user of this is IBM's Summit2 series:
2065  *
2066  * Clustered boxes may have unsynced TSC problems if they are
2067  * multi-chassis. Use available data to take a good guess.
2068  * If in doubt, go HPET.
2069  */
2070 __cpuinit int apic_is_clustered_box(void)
2071 {
2072         int i, clusters, zeros;
2073         unsigned id;
2074         u16 *bios_cpu_apicid;
2075         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
2076
2077         /*
2078          * there is not this kind of box with AMD CPU yet.
2079          * Some AMD box with quadcore cpu and 8 sockets apicid
2080          * will be [4, 0x23] or [8, 0x27] could be thought to
2081          * vsmp box still need checking...
2082          */
2083         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
2084                 return 0;
2085
2086         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
2087         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
2088
2089         for (i = 0; i < NR_CPUS; i++) {
2090                 /* are we being called early in kernel startup? */
2091                 if (bios_cpu_apicid) {
2092                         id = bios_cpu_apicid[i];
2093                 }
2094                 else if (i < nr_cpu_ids) {
2095                         if (cpu_present(i))
2096                                 id = per_cpu(x86_bios_cpu_apicid, i);
2097                         else
2098                                 continue;
2099                 }
2100                 else
2101                         break;
2102
2103                 if (id != BAD_APICID)
2104                         __set_bit(APIC_CLUSTERID(id), clustermap);
2105         }
2106
2107         /* Problem:  Partially populated chassis may not have CPUs in some of
2108          * the APIC clusters they have been allocated.  Only present CPUs have
2109          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
2110          * Since clusters are allocated sequentially, count zeros only if
2111          * they are bounded by ones.
2112          */
2113         clusters = 0;
2114         zeros = 0;
2115         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
2116                 if (test_bit(i, clustermap)) {
2117                         clusters += 1 + zeros;
2118                         zeros = 0;
2119                 } else
2120                         ++zeros;
2121         }
2122
2123         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
2124          * not guaranteed to be synced between boards
2125          */
2126         if (is_vsmp_box() && clusters > 1)
2127                 return 1;
2128
2129         /*
2130          * If clusters > 2, then should be multi-chassis.
2131          * May have to revisit this when multi-core + hyperthreaded CPUs come
2132          * out, but AFAIK this will work even for them.
2133          */
2134         return (clusters > 2);
2135 }
2136 #endif
2137
2138 /*
2139  * APIC command line parameters
2140  */
2141 static int __init setup_disableapic(char *arg)
2142 {
2143         disable_apic = 1;
2144         setup_clear_cpu_cap(X86_FEATURE_APIC);
2145         return 0;
2146 }
2147 early_param("disableapic", setup_disableapic);
2148
2149 /* same as disableapic, for compatibility */
2150 static int __init setup_nolapic(char *arg)
2151 {
2152         return setup_disableapic(arg);
2153 }
2154 early_param("nolapic", setup_nolapic);
2155
2156 static int __init parse_lapic_timer_c2_ok(char *arg)
2157 {
2158         local_apic_timer_c2_ok = 1;
2159         return 0;
2160 }
2161 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2162
2163 static int __init parse_disable_apic_timer(char *arg)
2164 {
2165         disable_apic_timer = 1;
2166         return 0;
2167 }
2168 early_param("noapictimer", parse_disable_apic_timer);
2169
2170 static int __init parse_nolapic_timer(char *arg)
2171 {
2172         disable_apic_timer = 1;
2173         return 0;
2174 }
2175 early_param("nolapic_timer", parse_nolapic_timer);
2176
2177 static int __init apic_set_verbosity(char *arg)
2178 {
2179         if (!arg)  {
2180 #ifdef CONFIG_X86_64
2181                 skip_ioapic_setup = 0;
2182                 return 0;
2183 #endif
2184                 return -EINVAL;
2185         }
2186
2187         if (strcmp("debug", arg) == 0)
2188                 apic_verbosity = APIC_DEBUG;
2189         else if (strcmp("verbose", arg) == 0)
2190                 apic_verbosity = APIC_VERBOSE;
2191         else {
2192                 pr_warning("APIC Verbosity level %s not recognised"
2193                         " use apic=verbose or apic=debug\n", arg);
2194                 return -EINVAL;
2195         }
2196
2197         return 0;
2198 }
2199 early_param("apic", apic_set_verbosity);
2200
2201 static int __init lapic_insert_resource(void)
2202 {
2203         if (!apic_phys)
2204                 return -1;
2205
2206         /* Put local APIC into the resource map. */
2207         lapic_resource.start = apic_phys;
2208         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2209         insert_resource(&iomem_resource, &lapic_resource);
2210
2211         return 0;
2212 }
2213
2214 /*
2215  * need call insert after e820_reserve_resources()
2216  * that is using request_resource
2217  */
2218 late_initcall(lapic_insert_resource);