arch/x86/kernel/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/cpu.h>
  28 #include <linux/clockchips.h>
  29 #include <linux/acpi_pmtmr.h>
  30 #include <linux/module.h>
  31 #include <linux/dmi.h>
  32 #include <linux/dmar.h>
  33
  34 #include <asm/atomic.h>
  35 #include <asm/smp.h>
  36 #include <asm/mtrr.h>
  37 #include <asm/mpspec.h>
  38 #include <asm/desc.h>
  39 #include <asm/arch_hooks.h>
  40 #include <asm/hpet.h>
  41 #include <asm/pgalloc.h>
  42 #include <asm/i8253.h>
  43 #include <asm/nmi.h>
  44 #include <asm/idle.h>
  45 #include <asm/proto.h>
  46 #include <asm/timex.h>
  47 #include <asm/apic.h>
  48 #include <asm/i8259.h>
  49
  50 #include <mach_apic.h>
  51 #include <mach_apicdef.h>
  52 #include <mach_ipi.h>
  53
  54 /*
  55  * Sanity check
  56  */
  57 #if ((SPURIOUS_APIC_VECTOR & 0x0F) != 0x0F)
  58 # error SPURIOUS_APIC_VECTOR definition error
  59 #endif
  60
  61 #ifdef CONFIG_X86_32
  62 /*
  63  * Knob to control our willingness to enable the local APIC.
  64  *
  65  * +1=force-enable
  66  */
  67 static int force_enable_local_apic;
  68 /*
  69  * APIC command line parameters
  70  */
  71 static int __init parse_lapic(char *arg)
  72 {
  73         force_enable_local_apic = 1;
  74         return 0;
  75 }
  76 early_param("lapic", parse_lapic);
  77 /* Local APIC was disabled by the BIOS and enabled by the kernel */
  78 static int enabled_via_apicbase;
  79
  80 #endif
  81
  82 #ifdef CONFIG_X86_64
  83 static int apic_calibrate_pmtmr __initdata;
  84 static __init int setup_apicpmtimer(char *s)
  85 {
  86         apic_calibrate_pmtmr = 1;
  87         notsc_setup(NULL);
  88         return 0;
  89 }
  90 __setup("apicpmtimer", setup_apicpmtimer);
  91 #endif
  92
  93 #ifdef CONFIG_X86_64
  94 #define HAVE_X2APIC
  95 #endif
  96
  97 #ifdef HAVE_X2APIC
  98 int x2apic;
  99 /* x2apic enabled before OS handover */
 100 int x2apic_preenabled;
 101 int disable_x2apic;
 102 static __init int setup_nox2apic(char *str)
 103 {
 104         disable_x2apic = 1;
 105         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
 106         return 0;
 107 }
 108 early_param("nox2apic", setup_nox2apic);
 109 #endif
 110
 111 unsigned long mp_lapic_addr;
 112 int disable_apic;
 113 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 114 static int disable_apic_timer __cpuinitdata;
 115 /* Local APIC timer works in C2 */
 116 int local_apic_timer_c2_ok;
 117 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 118
 119 int first_system_vector = 0xfe;
 120
 121 char system_vectors[NR_VECTORS] = { [0 ... NR_VECTORS-1] = SYS_VECTOR_FREE};
 122
 123 /*
 124  * Debug level, exported for io_apic.c
 125  */
 126 unsigned int apic_verbosity;
 127
 128 int pic_mode;
 129
 130 /* Have we found an MP table */
 131 int smp_found_config;
 132
 133 static struct resource lapic_resource = {
 134         .name = "Local APIC",
 135         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 136 };
 137
 138 static unsigned int calibration_result;
 139
 140 static int lapic_next_event(unsigned long delta,
 141                             struct clock_event_device *evt);
 142 static void lapic_timer_setup(enum clock_event_mode mode,
 143                               struct clock_event_device *evt);
 144 static void lapic_timer_broadcast(cpumask_t mask);
 145 static void apic_pm_activate(void);
 146
 147 /*
 148  * The local apic timer can be used for any function which is CPU local.
 149  */
 150 static struct clock_event_device lapic_clockevent = {
 151         .name           = "lapic",
 152         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 153                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 154         .shift          = 32,
 155         .set_mode       = lapic_timer_setup,
 156         .set_next_event = lapic_next_event,
 157         .broadcast      = lapic_timer_broadcast,
 158         .rating         = 100,
 159         .irq            = -1,
 160 };
 161 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 162
 163 static unsigned long apic_phys;
 164
 165 /*
 166  * Get the LAPIC version
 167  */
 168 static inline int lapic_get_version(void)
 169 {
 170         return GET_APIC_VERSION(apic_read(APIC_LVR));
 171 }
 172
 173 /*
 174  * Check, if the APIC is integrated or a separate chip
 175  */
 176 static inline int lapic_is_integrated(void)
 177 {
 178 #ifdef CONFIG_X86_64
 179         return 1;
 180 #else
 181         return APIC_INTEGRATED(lapic_get_version());
 182 #endif
 183 }
 184
 185 /*
 186  * Check, whether this is a modern or a first generation APIC
 187  */
 188 static int modern_apic(void)
 189 {
 190         /* AMD systems use old APIC versions, so check the CPU */
 191         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 192             boot_cpu_data.x86 >= 0xf)
 193                 return 1;
 194         return lapic_get_version() >= 0x14;
 195 }
 196
 197 /*
 198  * Paravirt kernels also might be using these below ops. So we still
 199  * use generic apic_read()/apic_write(), which might be pointing to different
 200  * ops in PARAVIRT case.
 201  */
 202 void xapic_wait_icr_idle(void)
 203 {
 204         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 205                 cpu_relax();
 206 }
 207
 208 u32 safe_xapic_wait_icr_idle(void)
 209 {
 210         u32 send_status;
 211         int timeout;
 212
 213         timeout = 0;
 214         do {
 215                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 216                 if (!send_status)
 217                         break;
 218                 udelay(100);
 219         } while (timeout++ < 1000);
 220
 221         return send_status;
 222 }
 223
 224 void xapic_icr_write(u32 low, u32 id)
 225 {
 226         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 227         apic_write(APIC_ICR, low);
 228 }
 229
 230 u64 xapic_icr_read(void)
 231 {
 232         u32 icr1, icr2;
 233
 234         icr2 = apic_read(APIC_ICR2);
 235         icr1 = apic_read(APIC_ICR);
 236
 237         return icr1 | ((u64)icr2 << 32);
 238 }
 239
 240 static struct apic_ops xapic_ops = {
 241         .read = native_apic_mem_read,
 242         .write = native_apic_mem_write,
 243         .icr_read = xapic_icr_read,
 244         .icr_write = xapic_icr_write,
 245         .wait_icr_idle = xapic_wait_icr_idle,
 246         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 247 };
 248
 249 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 250 EXPORT_SYMBOL_GPL(apic_ops);
 251
 252 #ifdef HAVE_X2APIC
 253 static void x2apic_wait_icr_idle(void)
 254 {
 255         /* no need to wait for icr idle in x2apic */
 256         return;
 257 }
 258
 259 static u32 safe_x2apic_wait_icr_idle(void)
 260 {
 261         /* no need to wait for icr idle in x2apic */
 262         return 0;
 263 }
 264
 265 void x2apic_icr_write(u32 low, u32 id)
 266 {
 267         wrmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), ((__u64) id) << 32 | low);
 268 }
 269
 270 u64 x2apic_icr_read(void)
 271 {
 272         unsigned long val;
 273
 274         rdmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), val);
 275         return val;
 276 }
 277
 278 static struct apic_ops x2apic_ops = {
 279         .read = native_apic_msr_read,
 280         .write = native_apic_msr_write,
 281         .icr_read = x2apic_icr_read,
 282         .icr_write = x2apic_icr_write,
 283         .wait_icr_idle = x2apic_wait_icr_idle,
 284         .safe_wait_icr_idle = safe_x2apic_wait_icr_idle,
 285 };
 286 #endif
 287
 288 /**
 289  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 290  */
 291 void __cpuinit enable_NMI_through_LVT0(void)
 292 {
 293         unsigned int v;
 294
 295         /* unmask and set to NMI */
 296         v = APIC_DM_NMI;
 297
 298         /* Level triggered for 82489DX (32bit mode) */
 299         if (!lapic_is_integrated())
 300                 v |= APIC_LVT_LEVEL_TRIGGER;
 301
 302         apic_write(APIC_LVT0, v);
 303 }
 304
 305 #ifdef CONFIG_X86_32
 306 /**
 307  * get_physical_broadcast - Get number of physical broadcast IDs
 308  */
 309 int get_physical_broadcast(void)
 310 {
 311         return modern_apic() ? 0xff : 0xf;
 312 }
 313 #endif
 314
 315 /**
 316  * lapic_get_maxlvt - get the maximum number of local vector table entries
 317  */
 318 int lapic_get_maxlvt(void)
 319 {
 320         unsigned int v;
 321
 322         v = apic_read(APIC_LVR);
 323         /*
 324          * - we always have APIC integrated on 64bit mode
 325          * - 82489DXs do not report # of LVT entries
 326          */
 327         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 328 }
 329
 330 /*
 331  * Local APIC timer
 332  */
 333
 334 /* Clock divisor */
 335 #ifdef CONFG_X86_64
 336 #define APIC_DIVISOR 1
 337 #else
 338 #define APIC_DIVISOR 16
 339 #endif
 340
 341 /*
 342  * This function sets up the local APIC timer, with a timeout of
 343  * 'clocks' APIC bus clock. During calibration we actually call
 344  * this function twice on the boot CPU, once with a bogus timeout
 345  * value, second time for real. The other (noncalibrating) CPUs
 346  * call this function only once, with the real, calibrated value.
 347  *
 348  * We do reads before writes even if unnecessary, to get around the
 349  * P5 APIC double write bug.
 350  */
 351 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 352 {
 353         unsigned int lvtt_value, tmp_value;
 354
 355         lvtt_value = LOCAL_TIMER_VECTOR;
 356         if (!oneshot)
 357                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 358         if (!lapic_is_integrated())
 359                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 360
 361         if (!irqen)
 362                 lvtt_value |= APIC_LVT_MASKED;
 363
 364         apic_write(APIC_LVTT, lvtt_value);
 365
 366         /*
 367          * Divide PICLK by 16
 368          */
 369         tmp_value = apic_read(APIC_TDCR);
 370         apic_write(APIC_TDCR,
 371                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 372                 APIC_TDR_DIV_16);
 373
 374         if (!oneshot)
 375                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 376 }
 377
 378 /*
 379  * Setup extended LVT, AMD specific (K8, family 10h)
 380  *
 381  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 382  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 383  *
 384  * If mask=1, the LVT entry does not generate interrupts while mask=0
 385  * enables the vector. See also the BKDGs.
 386  */
 387
 388 #define APIC_EILVT_LVTOFF_MCE 0
 389 #define APIC_EILVT_LVTOFF_IBS 1
 390
 391 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 392 {
 393         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 394         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 395
 396         apic_write(reg, v);
 397 }
 398
 399 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 400 {
 401         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 402         return APIC_EILVT_LVTOFF_MCE;
 403 }
 404
 405 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 406 {
 407         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 408         return APIC_EILVT_LVTOFF_IBS;
 409 }
 410 EXPORT_SYMBOL_GPL(setup_APIC_eilvt_ibs);
 411
 412 /*
 413  * Program the next event, relative to now
 414  */
 415 static int lapic_next_event(unsigned long delta,
 416                             struct clock_event_device *evt)
 417 {
 418         apic_write(APIC_TMICT, delta);
 419         return 0;
 420 }
 421
 422 /*
 423  * Setup the lapic timer in periodic or oneshot mode
 424  */
 425 static void lapic_timer_setup(enum clock_event_mode mode,
 426                               struct clock_event_device *evt)
 427 {
 428         unsigned long flags;
 429         unsigned int v;
 430
 431         /* Lapic used as dummy for broadcast ? */
 432         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 433                 return;
 434
 435         local_irq_save(flags);
 436
 437         switch (mode) {
 438         case CLOCK_EVT_MODE_PERIODIC:
 439         case CLOCK_EVT_MODE_ONESHOT:
 440                 __setup_APIC_LVTT(calibration_result,
 441                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 442                 break;
 443         case CLOCK_EVT_MODE_UNUSED:
 444         case CLOCK_EVT_MODE_SHUTDOWN:
 445                 v = apic_read(APIC_LVTT);
 446                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 447                 apic_write(APIC_LVTT, v);
 448                 break;
 449         case CLOCK_EVT_MODE_RESUME:
 450                 /* Nothing to do here */
 451                 break;
 452         }
 453
 454         local_irq_restore(flags);
 455 }
 456
 457 /*
 458  * Local APIC timer broadcast function
 459  */
 460 static void lapic_timer_broadcast(cpumask_t mask)
 461 {
 462 #ifdef CONFIG_SMP
 463         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 464 #endif
 465 }
 466
 467 /*
 468  * Setup the local APIC timer for this CPU. Copy the initilized values
 469  * of the boot CPU and register the clock event in the framework.
 470  */
 471 static void __cpuinit setup_APIC_timer(void)
 472 {
 473         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 474
 475         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 476         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 477
 478         clockevents_register_device(levt);
 479 }
 480
 481 /*
 482  * In this functions we calibrate APIC bus clocks to the external timer.
 483  *
 484  * We want to do the calibration only once since we want to have local timer
 485  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 486  * frequency.
 487  *
 488  * This was previously done by reading the PIT/HPET and waiting for a wrap
 489  * around to find out, that a tick has elapsed. I have a box, where the PIT
 490  * readout is broken, so it never gets out of the wait loop again. This was
 491  * also reported by others.
 492  *
 493  * Monitoring the jiffies value is inaccurate and the clockevents
 494  * infrastructure allows us to do a simple substitution of the interrupt
 495  * handler.
 496  *
 497  * The calibration routine also uses the pm_timer when possible, as the PIT
 498  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 499  * back to normal later in the boot process).
 500  */
 501
 502 #define LAPIC_CAL_LOOPS         (HZ/10)
 503
 504 static __initdata int lapic_cal_loops = -1;
 505 static __initdata long lapic_cal_t1, lapic_cal_t2;
 506 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 507 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 508 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 509
 510 /*
 511  * Temporary interrupt handler.
 512  */
 513 static void __init lapic_cal_handler(struct clock_event_device *dev)
 514 {
 515         unsigned long long tsc = 0;
 516         long tapic = apic_read(APIC_TMCCT);
 517         unsigned long pm = acpi_pm_read_early();
 518
 519         if (cpu_has_tsc)
 520                 rdtscll(tsc);
 521
 522         switch (lapic_cal_loops++) {
 523         case 0:
 524                 lapic_cal_t1 = tapic;
 525                 lapic_cal_tsc1 = tsc;
 526                 lapic_cal_pm1 = pm;
 527                 lapic_cal_j1 = jiffies;
 528                 break;
 529
 530         case LAPIC_CAL_LOOPS:
 531                 lapic_cal_t2 = tapic;
 532                 lapic_cal_tsc2 = tsc;
 533                 if (pm < lapic_cal_pm1)
 534                         pm += ACPI_PM_OVRRUN;
 535                 lapic_cal_pm2 = pm;
 536                 lapic_cal_j2 = jiffies;
 537                 break;
 538         }
 539 }
 540
 541 static int __init calibrate_APIC_clock(void)
 542 {
 543         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 544         const long pm_100ms = PMTMR_TICKS_PER_SEC/10;
 545         const long pm_thresh = pm_100ms/100;
 546         void (*real_handler)(struct clock_event_device *dev);
 547         unsigned long deltaj;
 548         long delta, deltapm;
 549         int pm_referenced = 0;
 550
 551         local_irq_disable();
 552
 553         /* Replace the global interrupt handler */
 554         real_handler = global_clock_event->event_handler;
 555         global_clock_event->event_handler = lapic_cal_handler;
 556
 557         /*
 558          * Setup the APIC counter to 1e9. There is no way the lapic
 559          * can underflow in the 100ms detection time frame
 560          */
 561         __setup_APIC_LVTT(1000000000, 0, 0);
 562
 563         /* Let the interrupts run */
 564         local_irq_enable();
 565
 566         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 567                 cpu_relax();
 568
 569         local_irq_disable();
 570
 571         /* Restore the real event handler */
 572         global_clock_event->event_handler = real_handler;
 573
 574         /* Build delta t1-t2 as apic timer counts down */
 575         delta = lapic_cal_t1 - lapic_cal_t2;
 576         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 577
 578 #ifdef CONFIG_X86_PM_TIMER
 579         /* Check, if the PM timer is available */
 580         deltapm = lapic_cal_pm2 - lapic_cal_pm1;
 581         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 582
 583         if (deltapm) {
 584                 unsigned long mult;
 585                 u64 res;
 586
 587                 mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 588
 589                 if (deltapm > (pm_100ms - pm_thresh) &&
 590                     deltapm < (pm_100ms + pm_thresh)) {
 591                         apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 592                 } else {
 593                         res = (((u64) deltapm) *  mult) >> 22;
 594                         do_div(res, 1000000);
 595                         printk(KERN_WARNING "APIC calibration not consistent "
 596                                "with PM Timer: %ldms instead of 100ms\n",
 597                                (long)res);
 598                         /* Correct the lapic counter value */
 599                         res = (((u64) delta) * pm_100ms);
 600                         do_div(res, deltapm);
 601                         printk(KERN_INFO "APIC delta adjusted to PM-Timer: "
 602                                "%lu (%ld)\n", (unsigned long) res, delta);
 603                         delta = (long) res;
 604                 }
 605                 pm_referenced = 1;
 606         }
 607 #endif
 608
 609         /* Calculate the scaled math multiplication factor */
 610         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 611                                        lapic_clockevent.shift);
 612         lapic_clockevent.max_delta_ns =
 613                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 614         lapic_clockevent.min_delta_ns =
 615                 clockevent_delta2ns(0xF, &lapic_clockevent);
 616
 617         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 618
 619         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 620         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 621         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 622                     calibration_result);
 623
 624         if (cpu_has_tsc) {
 625                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 626                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 627                             "%ld.%04ld MHz.\n",
 628                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 629                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 630         }
 631
 632         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 633                     "%u.%04u MHz.\n",
 634                     calibration_result / (1000000 / HZ),
 635                     calibration_result % (1000000 / HZ));
 636
 637         /*
 638          * Do a sanity check on the APIC calibration result
 639          */
 640         if (calibration_result < (1000000 / HZ)) {
 641                 local_irq_enable();
 642                 printk(KERN_WARNING
 643                        "APIC frequency too slow, disabling apic timer\n");
 644                 return -1;
 645         }
 646
 647         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 648
 649         /* We trust the pm timer based calibration */
 650         if (!pm_referenced) {
 651                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 652
 653                 /*
 654                  * Setup the apic timer manually
 655                  */
 656                 levt->event_handler = lapic_cal_handler;
 657                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 658                 lapic_cal_loops = -1;
 659
 660                 /* Let the interrupts run */
 661                 local_irq_enable();
 662
 663                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 664                         cpu_relax();
 665
 666                 local_irq_disable();
 667
 668                 /* Stop the lapic timer */
 669                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 670
 671                 local_irq_enable();
 672
 673                 /* Jiffies delta */
 674                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 675                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 676
 677                 /* Check, if the jiffies result is consistent */
 678                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 679                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 680                 else
 681                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 682         } else
 683                 local_irq_enable();
 684
 685         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 686                 printk(KERN_WARNING
 687                        "APIC timer disabled due to verification failure.\n");
 688                         return -1;
 689         }
 690
 691         return 0;
 692 }
 693
 694 /*
 695  * Setup the boot APIC
 696  *
 697  * Calibrate and verify the result.
 698  */
 699 void __init setup_boot_APIC_clock(void)
 700 {
 701         /*
 702          * The local apic timer can be disabled via the kernel
 703          * commandline or from the CPU detection code. Register the lapic
 704          * timer as a dummy clock event source on SMP systems, so the
 705          * broadcast mechanism is used. On UP systems simply ignore it.
 706          */
 707         if (disable_apic_timer) {
 708                 printk(KERN_INFO "Disabling APIC timer\n");
 709                 /* No broadcast on UP ! */
 710                 if (num_possible_cpus() > 1) {
 711                         lapic_clockevent.mult = 1;
 712                         setup_APIC_timer();
 713                 }
 714                 return;
 715         }
 716
 717         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 718                     "calibrating APIC timer ...\n");
 719
 720         if (calibrate_APIC_clock()) {
 721                 /* No broadcast on UP ! */
 722                 if (num_possible_cpus() > 1)
 723                         setup_APIC_timer();
 724                 return;
 725         }
 726
 727         /*
 728          * If nmi_watchdog is set to IO_APIC, we need the
 729          * PIT/HPET going.  Otherwise register lapic as a dummy
 730          * device.
 731          */
 732         if (nmi_watchdog != NMI_IO_APIC)
 733                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 734         else
 735                 printk(KERN_WARNING "APIC timer registered as dummy,"
 736                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 737
 738         /* Setup the lapic or request the broadcast */
 739         setup_APIC_timer();
 740 }
 741
 742 void __cpuinit setup_secondary_APIC_clock(void)
 743 {
 744         setup_APIC_timer();
 745 }
 746
 747 /*
 748  * The guts of the apic timer interrupt
 749  */
 750 static void local_apic_timer_interrupt(void)
 751 {
 752         int cpu = smp_processor_id();
 753         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 754
 755         /*
 756          * Normally we should not be here till LAPIC has been initialized but
 757          * in some cases like kdump, its possible that there is a pending LAPIC
 758          * timer interrupt from previous kernel's context and is delivered in
 759          * new kernel the moment interrupts are enabled.
 760          *
 761          * Interrupts are enabled early and LAPIC is setup much later, hence
 762          * its possible that when we get here evt->event_handler is NULL.
 763          * Check for event_handler being NULL and discard the interrupt as
 764          * spurious.
 765          */
 766         if (!evt->event_handler) {
 767                 printk(KERN_WARNING
 768                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 769                 /* Switch it off */
 770                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 771                 return;
 772         }
 773
 774         /*
 775          * the NMI deadlock-detector uses this.
 776          */
 777 #ifdef CONFIG_X86_64
 778         add_pda(apic_timer_irqs, 1);
 779 #else
 780         per_cpu(irq_stat, cpu).apic_timer_irqs++;
 781 #endif
 782
 783         evt->event_handler(evt);
 784 }
 785
 786 /*
 787  * Local APIC timer interrupt. This is the most natural way for doing
 788  * local interrupts, but local timer interrupts can be emulated by
 789  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 790  *
 791  * [ if a single-CPU system runs an SMP kernel then we call the local
 792  *   interrupt as well. Thus we cannot inline the local irq ... ]
 793  */
 794 void smp_apic_timer_interrupt(struct pt_regs *regs)
 795 {
 796         struct pt_regs *old_regs = set_irq_regs(regs);
 797
 798         /*
 799          * NOTE! We'd better ACK the irq immediately,
 800          * because timer handling can be slow.
 801          */
 802         ack_APIC_irq();
 803         /*
 804          * update_process_times() expects us to have done irq_enter().
 805          * Besides, if we don't timer interrupts ignore the global
 806          * interrupt lock, which is the WrongThing (tm) to do.
 807          */
 808 #ifdef CONFIG_X86_64
 809         exit_idle();
 810 #endif
 811         irq_enter();
 812         local_apic_timer_interrupt();
 813         irq_exit();
 814
 815         set_irq_regs(old_regs);
 816 }
 817
 818 int setup_profiling_timer(unsigned int multiplier)
 819 {
 820         return -EINVAL;
 821 }
 822
 823 /*
 824  * Local APIC start and shutdown
 825  */
 826
 827 /**
 828  * clear_local_APIC - shutdown the local APIC
 829  *
 830  * This is called, when a CPU is disabled and before rebooting, so the state of
 831  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 832  * leftovers during boot.
 833  */
 834 void clear_local_APIC(void)
 835 {
 836         int maxlvt;
 837         u32 v;
 838
 839         /* APIC hasn't been mapped yet */
 840         if (!apic_phys)
 841                 return;
 842
 843         maxlvt = lapic_get_maxlvt();
 844         /*
 845          * Masking an LVT entry can trigger a local APIC error
 846          * if the vector is zero. Mask LVTERR first to prevent this.
 847          */
 848         if (maxlvt >= 3) {
 849                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 850                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 851         }
 852         /*
 853          * Careful: we have to set masks only first to deassert
 854          * any level-triggered sources.
 855          */
 856         v = apic_read(APIC_LVTT);
 857         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 858         v = apic_read(APIC_LVT0);
 859         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 860         v = apic_read(APIC_LVT1);
 861         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 862         if (maxlvt >= 4) {
 863                 v = apic_read(APIC_LVTPC);
 864                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 865         }
 866
 867         /* lets not touch this if we didn't frob it */
 868 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(X86_MCE_INTEL)
 869         if (maxlvt >= 5) {
 870                 v = apic_read(APIC_LVTTHMR);
 871                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 872         }
 873 #endif
 874         /*
 875          * Clean APIC state for other OSs:
 876          */
 877         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 878         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 879         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 880         if (maxlvt >= 3)
 881                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 882         if (maxlvt >= 4)
 883                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 884
 885         /* Integrated APIC (!82489DX) ? */
 886         if (lapic_is_integrated()) {
 887                 if (maxlvt > 3)
 888                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 889                         apic_write(APIC_ESR, 0);
 890                 apic_read(APIC_ESR);
 891         }
 892 }
 893
 894 /**
 895  * disable_local_APIC - clear and disable the local APIC
 896  */
 897 void disable_local_APIC(void)
 898 {
 899         unsigned int value;
 900
 901         clear_local_APIC();
 902
 903         /*
 904          * Disable APIC (implies clearing of registers
 905          * for 82489DX!).
 906          */
 907         value = apic_read(APIC_SPIV);
 908         value &= ~APIC_SPIV_APIC_ENABLED;
 909         apic_write(APIC_SPIV, value);
 910
 911 #ifdef CONFIG_X86_32
 912         /*
 913          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 914          * restore the disabled state.
 915          */
 916         if (enabled_via_apicbase) {
 917                 unsigned int l, h;
 918
 919                 rdmsr(MSR_IA32_APICBASE, l, h);
 920                 l &= ~MSR_IA32_APICBASE_ENABLE;
 921                 wrmsr(MSR_IA32_APICBASE, l, h);
 922         }
 923 #endif
 924 }
 925
 926 /*
 927  * If Linux enabled the LAPIC against the BIOS default disable it down before
 928  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 929  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 930  * for the case where Linux didn't enable the LAPIC.
 931  */
 932 void lapic_shutdown(void)
 933 {
 934         unsigned long flags;
 935
 936         if (!cpu_has_apic)
 937                 return;
 938
 939         local_irq_save(flags);
 940
 941 #ifdef CONFIG_X86_32
 942         if (!enabled_via_apicbase)
 943                 clear_local_APIC();
 944         else
 945 #endif
 946                 disable_local_APIC();
 947
 948
 949         local_irq_restore(flags);
 950 }
 951
 952 /*
 953  * This is to verify that we're looking at a real local APIC.
 954  * Check these against your board if the CPUs aren't getting
 955  * started for no apparent reason.
 956  */
 957 int __init verify_local_APIC(void)
 958 {
 959         unsigned int reg0, reg1;
 960
 961         /*
 962          * The version register is read-only in a real APIC.
 963          */
 964         reg0 = apic_read(APIC_LVR);
 965         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 966         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 967         reg1 = apic_read(APIC_LVR);
 968         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 969
 970         /*
 971          * The two version reads above should print the same
 972          * numbers.  If the second one is different, then we
 973          * poke at a non-APIC.
 974          */
 975         if (reg1 != reg0)
 976                 return 0;
 977
 978         /*
 979          * Check if the version looks reasonably.
 980          */
 981         reg1 = GET_APIC_VERSION(reg0);
 982         if (reg1 == 0x00 || reg1 == 0xff)
 983                 return 0;
 984         reg1 = lapic_get_maxlvt();
 985         if (reg1 < 0x02 || reg1 == 0xff)
 986                 return 0;
 987
 988         /*
 989          * The ID register is read/write in a real APIC.
 990          */
 991         reg0 = apic_read(APIC_ID);
 992         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 993         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 994         reg1 = apic_read(APIC_ID);
 995         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 996         apic_write(APIC_ID, reg0);
 997         if (reg1 != (reg0 ^ APIC_ID_MASK))
 998                 return 0;
 999
1000         /*
1001          * The next two are just to see if we have sane values.
1002          * They're only really relevant if we're in Virtual Wire
1003          * compatibility mode, but most boxes are anymore.
1004          */
1005         reg0 = apic_read(APIC_LVT0);
1006         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
1007         reg1 = apic_read(APIC_LVT1);
1008         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
1009
1010         return 1;
1011 }
1012
1013 /**
1014  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1015  */
1016 void __init sync_Arb_IDs(void)
1017 {
1018         /*
1019          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1020          * needed on AMD.
1021          */
1022         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1023                 return;
1024
1025         /*
1026          * Wait for idle.
1027          */
1028         apic_wait_icr_idle();
1029
1030         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1031         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1032                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1033 }
1034
1035 /*
1036  * An initial setup of the virtual wire mode.
1037  */
1038 void __init init_bsp_APIC(void)
1039 {
1040         unsigned int value;
1041
1042         /*
1043          * Don't do the setup now if we have a SMP BIOS as the
1044          * through-I/O-APIC virtual wire mode might be active.
1045          */
1046         if (smp_found_config || !cpu_has_apic)
1047                 return;
1048
1049         /*
1050          * Do not trust the local APIC being empty at bootup.
1051          */
1052         clear_local_APIC();
1053
1054         /*
1055          * Enable APIC.
1056          */
1057         value = apic_read(APIC_SPIV);
1058         value &= ~APIC_VECTOR_MASK;
1059         value |= APIC_SPIV_APIC_ENABLED;
1060
1061 #ifdef CONFIG_X86_32
1062         /* This bit is reserved on P4/Xeon and should be cleared */
1063         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1064             (boot_cpu_data.x86 == 15))
1065                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1066         else
1067 #endif
1068                 value |= APIC_SPIV_FOCUS_DISABLED;
1069         value |= SPURIOUS_APIC_VECTOR;
1070         apic_write(APIC_SPIV, value);
1071
1072         /*
1073          * Set up the virtual wire mode.
1074          */
1075         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1076         value = APIC_DM_NMI;
1077         if (!lapic_is_integrated())             /* 82489DX */
1078                 value |= APIC_LVT_LEVEL_TRIGGER;
1079         apic_write(APIC_LVT1, value);
1080 }
1081
1082 static void __cpuinit lapic_setup_esr(void)
1083 {
1084         unsigned int oldvalue, value, maxlvt;
1085
1086         if (!lapic_is_integrated()) {
1087                 printk(KERN_INFO "No ESR for 82489DX.\n");
1088                 return;
1089         }
1090
1091         if (esr_disable) {
1092                 /*
1093                  * Something untraceable is creating bad interrupts on
1094                  * secondary quads ... for the moment, just leave the
1095                  * ESR disabled - we can't do anything useful with the
1096                  * errors anyway - mbligh
1097                  */
1098                 printk(KERN_INFO "Leaving ESR disabled.\n");
1099                 return;
1100         }
1101
1102         maxlvt = lapic_get_maxlvt();
1103         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1104                 apic_write(APIC_ESR, 0);
1105         oldvalue = apic_read(APIC_ESR);
1106
1107         /* enables sending errors */
1108         value = ERROR_APIC_VECTOR;
1109         apic_write(APIC_LVTERR, value);
1110
1111         /*
1112          * spec says clear errors after enabling vector.
1113          */
1114         if (maxlvt > 3)
1115                 apic_write(APIC_ESR, 0);
1116         value = apic_read(APIC_ESR);
1117         if (value != oldvalue)
1118                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1119                         "vector: 0x%08x  after: 0x%08x\n",
1120                         oldvalue, value);
1121 }
1122
1123
1124 /**
1125  * setup_local_APIC - setup the local APIC
1126  */
1127 void __cpuinit setup_local_APIC(void)
1128 {
1129         unsigned int value;
1130         int i, j;
1131
1132 #ifdef CONFIG_X86_32
1133         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1134         if (esr_disable) {
1135                 apic_write(APIC_ESR, 0);
1136                 apic_write(APIC_ESR, 0);
1137                 apic_write(APIC_ESR, 0);
1138                 apic_write(APIC_ESR, 0);
1139         }
1140 #endif
1141
1142         preempt_disable();
1143
1144         /*
1145          * Double-check whether this APIC is really registered.
1146          * This is meaningless in clustered apic mode, so we skip it.
1147          */
1148         if (!apic_id_registered())
1149                 BUG();
1150
1151         /*
1152          * Intel recommends to set DFR, LDR and TPR before enabling
1153          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1154          * document number 292116).  So here it goes...
1155          */
1156         init_apic_ldr();
1157
1158         /*
1159          * Set Task Priority to 'accept all'. We never change this
1160          * later on.
1161          */
1162         value = apic_read(APIC_TASKPRI);
1163         value &= ~APIC_TPRI_MASK;
1164         apic_write(APIC_TASKPRI, value);
1165
1166         /*
1167          * After a crash, we no longer service the interrupts and a pending
1168          * interrupt from previous kernel might still have ISR bit set.
1169          *
1170          * Most probably by now CPU has serviced that pending interrupt and
1171          * it might not have done the ack_APIC_irq() because it thought,
1172          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1173          * does not clear the ISR bit and cpu thinks it has already serivced
1174          * the interrupt. Hence a vector might get locked. It was noticed
1175          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1176          */
1177         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1178                 value = apic_read(APIC_ISR + i*0x10);
1179                 for (j = 31; j >= 0; j--) {
1180                         if (value & (1<<j))
1181                                 ack_APIC_irq();
1182                 }
1183         }
1184
1185         /*
1186          * Now that we are all set up, enable the APIC
1187          */
1188         value = apic_read(APIC_SPIV);
1189         value &= ~APIC_VECTOR_MASK;
1190         /*
1191          * Enable APIC
1192          */
1193         value |= APIC_SPIV_APIC_ENABLED;
1194
1195 #ifdef CONFIG_X86_32
1196         /*
1197          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1198          * certain networking cards. If high frequency interrupts are
1199          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1200          * entry is masked/unmasked at a high rate as well then sooner or
1201          * later IOAPIC line gets 'stuck', no more interrupts are received
1202          * from the device. If focus CPU is disabled then the hang goes
1203          * away, oh well :-(
1204          *
1205          * [ This bug can be reproduced easily with a level-triggered
1206          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1207          *   BX chipset. ]
1208          */
1209         /*
1210          * Actually disabling the focus CPU check just makes the hang less
1211          * frequent as it makes the interrupt distributon model be more
1212          * like LRU than MRU (the short-term load is more even across CPUs).
1213          * See also the comment in end_level_ioapic_irq().  --macro
1214          */
1215
1216         /*
1217          * - enable focus processor (bit==0)
1218          * - 64bit mode always use processor focus
1219          *   so no need to set it
1220          */
1221         value &= ~APIC_SPIV_FOCUS_DISABLED;
1222 #endif
1223
1224         /*
1225          * Set spurious IRQ vector
1226          */
1227         value |= SPURIOUS_APIC_VECTOR;
1228         apic_write(APIC_SPIV, value);
1229
1230         /*
1231          * Set up LVT0, LVT1:
1232          *
1233          * set up through-local-APIC on the BP's LINT0. This is not
1234          * strictly necessary in pure symmetric-IO mode, but sometimes
1235          * we delegate interrupts to the 8259A.
1236          */
1237         /*
1238          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1239          */
1240         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1241         if (!smp_processor_id() && (pic_mode || !value)) {
1242                 value = APIC_DM_EXTINT;
1243                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1244                                 smp_processor_id());
1245         } else {
1246                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1247                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1248                                 smp_processor_id());
1249         }
1250         apic_write(APIC_LVT0, value);
1251
1252         /*
1253          * only the BP should see the LINT1 NMI signal, obviously.
1254          */
1255         if (!smp_processor_id())
1256                 value = APIC_DM_NMI;
1257         else
1258                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1259         if (!lapic_is_integrated())             /* 82489DX */
1260                 value |= APIC_LVT_LEVEL_TRIGGER;
1261         apic_write(APIC_LVT1, value);
1262
1263         preempt_enable();
1264 }
1265
1266 void __cpuinit end_local_APIC_setup(void)
1267 {
1268         lapic_setup_esr();
1269
1270 #ifdef CONFIG_X86_32
1271         {
1272                 unsigned int value;
1273                 /* Disable the local apic timer */
1274                 value = apic_read(APIC_LVTT);
1275                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1276                 apic_write(APIC_LVTT, value);
1277         }
1278 #endif
1279
1280         setup_apic_nmi_watchdog(NULL);
1281         apic_pm_activate();
1282 }
1283
1284 #ifdef HAVE_X2APIC
1285 void check_x2apic(void)
1286 {
1287         int msr, msr2;
1288
1289         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1290
1291         if (msr & X2APIC_ENABLE) {
1292                 printk("x2apic enabled by BIOS, switching to x2apic ops\n");
1293                 x2apic_preenabled = x2apic = 1;
1294                 apic_ops = &x2apic_ops;
1295         }
1296 }
1297
1298 void enable_x2apic(void)
1299 {
1300         int msr, msr2;
1301
1302         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1303         if (!(msr & X2APIC_ENABLE)) {
1304                 printk("Enabling x2apic\n");
1305                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
1306         }
1307 }
1308
1309 void enable_IR_x2apic(void)
1310 {
1311 #ifdef CONFIG_INTR_REMAP
1312         int ret;
1313         unsigned long flags;
1314
1315         if (!cpu_has_x2apic)
1316                 return;
1317
1318         if (!x2apic_preenabled && disable_x2apic) {
1319                 printk(KERN_INFO
1320                        "Skipped enabling x2apic and Interrupt-remapping "
1321                        "because of nox2apic\n");
1322                 return;
1323         }
1324
1325         if (x2apic_preenabled && disable_x2apic)
1326                 panic("Bios already enabled x2apic, can't enforce nox2apic");
1327
1328         if (!x2apic_preenabled && skip_ioapic_setup) {
1329                 printk(KERN_INFO
1330                        "Skipped enabling x2apic and Interrupt-remapping "
1331                        "because of skipping io-apic setup\n");
1332                 return;
1333         }
1334
1335         ret = dmar_table_init();
1336         if (ret) {
1337                 printk(KERN_INFO
1338                        "dmar_table_init() failed with %d:\n", ret);
1339
1340                 if (x2apic_preenabled)
1341                         panic("x2apic enabled by bios. But IR enabling failed");
1342                 else
1343                         printk(KERN_INFO
1344                                "Not enabling x2apic,Intr-remapping\n");
1345                 return;
1346         }
1347
1348         local_irq_save(flags);
1349         mask_8259A();
1350         save_mask_IO_APIC_setup();
1351
1352         ret = enable_intr_remapping(1);
1353
1354         if (ret && x2apic_preenabled) {
1355                 local_irq_restore(flags);
1356                 panic("x2apic enabled by bios. But IR enabling failed");
1357         }
1358
1359         if (ret)
1360                 goto end;
1361
1362         if (!x2apic) {
1363                 x2apic = 1;
1364                 apic_ops = &x2apic_ops;
1365                 enable_x2apic();
1366         }
1367 end:
1368         if (ret)
1369                 /*
1370                  * IR enabling failed
1371                  */
1372                 restore_IO_APIC_setup();
1373         else
1374                 reinit_intr_remapped_IO_APIC(x2apic_preenabled);
1375
1376         unmask_8259A();
1377         local_irq_restore(flags);
1378
1379         if (!ret) {
1380                 if (!x2apic_preenabled)
1381                         printk(KERN_INFO
1382                                "Enabled x2apic and interrupt-remapping\n");
1383                 else
1384                         printk(KERN_INFO
1385                                "Enabled Interrupt-remapping\n");
1386         } else
1387                 printk(KERN_ERR
1388                        "Failed to enable Interrupt-remapping and x2apic\n");
1389 #else
1390         if (!cpu_has_x2apic)
1391                 return;
1392
1393         if (x2apic_preenabled)
1394                 panic("x2apic enabled prior OS handover,"
1395                       " enable CONFIG_INTR_REMAP");
1396
1397         printk(KERN_INFO "Enable CONFIG_INTR_REMAP for enabling intr-remapping "
1398                " and x2apic\n");
1399 #endif
1400
1401         return;
1402 }
1403 #endif /* HAVE_X2APIC */
1404
1405 #ifdef CONFIG_X86_64
1406 /*
1407  * Detect and enable local APICs on non-SMP boards.
1408  * Original code written by Keir Fraser.
1409  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1410  * not correctly set up (usually the APIC timer won't work etc.)
1411  */
1412 static int __init detect_init_APIC(void)
1413 {
1414         if (!cpu_has_apic) {
1415                 printk(KERN_INFO "No local APIC present\n");
1416                 return -1;
1417         }
1418
1419         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1420         boot_cpu_physical_apicid = 0;
1421         return 0;
1422 }
1423 #else
1424 /*
1425  * Detect and initialize APIC
1426  */
1427 static int __init detect_init_APIC(void)
1428 {
1429         u32 h, l, features;
1430
1431         /* Disabled by kernel option? */
1432         if (disable_apic)
1433                 return -1;
1434
1435         switch (boot_cpu_data.x86_vendor) {
1436         case X86_VENDOR_AMD:
1437                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1438                     (boot_cpu_data.x86 == 15))
1439                         break;
1440                 goto no_apic;
1441         case X86_VENDOR_INTEL:
1442                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1443                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1444                         break;
1445                 goto no_apic;
1446         default:
1447                 goto no_apic;
1448         }
1449
1450         if (!cpu_has_apic) {
1451                 /*
1452                  * Over-ride BIOS and try to enable the local APIC only if
1453                  * "lapic" specified.
1454                  */
1455                 if (!force_enable_local_apic) {
1456                         printk(KERN_INFO "Local APIC disabled by BIOS -- "
1457                                "you can enable it with \"lapic\"\n");
1458                         return -1;
1459                 }
1460                 /*
1461                  * Some BIOSes disable the local APIC in the APIC_BASE
1462                  * MSR. This can only be done in software for Intel P6 or later
1463                  * and AMD K7 (Model > 1) or later.
1464                  */
1465                 rdmsr(MSR_IA32_APICBASE, l, h);
1466                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1467                         printk(KERN_INFO
1468                                "Local APIC disabled by BIOS -- reenabling.\n");
1469                         l &= ~MSR_IA32_APICBASE_BASE;
1470                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1471                         wrmsr(MSR_IA32_APICBASE, l, h);
1472                         enabled_via_apicbase = 1;
1473                 }
1474         }
1475         /*
1476          * The APIC feature bit should now be enabled
1477          * in `cpuid'
1478          */
1479         features = cpuid_edx(1);
1480         if (!(features & (1 << X86_FEATURE_APIC))) {
1481                 printk(KERN_WARNING "Could not enable APIC!\n");
1482                 return -1;
1483         }
1484         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1485         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1486
1487         /* The BIOS may have set up the APIC at some other address */
1488         rdmsr(MSR_IA32_APICBASE, l, h);
1489         if (l & MSR_IA32_APICBASE_ENABLE)
1490                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1491
1492         printk(KERN_INFO "Found and enabled local APIC!\n");
1493
1494         apic_pm_activate();
1495
1496         return 0;
1497
1498 no_apic:
1499         printk(KERN_INFO "No local APIC present or hardware disabled\n");
1500         return -1;
1501 }
1502 #endif
1503
1504 #ifdef CONFIG_X86_64
1505 void __init early_init_lapic_mapping(void)
1506 {
1507         unsigned long phys_addr;
1508
1509         /*
1510          * If no local APIC can be found then go out
1511          * : it means there is no mpatable and MADT
1512          */
1513         if (!smp_found_config)
1514                 return;
1515
1516         phys_addr = mp_lapic_addr;
1517
1518         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
1519         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1520                     APIC_BASE, phys_addr);
1521
1522         /*
1523          * Fetch the APIC ID of the BSP in case we have a
1524          * default configuration (or the MP table is broken).
1525          */
1526         boot_cpu_physical_apicid = read_apic_id();
1527 }
1528 #endif
1529
1530 /**
1531  * init_apic_mappings - initialize APIC mappings
1532  */
1533 void __init init_apic_mappings(void)
1534 {
1535 #ifdef HAVE_X2APIC
1536         if (x2apic) {
1537                 boot_cpu_physical_apicid = read_apic_id();
1538                 return;
1539         }
1540 #endif
1541
1542         /*
1543          * If no local APIC can be found then set up a fake all
1544          * zeroes page to simulate the local APIC and another
1545          * one for the IO-APIC.
1546          */
1547         if (!smp_found_config && detect_init_APIC()) {
1548                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1549                 apic_phys = __pa(apic_phys);
1550         } else
1551                 apic_phys = mp_lapic_addr;
1552
1553         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1554         apic_printk(APIC_VERBOSE, "mapped APIC to %08lx (%08lx)\n",
1555                                 APIC_BASE, apic_phys);
1556
1557         /*
1558          * Fetch the APIC ID of the BSP in case we have a
1559          * default configuration (or the MP table is broken).
1560          */
1561         if (boot_cpu_physical_apicid == -1U)
1562                 boot_cpu_physical_apicid = read_apic_id();
1563 }
1564
1565 /*
1566  * This initializes the IO-APIC and APIC hardware if this is
1567  * a UP kernel.
1568  */
1569 int apic_version[MAX_APICS];
1570
1571 int __init APIC_init_uniprocessor(void)
1572 {
1573 #ifdef CONFIG_X86_64
1574         if (disable_apic) {
1575                 printk(KERN_INFO "Apic disabled\n");
1576                 return -1;
1577         }
1578         if (!cpu_has_apic) {
1579                 disable_apic = 1;
1580                 printk(KERN_INFO "Apic disabled by BIOS\n");
1581                 return -1;
1582         }
1583 #else
1584         if (!smp_found_config && !cpu_has_apic)
1585                 return -1;
1586
1587         /*
1588          * Complain if the BIOS pretends there is one.
1589          */
1590         if (!cpu_has_apic &&
1591             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1592                 printk(KERN_ERR "BIOS bug, local APIC 0x%x not detected!...\n",
1593                        boot_cpu_physical_apicid);
1594                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1595                 return -1;
1596         }
1597 #endif
1598
1599 #ifdef HAVE_X2APIC
1600         enable_IR_x2apic();
1601 #endif
1602 #ifdef CONFIG_X86_64
1603         setup_apic_routing();
1604 #endif
1605
1606         verify_local_APIC();
1607         connect_bsp_APIC();
1608
1609 #ifdef CONFIG_X86_64
1610         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1611 #else
1612         /*
1613          * Hack: In case of kdump, after a crash, kernel might be booting
1614          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1615          * might be zero if read from MP tables. Get it from LAPIC.
1616          */
1617 # ifdef CONFIG_CRASH_DUMP
1618         boot_cpu_physical_apicid = read_apic_id();
1619 # endif
1620 #endif
1621         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1622         setup_local_APIC();
1623
1624 #ifdef CONFIG_X86_64
1625         /*
1626          * Now enable IO-APICs, actually call clear_IO_APIC
1627          * We need clear_IO_APIC before enabling vector on BP
1628          */
1629         if (!skip_ioapic_setup && nr_ioapics)
1630                 enable_IO_APIC();
1631 #endif
1632
1633 #ifdef CONFIG_X86_IO_APIC
1634         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1635 #endif
1636                 localise_nmi_watchdog();
1637         end_local_APIC_setup();
1638
1639 #ifdef CONFIG_X86_IO_APIC
1640         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1641                 setup_IO_APIC();
1642 # ifdef CONFIG_X86_64
1643         else
1644                 nr_ioapics = 0;
1645 # endif
1646 #endif
1647
1648 #ifdef CONFIG_X86_64
1649         setup_boot_APIC_clock();
1650         check_nmi_watchdog();
1651 #else
1652         setup_boot_clock();
1653 #endif
1654
1655         return 0;
1656 }
1657
1658 /*
1659  * Local APIC interrupts
1660  */
1661
1662 /*
1663  * This interrupt should _never_ happen with our APIC/SMP architecture
1664  */
1665 void smp_spurious_interrupt(struct pt_regs *regs)
1666 {
1667         u32 v;
1668
1669 #ifdef CONFIG_X86_64
1670         exit_idle();
1671 #endif
1672         irq_enter();
1673         /*
1674          * Check if this really is a spurious interrupt and ACK it
1675          * if it is a vectored one.  Just in case...
1676          * Spurious interrupts should not be ACKed.
1677          */
1678         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1679         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1680                 ack_APIC_irq();
1681
1682 #ifdef CONFIG_X86_64
1683         add_pda(irq_spurious_count, 1);
1684 #else
1685         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1686         printk(KERN_INFO "spurious APIC interrupt on CPU#%d, "
1687                "should never happen.\n", smp_processor_id());
1688         __get_cpu_var(irq_stat).irq_spurious_count++;
1689 #endif
1690         irq_exit();
1691 }
1692
1693 /*
1694  * This interrupt should never happen with our APIC/SMP architecture
1695  */
1696 void smp_error_interrupt(struct pt_regs *regs)
1697 {
1698         u32 v, v1;
1699
1700 #ifdef CONFIG_X86_64
1701         exit_idle();
1702 #endif
1703         irq_enter();
1704         /* First tickle the hardware, only then report what went on. -- REW */
1705         v = apic_read(APIC_ESR);
1706         apic_write(APIC_ESR, 0);
1707         v1 = apic_read(APIC_ESR);
1708         ack_APIC_irq();
1709         atomic_inc(&irq_err_count);
1710
1711         /* Here is what the APIC error bits mean:
1712            0: Send CS error
1713            1: Receive CS error
1714            2: Send accept error
1715            3: Receive accept error
1716            4: Reserved
1717            5: Send illegal vector
1718            6: Received illegal vector
1719            7: Illegal register address
1720         */
1721         printk(KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
1722                 smp_processor_id(), v , v1);
1723         irq_exit();
1724 }
1725
1726 /**
1727  * connect_bsp_APIC - attach the APIC to the interrupt system
1728  */
1729 void __init connect_bsp_APIC(void)
1730 {
1731 #ifdef CONFIG_X86_32
1732         if (pic_mode) {
1733                 /*
1734                  * Do not trust the local APIC being empty at bootup.
1735                  */
1736                 clear_local_APIC();
1737                 /*
1738                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1739                  * local APIC to INT and NMI lines.
1740                  */
1741                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1742                                 "enabling APIC mode.\n");
1743                 outb(0x70, 0x22);
1744                 outb(0x01, 0x23);
1745         }
1746 #endif
1747         enable_apic_mode();
1748 }
1749
1750 /**
1751  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1752  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1753  *
1754  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1755  * APIC is disabled.
1756  */
1757 void disconnect_bsp_APIC(int virt_wire_setup)
1758 {
1759         unsigned int value;
1760
1761 #ifdef CONFIG_X86_32
1762         if (pic_mode) {
1763                 /*
1764                  * Put the board back into PIC mode (has an effect only on
1765                  * certain older boards).  Note that APIC interrupts, including
1766                  * IPIs, won't work beyond this point!  The only exception are
1767                  * INIT IPIs.
1768                  */
1769                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1770                                 "entering PIC mode.\n");
1771                 outb(0x70, 0x22);
1772                 outb(0x00, 0x23);
1773                 return;
1774         }
1775 #endif
1776
1777         /* Go back to Virtual Wire compatibility mode */
1778
1779         /* For the spurious interrupt use vector F, and enable it */
1780         value = apic_read(APIC_SPIV);
1781         value &= ~APIC_VECTOR_MASK;
1782         value |= APIC_SPIV_APIC_ENABLED;
1783         value |= 0xf;
1784         apic_write(APIC_SPIV, value);
1785
1786         if (!virt_wire_setup) {
1787                 /*
1788                  * For LVT0 make it edge triggered, active high,
1789                  * external and enabled
1790                  */
1791                 value = apic_read(APIC_LVT0);
1792                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1793                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1794                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1795                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1796                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1797                 apic_write(APIC_LVT0, value);
1798         } else {
1799                 /* Disable LVT0 */
1800                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1801         }
1802
1803         /*
1804          * For LVT1 make it edge triggered, active high,
1805          * nmi and enabled
1806          */
1807         value = apic_read(APIC_LVT1);
1808         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1809                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1810                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1811         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1812         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1813         apic_write(APIC_LVT1, value);
1814 }
1815
1816 void __cpuinit generic_processor_info(int apicid, int version)
1817 {
1818         int cpu;
1819         cpumask_t tmp_map;
1820
1821         /*
1822          * Validate version
1823          */
1824         if (version == 0x0) {
1825                 printk(KERN_WARNING "BIOS bug, APIC version is 0 for CPU#%d! "
1826                                 "fixing up to 0x10. (tell your hw vendor)\n",
1827                                 version);
1828                 version = 0x10;
1829         }
1830         apic_version[apicid] = version;
1831
1832         if (num_processors >= NR_CPUS) {
1833                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1834                         "  Processor ignored.\n", NR_CPUS);
1835                 return;
1836         }
1837
1838         num_processors++;
1839         cpus_complement(tmp_map, cpu_present_map);
1840         cpu = first_cpu(tmp_map);
1841
1842         physid_set(apicid, phys_cpu_present_map);
1843         if (apicid == boot_cpu_physical_apicid) {
1844                 /*
1845                  * x86_bios_cpu_apicid is required to have processors listed
1846                  * in same order as logical cpu numbers. Hence the first
1847                  * entry is BSP, and so on.
1848                  */
1849                 cpu = 0;
1850         }
1851         if (apicid > max_physical_apicid)
1852                 max_physical_apicid = apicid;
1853
1854 #ifdef CONFIG_X86_32
1855         /*
1856          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1857          * but we need to work other dependencies like SMP_SUSPEND etc
1858          * before this can be done without some confusion.
1859          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1860          *       - Ashok Raj <ashok.raj@intel.com>
1861          */
1862         if (max_physical_apicid >= 8) {
1863                 switch (boot_cpu_data.x86_vendor) {
1864                 case X86_VENDOR_INTEL:
1865                         if (!APIC_XAPIC(version)) {
1866                                 def_to_bigsmp = 0;
1867                                 break;
1868                         }
1869                         /* If P4 and above fall through */
1870                 case X86_VENDOR_AMD:
1871                         def_to_bigsmp = 1;
1872                 }
1873         }
1874 #endif
1875
1876 #if defined(CONFIG_X86_SMP) || defined(CONFIG_X86_64)
1877         /* are we being called early in kernel startup? */
1878         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1879                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1880                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1881
1882                 cpu_to_apicid[cpu] = apicid;
1883                 bios_cpu_apicid[cpu] = apicid;
1884         } else {
1885                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1886                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1887         }
1888 #endif
1889
1890         cpu_set(cpu, cpu_possible_map);
1891         cpu_set(cpu, cpu_present_map);
1892 }
1893
1894 #ifdef CONFIG_X86_64
1895 int hard_smp_processor_id(void)
1896 {
1897         return read_apic_id();
1898 }
1899 #endif
1900
1901 /*
1902  * Power management
1903  */
1904 #ifdef CONFIG_PM
1905
1906 static struct {
1907         /*
1908          * 'active' is true if the local APIC was enabled by us and
1909          * not the BIOS; this signifies that we are also responsible
1910          * for disabling it before entering apm/acpi suspend
1911          */
1912         int active;
1913         /* r/w apic fields */
1914         unsigned int apic_id;
1915         unsigned int apic_taskpri;
1916         unsigned int apic_ldr;
1917         unsigned int apic_dfr;
1918         unsigned int apic_spiv;
1919         unsigned int apic_lvtt;
1920         unsigned int apic_lvtpc;
1921         unsigned int apic_lvt0;
1922         unsigned int apic_lvt1;
1923         unsigned int apic_lvterr;
1924         unsigned int apic_tmict;
1925         unsigned int apic_tdcr;
1926         unsigned int apic_thmr;
1927 } apic_pm_state;
1928
1929 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1930 {
1931         unsigned long flags;
1932         int maxlvt;
1933
1934         if (!apic_pm_state.active)
1935                 return 0;
1936
1937         maxlvt = lapic_get_maxlvt();
1938
1939         apic_pm_state.apic_id = apic_read(APIC_ID);
1940         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1941         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1942         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1943         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1944         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1945         if (maxlvt >= 4)
1946                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1947         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1948         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1949         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1950         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1951         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1952 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1953         if (maxlvt >= 5)
1954                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1955 #endif
1956
1957         local_irq_save(flags);
1958         disable_local_APIC();
1959         local_irq_restore(flags);
1960         return 0;
1961 }
1962
1963 static int lapic_resume(struct sys_device *dev)
1964 {
1965         unsigned int l, h;
1966         unsigned long flags;
1967         int maxlvt;
1968
1969         if (!apic_pm_state.active)
1970                 return 0;
1971
1972         maxlvt = lapic_get_maxlvt();
1973
1974         local_irq_save(flags);
1975
1976 #ifdef HAVE_X2APIC
1977         if (x2apic)
1978                 enable_x2apic();
1979         else
1980 #endif
1981         {
1982                 /*
1983                  * Make sure the APICBASE points to the right address
1984                  *
1985                  * FIXME! This will be wrong if we ever support suspend on
1986                  * SMP! We'll need to do this as part of the CPU restore!
1987                  */
1988                 rdmsr(MSR_IA32_APICBASE, l, h);
1989                 l &= ~MSR_IA32_APICBASE_BASE;
1990                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1991                 wrmsr(MSR_IA32_APICBASE, l, h);
1992         }
1993
1994         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1995         apic_write(APIC_ID, apic_pm_state.apic_id);
1996         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1997         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1998         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1999         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
2000         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
2001         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
2002 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
2003         if (maxlvt >= 5)
2004                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2005 #endif
2006         if (maxlvt >= 4)
2007                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2008         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2009         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2010         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2011         apic_write(APIC_ESR, 0);
2012         apic_read(APIC_ESR);
2013         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2014         apic_write(APIC_ESR, 0);
2015         apic_read(APIC_ESR);
2016
2017         local_irq_restore(flags);
2018
2019         return 0;
2020 }
2021
2022 /*
2023  * This device has no shutdown method - fully functioning local APICs
2024  * are needed on every CPU up until machine_halt/restart/poweroff.
2025  */
2026
2027 static struct sysdev_class lapic_sysclass = {
2028         .name           = "lapic",
2029         .resume         = lapic_resume,
2030         .suspend        = lapic_suspend,
2031 };
2032
2033 static struct sys_device device_lapic = {
2034         .id     = 0,
2035         .cls    = &lapic_sysclass,
2036 };
2037
2038 static void __cpuinit apic_pm_activate(void)
2039 {
2040         apic_pm_state.active = 1;
2041 }
2042
2043 static int __init init_lapic_sysfs(void)
2044 {
2045         int error;
2046
2047         if (!cpu_has_apic)
2048                 return 0;
2049         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2050
2051         error = sysdev_class_register(&lapic_sysclass);
2052         if (!error)
2053                 error = sysdev_register(&device_lapic);
2054         return error;
2055 }
2056 device_initcall(init_lapic_sysfs);
2057
2058 #else   /* CONFIG_PM */
2059
2060 static void apic_pm_activate(void) { }
2061
2062 #endif  /* CONFIG_PM */
2063
2064 #ifdef CONFIG_X86_64
2065 /*
2066  * apic_is_clustered_box() -- Check if we can expect good TSC
2067  *
2068  * Thus far, the major user of this is IBM's Summit2 series:
2069  *
2070  * Clustered boxes may have unsynced TSC problems if they are
2071  * multi-chassis. Use available data to take a good guess.
2072  * If in doubt, go HPET.
2073  */
2074 __cpuinit int apic_is_clustered_box(void)
2075 {
2076         int i, clusters, zeros;
2077         unsigned id;
2078         u16 *bios_cpu_apicid;
2079         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
2080
2081         /*
2082          * there is not this kind of box with AMD CPU yet.
2083          * Some AMD box with quadcore cpu and 8 sockets apicid
2084          * will be [4, 0x23] or [8, 0x27] could be thought to
2085          * vsmp box still need checking...
2086          */
2087         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
2088                 return 0;
2089
2090         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
2091         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
2092
2093         for (i = 0; i < NR_CPUS; i++) {
2094                 /* are we being called early in kernel startup? */
2095                 if (bios_cpu_apicid) {
2096                         id = bios_cpu_apicid[i];
2097                 }
2098                 else if (i < nr_cpu_ids) {
2099                         if (cpu_present(i))
2100                                 id = per_cpu(x86_bios_cpu_apicid, i);
2101                         else
2102                                 continue;
2103                 }
2104                 else
2105                         break;
2106
2107                 if (id != BAD_APICID)
2108                         __set_bit(APIC_CLUSTERID(id), clustermap);
2109         }
2110
2111         /* Problem:  Partially populated chassis may not have CPUs in some of
2112          * the APIC clusters they have been allocated.  Only present CPUs have
2113          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
2114          * Since clusters are allocated sequentially, count zeros only if
2115          * they are bounded by ones.
2116          */
2117         clusters = 0;
2118         zeros = 0;
2119         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
2120                 if (test_bit(i, clustermap)) {
2121                         clusters += 1 + zeros;
2122                         zeros = 0;
2123                 } else
2124                         ++zeros;
2125         }
2126
2127         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
2128          * not guaranteed to be synced between boards
2129          */
2130         if (is_vsmp_box() && clusters > 1)
2131                 return 1;
2132
2133         /*
2134          * If clusters > 2, then should be multi-chassis.
2135          * May have to revisit this when multi-core + hyperthreaded CPUs come
2136          * out, but AFAIK this will work even for them.
2137          */
2138         return (clusters > 2);
2139 }
2140 #endif
2141
2142 /*
2143  * APIC command line parameters
2144  */
2145 static int __init setup_disableapic(char *arg)
2146 {
2147         disable_apic = 1;
2148         setup_clear_cpu_cap(X86_FEATURE_APIC);
2149         return 0;
2150 }
2151 early_param("disableapic", setup_disableapic);
2152
2153 /* same as disableapic, for compatibility */
2154 static int __init setup_nolapic(char *arg)
2155 {
2156         return setup_disableapic(arg);
2157 }
2158 early_param("nolapic", setup_nolapic);
2159
2160 static int __init parse_lapic_timer_c2_ok(char *arg)
2161 {
2162         local_apic_timer_c2_ok = 1;
2163         return 0;
2164 }
2165 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2166
2167 static int __init parse_disable_apic_timer(char *arg)
2168 {
2169         disable_apic_timer = 1;
2170         return 0;
2171 }
2172 early_param("noapictimer", parse_disable_apic_timer);
2173
2174 static int __init parse_nolapic_timer(char *arg)
2175 {
2176         disable_apic_timer = 1;
2177         return 0;
2178 }
2179 early_param("nolapic_timer", parse_nolapic_timer);
2180
2181 static int __init apic_set_verbosity(char *arg)
2182 {
2183         if (!arg)  {
2184 #ifdef CONFIG_X86_64
2185                 skip_ioapic_setup = 0;
2186                 return 0;
2187 #endif
2188                 return -EINVAL;
2189         }
2190
2191         if (strcmp("debug", arg) == 0)
2192                 apic_verbosity = APIC_DEBUG;
2193         else if (strcmp("verbose", arg) == 0)
2194                 apic_verbosity = APIC_VERBOSE;
2195         else {
2196                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
2197                         " use apic=verbose or apic=debug\n", arg);
2198                 return -EINVAL;
2199         }
2200
2201         return 0;
2202 }
2203 early_param("apic", apic_set_verbosity);
2204
2205 static int __init lapic_insert_resource(void)
2206 {
2207         if (!apic_phys)
2208                 return -1;
2209
2210         /* Put local APIC into the resource map. */
2211         lapic_resource.start = apic_phys;
2212         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2213         insert_resource(&iomem_resource, &lapic_resource);
2214
2215         return 0;
2216 }
2217
2218 /*
2219  * need call insert after e820_reserve_resources()
2220  * that is using request_resource
2221  */
2222 late_initcall(lapic_insert_resource);