arch/x86/kernel/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/cpu.h>
  28 #include <linux/clockchips.h>
  29 #include <linux/acpi_pmtmr.h>
  30 #include <linux/module.h>
  31 #include <linux/dmi.h>
  32 #include <linux/dmar.h>
  33
  34 #include <asm/atomic.h>
  35 #include <asm/smp.h>
  36 #include <asm/mtrr.h>
  37 #include <asm/mpspec.h>
  38 #include <asm/desc.h>
  39 #include <asm/arch_hooks.h>
  40 #include <asm/hpet.h>
  41 #include <asm/pgalloc.h>
  42 #include <asm/i8253.h>
  43 #include <asm/nmi.h>
  44 #include <asm/idle.h>
  45 #include <asm/proto.h>
  46 #include <asm/timex.h>
  47 #include <asm/apic.h>
  48 #include <asm/i8259.h>
  49
  50 #include <mach_apic.h>
  51 #include <mach_apicdef.h>
  52 #include <mach_ipi.h>
  53
  54 /*
  55  * Sanity check
  56  */
  57 #if ((SPURIOUS_APIC_VECTOR & 0x0F) != 0x0F)
  58 # error SPURIOUS_APIC_VECTOR definition error
  59 #endif
  60
  61 #ifdef CONFIG_X86_32
  62 /*
  63  * Knob to control our willingness to enable the local APIC.
  64  *
  65  * +1=force-enable
  66  */
  67 static int force_enable_local_apic;
  68 /*
  69  * APIC command line parameters
  70  */
  71 static int __init parse_lapic(char *arg)
  72 {
  73         force_enable_local_apic = 1;
  74         return 0;
  75 }
  76 early_param("lapic", parse_lapic);
  77 /* Local APIC was disabled by the BIOS and enabled by the kernel */
  78 static int enabled_via_apicbase;
  79
  80 #endif
  81
  82 #ifdef CONFIG_X86_64
  83 static int apic_calibrate_pmtmr __initdata;
  84 static __init int setup_apicpmtimer(char *s)
  85 {
  86         apic_calibrate_pmtmr = 1;
  87         notsc_setup(NULL);
  88         return 0;
  89 }
  90 __setup("apicpmtimer", setup_apicpmtimer);
  91 #endif
  92
  93 #ifdef CONFIG_X86_64
  94 #define HAVE_X2APIC
  95 #endif
  96
  97 #ifdef HAVE_X2APIC
  98 int x2apic;
  99 /* x2apic enabled before OS handover */
 100 int x2apic_preenabled;
 101 int disable_x2apic;
 102 static __init int setup_nox2apic(char *str)
 103 {
 104         disable_x2apic = 1;
 105         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
 106         return 0;
 107 }
 108 early_param("nox2apic", setup_nox2apic);
 109 #endif
 110
 111 unsigned long mp_lapic_addr;
 112 int disable_apic;
 113 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 114 static int disable_apic_timer __cpuinitdata;
 115 /* Local APIC timer works in C2 */
 116 int local_apic_timer_c2_ok;
 117 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 118
 119 int first_system_vector = 0xfe;
 120
 121 char system_vectors[NR_VECTORS] = { [0 ... NR_VECTORS-1] = SYS_VECTOR_FREE};
 122
 123 /*
 124  * Debug level, exported for io_apic.c
 125  */
 126 unsigned int apic_verbosity;
 127
 128 int pic_mode;
 129
 130 /* Have we found an MP table */
 131 int smp_found_config;
 132
 133 static struct resource lapic_resource = {
 134         .name = "Local APIC",
 135         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 136 };
 137
 138 static unsigned int calibration_result;
 139
 140 static int lapic_next_event(unsigned long delta,
 141                             struct clock_event_device *evt);
 142 static void lapic_timer_setup(enum clock_event_mode mode,
 143                               struct clock_event_device *evt);
 144 static void lapic_timer_broadcast(cpumask_t mask);
 145 static void apic_pm_activate(void);
 146
 147 /*
 148  * The local apic timer can be used for any function which is CPU local.
 149  */
 150 static struct clock_event_device lapic_clockevent = {
 151         .name           = "lapic",
 152         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 153                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 154         .shift          = 32,
 155         .set_mode       = lapic_timer_setup,
 156         .set_next_event = lapic_next_event,
 157         .broadcast      = lapic_timer_broadcast,
 158         .rating         = 100,
 159         .irq            = -1,
 160 };
 161 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 162
 163 static unsigned long apic_phys;
 164
 165 /*
 166  * Get the LAPIC version
 167  */
 168 static inline int lapic_get_version(void)
 169 {
 170         return GET_APIC_VERSION(apic_read(APIC_LVR));
 171 }
 172
 173 /*
 174  * Check, if the APIC is integrated or a separate chip
 175  */
 176 static inline int lapic_is_integrated(void)
 177 {
 178 #ifdef CONFIG_X86_64
 179         return 1;
 180 #else
 181         return APIC_INTEGRATED(lapic_get_version());
 182 #endif
 183 }
 184
 185 /*
 186  * Check, whether this is a modern or a first generation APIC
 187  */
 188 static int modern_apic(void)
 189 {
 190         /* AMD systems use old APIC versions, so check the CPU */
 191         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 192             boot_cpu_data.x86 >= 0xf)
 193                 return 1;
 194         return lapic_get_version() >= 0x14;
 195 }
 196
 197 /*
 198  * Paravirt kernels also might be using these below ops. So we still
 199  * use generic apic_read()/apic_write(), which might be pointing to different
 200  * ops in PARAVIRT case.
 201  */
 202 void xapic_wait_icr_idle(void)
 203 {
 204         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 205                 cpu_relax();
 206 }
 207
 208 u32 safe_xapic_wait_icr_idle(void)
 209 {
 210         u32 send_status;
 211         int timeout;
 212
 213         timeout = 0;
 214         do {
 215                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 216                 if (!send_status)
 217                         break;
 218                 udelay(100);
 219         } while (timeout++ < 1000);
 220
 221         return send_status;
 222 }
 223
 224 void xapic_icr_write(u32 low, u32 id)
 225 {
 226         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 227         apic_write(APIC_ICR, low);
 228 }
 229
 230 u64 xapic_icr_read(void)
 231 {
 232         u32 icr1, icr2;
 233
 234         icr2 = apic_read(APIC_ICR2);
 235         icr1 = apic_read(APIC_ICR);
 236
 237         return icr1 | ((u64)icr2 << 32);
 238 }
 239
 240 static struct apic_ops xapic_ops = {
 241         .read = native_apic_mem_read,
 242         .write = native_apic_mem_write,
 243         .icr_read = xapic_icr_read,
 244         .icr_write = xapic_icr_write,
 245         .wait_icr_idle = xapic_wait_icr_idle,
 246         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 247 };
 248
 249 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 250 EXPORT_SYMBOL_GPL(apic_ops);
 251
 252 #ifdef HAVE_X2APIC
 253 static void x2apic_wait_icr_idle(void)
 254 {
 255         /* no need to wait for icr idle in x2apic */
 256         return;
 257 }
 258
 259 static u32 safe_x2apic_wait_icr_idle(void)
 260 {
 261         /* no need to wait for icr idle in x2apic */
 262         return 0;
 263 }
 264
 265 void x2apic_icr_write(u32 low, u32 id)
 266 {
 267         wrmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), ((__u64) id) << 32 | low);
 268 }
 269
 270 u64 x2apic_icr_read(void)
 271 {
 272         unsigned long val;
 273
 274         rdmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), val);
 275         return val;
 276 }
 277
 278 static struct apic_ops x2apic_ops = {
 279         .read = native_apic_msr_read,
 280         .write = native_apic_msr_write,
 281         .icr_read = x2apic_icr_read,
 282         .icr_write = x2apic_icr_write,
 283         .wait_icr_idle = x2apic_wait_icr_idle,
 284         .safe_wait_icr_idle = safe_x2apic_wait_icr_idle,
 285 };
 286 #endif
 287
 288 /**
 289  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 290  */
 291 void __cpuinit enable_NMI_through_LVT0(void)
 292 {
 293         unsigned int v;
 294
 295         /* unmask and set to NMI */
 296         v = APIC_DM_NMI;
 297
 298         /* Level triggered for 82489DX (32bit mode) */
 299         if (!lapic_is_integrated())
 300                 v |= APIC_LVT_LEVEL_TRIGGER;
 301
 302         apic_write(APIC_LVT0, v);
 303 }
 304
 305 #ifdef CONFIG_X86_32
 306 /**
 307  * get_physical_broadcast - Get number of physical broadcast IDs
 308  */
 309 int get_physical_broadcast(void)
 310 {
 311         return modern_apic() ? 0xff : 0xf;
 312 }
 313 #endif
 314
 315 /**
 316  * lapic_get_maxlvt - get the maximum number of local vector table entries
 317  */
 318 int lapic_get_maxlvt(void)
 319 {
 320         unsigned int v;
 321
 322         v = apic_read(APIC_LVR);
 323         /*
 324          * - we always have APIC integrated on 64bit mode
 325          * - 82489DXs do not report # of LVT entries
 326          */
 327         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 328 }
 329
 330 /*
 331  * Local APIC timer
 332  */
 333
 334 /* Clock divisor */
 335 #define APIC_DIVISOR 16
 336
 337 /*
 338  * This function sets up the local APIC timer, with a timeout of
 339  * 'clocks' APIC bus clock. During calibration we actually call
 340  * this function twice on the boot CPU, once with a bogus timeout
 341  * value, second time for real. The other (noncalibrating) CPUs
 342  * call this function only once, with the real, calibrated value.
 343  *
 344  * We do reads before writes even if unnecessary, to get around the
 345  * P5 APIC double write bug.
 346  */
 347 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 348 {
 349         unsigned int lvtt_value, tmp_value;
 350
 351         lvtt_value = LOCAL_TIMER_VECTOR;
 352         if (!oneshot)
 353                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 354         if (!lapic_is_integrated())
 355                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 356
 357         if (!irqen)
 358                 lvtt_value |= APIC_LVT_MASKED;
 359
 360         apic_write(APIC_LVTT, lvtt_value);
 361
 362         /*
 363          * Divide PICLK by 16
 364          */
 365         tmp_value = apic_read(APIC_TDCR);
 366         apic_write(APIC_TDCR,
 367                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 368                 APIC_TDR_DIV_16);
 369
 370         if (!oneshot)
 371                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 372 }
 373
 374 /*
 375  * Setup extended LVT, AMD specific (K8, family 10h)
 376  *
 377  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 378  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 379  *
 380  * If mask=1, the LVT entry does not generate interrupts while mask=0
 381  * enables the vector. See also the BKDGs.
 382  */
 383
 384 #define APIC_EILVT_LVTOFF_MCE 0
 385 #define APIC_EILVT_LVTOFF_IBS 1
 386
 387 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 388 {
 389         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 390         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 391
 392         apic_write(reg, v);
 393 }
 394
 395 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 396 {
 397         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 398         return APIC_EILVT_LVTOFF_MCE;
 399 }
 400
 401 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 402 {
 403         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 404         return APIC_EILVT_LVTOFF_IBS;
 405 }
 406 EXPORT_SYMBOL_GPL(setup_APIC_eilvt_ibs);
 407
 408 /*
 409  * Program the next event, relative to now
 410  */
 411 static int lapic_next_event(unsigned long delta,
 412                             struct clock_event_device *evt)
 413 {
 414         apic_write(APIC_TMICT, delta);
 415         return 0;
 416 }
 417
 418 /*
 419  * Setup the lapic timer in periodic or oneshot mode
 420  */
 421 static void lapic_timer_setup(enum clock_event_mode mode,
 422                               struct clock_event_device *evt)
 423 {
 424         unsigned long flags;
 425         unsigned int v;
 426
 427         /* Lapic used as dummy for broadcast ? */
 428         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 429                 return;
 430
 431         local_irq_save(flags);
 432
 433         switch (mode) {
 434         case CLOCK_EVT_MODE_PERIODIC:
 435         case CLOCK_EVT_MODE_ONESHOT:
 436                 __setup_APIC_LVTT(calibration_result,
 437                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 438                 break;
 439         case CLOCK_EVT_MODE_UNUSED:
 440         case CLOCK_EVT_MODE_SHUTDOWN:
 441                 v = apic_read(APIC_LVTT);
 442                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 443                 apic_write(APIC_LVTT, v);
 444                 break;
 445         case CLOCK_EVT_MODE_RESUME:
 446                 /* Nothing to do here */
 447                 break;
 448         }
 449
 450         local_irq_restore(flags);
 451 }
 452
 453 /*
 454  * Local APIC timer broadcast function
 455  */
 456 static void lapic_timer_broadcast(cpumask_t mask)
 457 {
 458 #ifdef CONFIG_SMP
 459         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 460 #endif
 461 }
 462
 463 /*
 464  * Setup the local APIC timer for this CPU. Copy the initilized values
 465  * of the boot CPU and register the clock event in the framework.
 466  */
 467 static void __cpuinit setup_APIC_timer(void)
 468 {
 469         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 470
 471         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 472         levt->cpumask = cpumask_of_cpu(smp_processor_id());
 473
 474         clockevents_register_device(levt);
 475 }
 476
 477 /*
 478  * In this functions we calibrate APIC bus clocks to the external timer.
 479  *
 480  * We want to do the calibration only once since we want to have local timer
 481  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 482  * frequency.
 483  *
 484  * This was previously done by reading the PIT/HPET and waiting for a wrap
 485  * around to find out, that a tick has elapsed. I have a box, where the PIT
 486  * readout is broken, so it never gets out of the wait loop again. This was
 487  * also reported by others.
 488  *
 489  * Monitoring the jiffies value is inaccurate and the clockevents
 490  * infrastructure allows us to do a simple substitution of the interrupt
 491  * handler.
 492  *
 493  * The calibration routine also uses the pm_timer when possible, as the PIT
 494  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 495  * back to normal later in the boot process).
 496  */
 497
 498 #define LAPIC_CAL_LOOPS         (HZ/10)
 499
 500 static __initdata int lapic_cal_loops = -1;
 501 static __initdata long lapic_cal_t1, lapic_cal_t2;
 502 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 503 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 504 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 505
 506 /*
 507  * Temporary interrupt handler.
 508  */
 509 static void __init lapic_cal_handler(struct clock_event_device *dev)
 510 {
 511         unsigned long long tsc = 0;
 512         long tapic = apic_read(APIC_TMCCT);
 513         unsigned long pm = acpi_pm_read_early();
 514
 515         if (cpu_has_tsc)
 516                 rdtscll(tsc);
 517
 518         switch (lapic_cal_loops++) {
 519         case 0:
 520                 lapic_cal_t1 = tapic;
 521                 lapic_cal_tsc1 = tsc;
 522                 lapic_cal_pm1 = pm;
 523                 lapic_cal_j1 = jiffies;
 524                 break;
 525
 526         case LAPIC_CAL_LOOPS:
 527                 lapic_cal_t2 = tapic;
 528                 lapic_cal_tsc2 = tsc;
 529                 if (pm < lapic_cal_pm1)
 530                         pm += ACPI_PM_OVRRUN;
 531                 lapic_cal_pm2 = pm;
 532                 lapic_cal_j2 = jiffies;
 533                 break;
 534         }
 535 }
 536
 537 static int __init calibrate_by_pmtimer(long deltapm, long *delta)
 538 {
 539         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
 540         const long pm_thresh = pm_100ms / 100;
 541         unsigned long mult;
 542         u64 res;
 543
 544 #ifndef CONFIG_X86_PM_TIMER
 545         return -1;
 546 #endif
 547
 548         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 549
 550         /* Check, if the PM timer is available */
 551         if (!deltapm)
 552                 return -1;
 553
 554         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 555
 556         if (deltapm > (pm_100ms - pm_thresh) &&
 557             deltapm < (pm_100ms + pm_thresh)) {
 558                 apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 559         } else {
 560                 res = (((u64)deltapm) *  mult) >> 22;
 561                 do_div(res, 1000000);
 562                 printk(KERN_WARNING "APIC calibration not consistent "
 563                         "with PM Timer: %ldms instead of 100ms\n",
 564                         (long)res);
 565                 /* Correct the lapic counter value */
 566                 res = (((u64)(*delta)) * pm_100ms);
 567                 do_div(res, deltapm);
 568                 printk(KERN_INFO "APIC delta adjusted to PM-Timer: "
 569                         "%lu (%ld)\n", (unsigned long)res, *delta);
 570                 *delta = (long)res;
 571         }
 572
 573         return 0;
 574 }
 575
 576 static int __init calibrate_APIC_clock(void)
 577 {
 578         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 579         void (*real_handler)(struct clock_event_device *dev);
 580         unsigned long deltaj;
 581         long delta;
 582         int pm_referenced = 0;
 583
 584         local_irq_disable();
 585
 586         /* Replace the global interrupt handler */
 587         real_handler = global_clock_event->event_handler;
 588         global_clock_event->event_handler = lapic_cal_handler;
 589
 590         /*
 591          * Setup the APIC counter to maximum. There is no way the lapic
 592          * can underflow in the 100ms detection time frame
 593          */
 594         __setup_APIC_LVTT(0xffffffff, 0, 0);
 595
 596         /* Let the interrupts run */
 597         local_irq_enable();
 598
 599         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 600                 cpu_relax();
 601
 602         local_irq_disable();
 603
 604         /* Restore the real event handler */
 605         global_clock_event->event_handler = real_handler;
 606
 607         /* Build delta t1-t2 as apic timer counts down */
 608         delta = lapic_cal_t1 - lapic_cal_t2;
 609         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 610
 611         /* we trust the PM based calibration if possible */
 612         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
 613                                         &delta);
 614
 615         /* Calculate the scaled math multiplication factor */
 616         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 617                                        lapic_clockevent.shift);
 618         lapic_clockevent.max_delta_ns =
 619                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 620         lapic_clockevent.min_delta_ns =
 621                 clockevent_delta2ns(0xF, &lapic_clockevent);
 622
 623         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 624
 625         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 626         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 627         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 628                     calibration_result);
 629
 630         if (cpu_has_tsc) {
 631                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 632                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 633                             "%ld.%04ld MHz.\n",
 634                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 635                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 636         }
 637
 638         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 639                     "%u.%04u MHz.\n",
 640                     calibration_result / (1000000 / HZ),
 641                     calibration_result % (1000000 / HZ));
 642
 643         /*
 644          * Do a sanity check on the APIC calibration result
 645          */
 646         if (calibration_result < (1000000 / HZ)) {
 647                 local_irq_enable();
 648                 printk(KERN_WARNING
 649                        "APIC frequency too slow, disabling apic timer\n");
 650                 return -1;
 651         }
 652
 653         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 654
 655         /*
 656          * PM timer calibration failed or not turned on
 657          * so lets try APIC timer based calibration
 658          */
 659         if (!pm_referenced) {
 660                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 661
 662                 /*
 663                  * Setup the apic timer manually
 664                  */
 665                 levt->event_handler = lapic_cal_handler;
 666                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 667                 lapic_cal_loops = -1;
 668
 669                 /* Let the interrupts run */
 670                 local_irq_enable();
 671
 672                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 673                         cpu_relax();
 674
 675                 local_irq_disable();
 676
 677                 /* Stop the lapic timer */
 678                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 679
 680                 local_irq_enable();
 681
 682                 /* Jiffies delta */
 683                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 684                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 685
 686                 /* Check, if the jiffies result is consistent */
 687                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 688                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 689                 else
 690                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 691         } else
 692                 local_irq_enable();
 693
 694         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 695                 printk(KERN_WARNING
 696                        "APIC timer disabled due to verification failure.\n");
 697                         return -1;
 698         }
 699
 700         return 0;
 701 }
 702
 703 /*
 704  * Setup the boot APIC
 705  *
 706  * Calibrate and verify the result.
 707  */
 708 void __init setup_boot_APIC_clock(void)
 709 {
 710         /*
 711          * The local apic timer can be disabled via the kernel
 712          * commandline or from the CPU detection code. Register the lapic
 713          * timer as a dummy clock event source on SMP systems, so the
 714          * broadcast mechanism is used. On UP systems simply ignore it.
 715          */
 716         if (disable_apic_timer) {
 717                 printk(KERN_INFO "Disabling APIC timer\n");
 718                 /* No broadcast on UP ! */
 719                 if (num_possible_cpus() > 1) {
 720                         lapic_clockevent.mult = 1;
 721                         setup_APIC_timer();
 722                 }
 723                 return;
 724         }
 725
 726         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 727                     "calibrating APIC timer ...\n");
 728
 729         if (calibrate_APIC_clock()) {
 730                 /* No broadcast on UP ! */
 731                 if (num_possible_cpus() > 1)
 732                         setup_APIC_timer();
 733                 return;
 734         }
 735
 736         /*
 737          * If nmi_watchdog is set to IO_APIC, we need the
 738          * PIT/HPET going.  Otherwise register lapic as a dummy
 739          * device.
 740          */
 741         if (nmi_watchdog != NMI_IO_APIC)
 742                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 743         else
 744                 printk(KERN_WARNING "APIC timer registered as dummy,"
 745                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 746
 747         /* Setup the lapic or request the broadcast */
 748         setup_APIC_timer();
 749 }
 750
 751 void __cpuinit setup_secondary_APIC_clock(void)
 752 {
 753         setup_APIC_timer();
 754 }
 755
 756 /*
 757  * The guts of the apic timer interrupt
 758  */
 759 static void local_apic_timer_interrupt(void)
 760 {
 761         int cpu = smp_processor_id();
 762         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 763
 764         /*
 765          * Normally we should not be here till LAPIC has been initialized but
 766          * in some cases like kdump, its possible that there is a pending LAPIC
 767          * timer interrupt from previous kernel's context and is delivered in
 768          * new kernel the moment interrupts are enabled.
 769          *
 770          * Interrupts are enabled early and LAPIC is setup much later, hence
 771          * its possible that when we get here evt->event_handler is NULL.
 772          * Check for event_handler being NULL and discard the interrupt as
 773          * spurious.
 774          */
 775         if (!evt->event_handler) {
 776                 printk(KERN_WARNING
 777                        "Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 778                 /* Switch it off */
 779                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 780                 return;
 781         }
 782
 783         /*
 784          * the NMI deadlock-detector uses this.
 785          */
 786 #ifdef CONFIG_X86_64
 787         add_pda(apic_timer_irqs, 1);
 788 #else
 789         per_cpu(irq_stat, cpu).apic_timer_irqs++;
 790 #endif
 791
 792         evt->event_handler(evt);
 793 }
 794
 795 /*
 796  * Local APIC timer interrupt. This is the most natural way for doing
 797  * local interrupts, but local timer interrupts can be emulated by
 798  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 799  *
 800  * [ if a single-CPU system runs an SMP kernel then we call the local
 801  *   interrupt as well. Thus we cannot inline the local irq ... ]
 802  */
 803 void smp_apic_timer_interrupt(struct pt_regs *regs)
 804 {
 805         struct pt_regs *old_regs = set_irq_regs(regs);
 806
 807         /*
 808          * NOTE! We'd better ACK the irq immediately,
 809          * because timer handling can be slow.
 810          */
 811         ack_APIC_irq();
 812         /*
 813          * update_process_times() expects us to have done irq_enter().
 814          * Besides, if we don't timer interrupts ignore the global
 815          * interrupt lock, which is the WrongThing (tm) to do.
 816          */
 817         exit_idle();
 818         irq_enter();
 819         local_apic_timer_interrupt();
 820         irq_exit();
 821
 822         set_irq_regs(old_regs);
 823 }
 824
 825 int setup_profiling_timer(unsigned int multiplier)
 826 {
 827         return -EINVAL;
 828 }
 829
 830 /*
 831  * Local APIC start and shutdown
 832  */
 833
 834 /**
 835  * clear_local_APIC - shutdown the local APIC
 836  *
 837  * This is called, when a CPU is disabled and before rebooting, so the state of
 838  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 839  * leftovers during boot.
 840  */
 841 void clear_local_APIC(void)
 842 {
 843         int maxlvt;
 844         u32 v;
 845
 846         /* APIC hasn't been mapped yet */
 847         if (!apic_phys)
 848                 return;
 849
 850         maxlvt = lapic_get_maxlvt();
 851         /*
 852          * Masking an LVT entry can trigger a local APIC error
 853          * if the vector is zero. Mask LVTERR first to prevent this.
 854          */
 855         if (maxlvt >= 3) {
 856                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 857                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 858         }
 859         /*
 860          * Careful: we have to set masks only first to deassert
 861          * any level-triggered sources.
 862          */
 863         v = apic_read(APIC_LVTT);
 864         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 865         v = apic_read(APIC_LVT0);
 866         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 867         v = apic_read(APIC_LVT1);
 868         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 869         if (maxlvt >= 4) {
 870                 v = apic_read(APIC_LVTPC);
 871                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 872         }
 873
 874         /* lets not touch this if we didn't frob it */
 875 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(X86_MCE_INTEL)
 876         if (maxlvt >= 5) {
 877                 v = apic_read(APIC_LVTTHMR);
 878                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 879         }
 880 #endif
 881         /*
 882          * Clean APIC state for other OSs:
 883          */
 884         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 885         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 886         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 887         if (maxlvt >= 3)
 888                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 889         if (maxlvt >= 4)
 890                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 891
 892         /* Integrated APIC (!82489DX) ? */
 893         if (lapic_is_integrated()) {
 894                 if (maxlvt > 3)
 895                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 896                         apic_write(APIC_ESR, 0);
 897                 apic_read(APIC_ESR);
 898         }
 899 }
 900
 901 /**
 902  * disable_local_APIC - clear and disable the local APIC
 903  */
 904 void disable_local_APIC(void)
 905 {
 906         unsigned int value;
 907
 908         clear_local_APIC();
 909
 910         /*
 911          * Disable APIC (implies clearing of registers
 912          * for 82489DX!).
 913          */
 914         value = apic_read(APIC_SPIV);
 915         value &= ~APIC_SPIV_APIC_ENABLED;
 916         apic_write(APIC_SPIV, value);
 917
 918 #ifdef CONFIG_X86_32
 919         /*
 920          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 921          * restore the disabled state.
 922          */
 923         if (enabled_via_apicbase) {
 924                 unsigned int l, h;
 925
 926                 rdmsr(MSR_IA32_APICBASE, l, h);
 927                 l &= ~MSR_IA32_APICBASE_ENABLE;
 928                 wrmsr(MSR_IA32_APICBASE, l, h);
 929         }
 930 #endif
 931 }
 932
 933 /*
 934  * If Linux enabled the LAPIC against the BIOS default disable it down before
 935  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 936  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 937  * for the case where Linux didn't enable the LAPIC.
 938  */
 939 void lapic_shutdown(void)
 940 {
 941         unsigned long flags;
 942
 943         if (!cpu_has_apic)
 944                 return;
 945
 946         local_irq_save(flags);
 947
 948 #ifdef CONFIG_X86_32
 949         if (!enabled_via_apicbase)
 950                 clear_local_APIC();
 951         else
 952 #endif
 953                 disable_local_APIC();
 954
 955
 956         local_irq_restore(flags);
 957 }
 958
 959 /*
 960  * This is to verify that we're looking at a real local APIC.
 961  * Check these against your board if the CPUs aren't getting
 962  * started for no apparent reason.
 963  */
 964 int __init verify_local_APIC(void)
 965 {
 966         unsigned int reg0, reg1;
 967
 968         /*
 969          * The version register is read-only in a real APIC.
 970          */
 971         reg0 = apic_read(APIC_LVR);
 972         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 973         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 974         reg1 = apic_read(APIC_LVR);
 975         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 976
 977         /*
 978          * The two version reads above should print the same
 979          * numbers.  If the second one is different, then we
 980          * poke at a non-APIC.
 981          */
 982         if (reg1 != reg0)
 983                 return 0;
 984
 985         /*
 986          * Check if the version looks reasonably.
 987          */
 988         reg1 = GET_APIC_VERSION(reg0);
 989         if (reg1 == 0x00 || reg1 == 0xff)
 990                 return 0;
 991         reg1 = lapic_get_maxlvt();
 992         if (reg1 < 0x02 || reg1 == 0xff)
 993                 return 0;
 994
 995         /*
 996          * The ID register is read/write in a real APIC.
 997          */
 998         reg0 = apic_read(APIC_ID);
 999         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
1000         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
1001         reg1 = apic_read(APIC_ID);
1002         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
1003         apic_write(APIC_ID, reg0);
1004         if (reg1 != (reg0 ^ APIC_ID_MASK))
1005                 return 0;
1006
1007         /*
1008          * The next two are just to see if we have sane values.
1009          * They're only really relevant if we're in Virtual Wire
1010          * compatibility mode, but most boxes are anymore.
1011          */
1012         reg0 = apic_read(APIC_LVT0);
1013         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
1014         reg1 = apic_read(APIC_LVT1);
1015         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
1016
1017         return 1;
1018 }
1019
1020 /**
1021  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1022  */
1023 void __init sync_Arb_IDs(void)
1024 {
1025         /*
1026          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1027          * needed on AMD.
1028          */
1029         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1030                 return;
1031
1032         /*
1033          * Wait for idle.
1034          */
1035         apic_wait_icr_idle();
1036
1037         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1038         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1039                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1040 }
1041
1042 /*
1043  * An initial setup of the virtual wire mode.
1044  */
1045 void __init init_bsp_APIC(void)
1046 {
1047         unsigned int value;
1048
1049         /*
1050          * Don't do the setup now if we have a SMP BIOS as the
1051          * through-I/O-APIC virtual wire mode might be active.
1052          */
1053         if (smp_found_config || !cpu_has_apic)
1054                 return;
1055
1056         /*
1057          * Do not trust the local APIC being empty at bootup.
1058          */
1059         clear_local_APIC();
1060
1061         /*
1062          * Enable APIC.
1063          */
1064         value = apic_read(APIC_SPIV);
1065         value &= ~APIC_VECTOR_MASK;
1066         value |= APIC_SPIV_APIC_ENABLED;
1067
1068 #ifdef CONFIG_X86_32
1069         /* This bit is reserved on P4/Xeon and should be cleared */
1070         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1071             (boot_cpu_data.x86 == 15))
1072                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1073         else
1074 #endif
1075                 value |= APIC_SPIV_FOCUS_DISABLED;
1076         value |= SPURIOUS_APIC_VECTOR;
1077         apic_write(APIC_SPIV, value);
1078
1079         /*
1080          * Set up the virtual wire mode.
1081          */
1082         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1083         value = APIC_DM_NMI;
1084         if (!lapic_is_integrated())             /* 82489DX */
1085                 value |= APIC_LVT_LEVEL_TRIGGER;
1086         apic_write(APIC_LVT1, value);
1087 }
1088
1089 static void __cpuinit lapic_setup_esr(void)
1090 {
1091         unsigned int oldvalue, value, maxlvt;
1092
1093         if (!lapic_is_integrated()) {
1094                 printk(KERN_INFO "No ESR for 82489DX.\n");
1095                 return;
1096         }
1097
1098         if (esr_disable) {
1099                 /*
1100                  * Something untraceable is creating bad interrupts on
1101                  * secondary quads ... for the moment, just leave the
1102                  * ESR disabled - we can't do anything useful with the
1103                  * errors anyway - mbligh
1104                  */
1105                 printk(KERN_INFO "Leaving ESR disabled.\n");
1106                 return;
1107         }
1108
1109         maxlvt = lapic_get_maxlvt();
1110         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1111                 apic_write(APIC_ESR, 0);
1112         oldvalue = apic_read(APIC_ESR);
1113
1114         /* enables sending errors */
1115         value = ERROR_APIC_VECTOR;
1116         apic_write(APIC_LVTERR, value);
1117
1118         /*
1119          * spec says clear errors after enabling vector.
1120          */
1121         if (maxlvt > 3)
1122                 apic_write(APIC_ESR, 0);
1123         value = apic_read(APIC_ESR);
1124         if (value != oldvalue)
1125                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1126                         "vector: 0x%08x  after: 0x%08x\n",
1127                         oldvalue, value);
1128 }
1129
1130
1131 /**
1132  * setup_local_APIC - setup the local APIC
1133  */
1134 void __cpuinit setup_local_APIC(void)
1135 {
1136         unsigned int value;
1137         int i, j;
1138
1139 #ifdef CONFIG_X86_32
1140         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1141         if (lapic_is_integrated() && esr_disable) {
1142                 apic_write(APIC_ESR, 0);
1143                 apic_write(APIC_ESR, 0);
1144                 apic_write(APIC_ESR, 0);
1145                 apic_write(APIC_ESR, 0);
1146         }
1147 #endif
1148
1149         preempt_disable();
1150
1151         /*
1152          * Double-check whether this APIC is really registered.
1153          * This is meaningless in clustered apic mode, so we skip it.
1154          */
1155         if (!apic_id_registered())
1156                 BUG();
1157
1158         /*
1159          * Intel recommends to set DFR, LDR and TPR before enabling
1160          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1161          * document number 292116).  So here it goes...
1162          */
1163         init_apic_ldr();
1164
1165         /*
1166          * Set Task Priority to 'accept all'. We never change this
1167          * later on.
1168          */
1169         value = apic_read(APIC_TASKPRI);
1170         value &= ~APIC_TPRI_MASK;
1171         apic_write(APIC_TASKPRI, value);
1172
1173         /*
1174          * After a crash, we no longer service the interrupts and a pending
1175          * interrupt from previous kernel might still have ISR bit set.
1176          *
1177          * Most probably by now CPU has serviced that pending interrupt and
1178          * it might not have done the ack_APIC_irq() because it thought,
1179          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1180          * does not clear the ISR bit and cpu thinks it has already serivced
1181          * the interrupt. Hence a vector might get locked. It was noticed
1182          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1183          */
1184         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1185                 value = apic_read(APIC_ISR + i*0x10);
1186                 for (j = 31; j >= 0; j--) {
1187                         if (value & (1<<j))
1188                                 ack_APIC_irq();
1189                 }
1190         }
1191
1192         /*
1193          * Now that we are all set up, enable the APIC
1194          */
1195         value = apic_read(APIC_SPIV);
1196         value &= ~APIC_VECTOR_MASK;
1197         /*
1198          * Enable APIC
1199          */
1200         value |= APIC_SPIV_APIC_ENABLED;
1201
1202 #ifdef CONFIG_X86_32
1203         /*
1204          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1205          * certain networking cards. If high frequency interrupts are
1206          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1207          * entry is masked/unmasked at a high rate as well then sooner or
1208          * later IOAPIC line gets 'stuck', no more interrupts are received
1209          * from the device. If focus CPU is disabled then the hang goes
1210          * away, oh well :-(
1211          *
1212          * [ This bug can be reproduced easily with a level-triggered
1213          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1214          *   BX chipset. ]
1215          */
1216         /*
1217          * Actually disabling the focus CPU check just makes the hang less
1218          * frequent as it makes the interrupt distributon model be more
1219          * like LRU than MRU (the short-term load is more even across CPUs).
1220          * See also the comment in end_level_ioapic_irq().  --macro
1221          */
1222
1223         /*
1224          * - enable focus processor (bit==0)
1225          * - 64bit mode always use processor focus
1226          *   so no need to set it
1227          */
1228         value &= ~APIC_SPIV_FOCUS_DISABLED;
1229 #endif
1230
1231         /*
1232          * Set spurious IRQ vector
1233          */
1234         value |= SPURIOUS_APIC_VECTOR;
1235         apic_write(APIC_SPIV, value);
1236
1237         /*
1238          * Set up LVT0, LVT1:
1239          *
1240          * set up through-local-APIC on the BP's LINT0. This is not
1241          * strictly necessary in pure symmetric-IO mode, but sometimes
1242          * we delegate interrupts to the 8259A.
1243          */
1244         /*
1245          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1246          */
1247         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1248         if (!smp_processor_id() && (pic_mode || !value)) {
1249                 value = APIC_DM_EXTINT;
1250                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1251                                 smp_processor_id());
1252         } else {
1253                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1254                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1255                                 smp_processor_id());
1256         }
1257         apic_write(APIC_LVT0, value);
1258
1259         /*
1260          * only the BP should see the LINT1 NMI signal, obviously.
1261          */
1262         if (!smp_processor_id())
1263                 value = APIC_DM_NMI;
1264         else
1265                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1266         if (!lapic_is_integrated())             /* 82489DX */
1267                 value |= APIC_LVT_LEVEL_TRIGGER;
1268         apic_write(APIC_LVT1, value);
1269
1270         preempt_enable();
1271 }
1272
1273 void __cpuinit end_local_APIC_setup(void)
1274 {
1275         lapic_setup_esr();
1276
1277 #ifdef CONFIG_X86_32
1278         {
1279                 unsigned int value;
1280                 /* Disable the local apic timer */
1281                 value = apic_read(APIC_LVTT);
1282                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1283                 apic_write(APIC_LVTT, value);
1284         }
1285 #endif
1286
1287         setup_apic_nmi_watchdog(NULL);
1288         apic_pm_activate();
1289 }
1290
1291 #ifdef HAVE_X2APIC
1292 void check_x2apic(void)
1293 {
1294         int msr, msr2;
1295
1296         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1297
1298         if (msr & X2APIC_ENABLE) {
1299                 printk("x2apic enabled by BIOS, switching to x2apic ops\n");
1300                 x2apic_preenabled = x2apic = 1;
1301                 apic_ops = &x2apic_ops;
1302         }
1303 }
1304
1305 void enable_x2apic(void)
1306 {
1307         int msr, msr2;
1308
1309         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1310         if (!(msr & X2APIC_ENABLE)) {
1311                 printk("Enabling x2apic\n");
1312                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
1313         }
1314 }
1315
1316 void __init enable_IR_x2apic(void)
1317 {
1318 #ifdef CONFIG_INTR_REMAP
1319         int ret;
1320         unsigned long flags;
1321
1322         if (!cpu_has_x2apic)
1323                 return;
1324
1325         if (!x2apic_preenabled && disable_x2apic) {
1326                 printk(KERN_INFO
1327                        "Skipped enabling x2apic and Interrupt-remapping "
1328                        "because of nox2apic\n");
1329                 return;
1330         }
1331
1332         if (x2apic_preenabled && disable_x2apic)
1333                 panic("Bios already enabled x2apic, can't enforce nox2apic");
1334
1335         if (!x2apic_preenabled && skip_ioapic_setup) {
1336                 printk(KERN_INFO
1337                        "Skipped enabling x2apic and Interrupt-remapping "
1338                        "because of skipping io-apic setup\n");
1339                 return;
1340         }
1341
1342         ret = dmar_table_init();
1343         if (ret) {
1344                 printk(KERN_INFO
1345                        "dmar_table_init() failed with %d:\n", ret);
1346
1347                 if (x2apic_preenabled)
1348                         panic("x2apic enabled by bios. But IR enabling failed");
1349                 else
1350                         printk(KERN_INFO
1351                                "Not enabling x2apic,Intr-remapping\n");
1352                 return;
1353         }
1354
1355         local_irq_save(flags);
1356         mask_8259A();
1357
1358         ret = save_mask_IO_APIC_setup();
1359         if (ret) {
1360                 printk(KERN_INFO "Saving IO-APIC state failed: %d\n", ret);
1361                 goto end;
1362         }
1363
1364         ret = enable_intr_remapping(1);
1365
1366         if (ret && x2apic_preenabled) {
1367                 local_irq_restore(flags);
1368                 panic("x2apic enabled by bios. But IR enabling failed");
1369         }
1370
1371         if (ret)
1372                 goto end_restore;
1373
1374         if (!x2apic) {
1375                 x2apic = 1;
1376                 apic_ops = &x2apic_ops;
1377                 enable_x2apic();
1378         }
1379
1380 end_restore:
1381         if (ret)
1382                 /*
1383                  * IR enabling failed
1384                  */
1385                 restore_IO_APIC_setup();
1386         else
1387                 reinit_intr_remapped_IO_APIC(x2apic_preenabled);
1388
1389 end:
1390         unmask_8259A();
1391         local_irq_restore(flags);
1392
1393         if (!ret) {
1394                 if (!x2apic_preenabled)
1395                         printk(KERN_INFO
1396                                "Enabled x2apic and interrupt-remapping\n");
1397                 else
1398                         printk(KERN_INFO
1399                                "Enabled Interrupt-remapping\n");
1400         } else
1401                 printk(KERN_ERR
1402                        "Failed to enable Interrupt-remapping and x2apic\n");
1403 #else
1404         if (!cpu_has_x2apic)
1405                 return;
1406
1407         if (x2apic_preenabled)
1408                 panic("x2apic enabled prior OS handover,"
1409                       " enable CONFIG_INTR_REMAP");
1410
1411         printk(KERN_INFO "Enable CONFIG_INTR_REMAP for enabling intr-remapping "
1412                " and x2apic\n");
1413 #endif
1414
1415         return;
1416 }
1417 #endif /* HAVE_X2APIC */
1418
1419 #ifdef CONFIG_X86_64
1420 /*
1421  * Detect and enable local APICs on non-SMP boards.
1422  * Original code written by Keir Fraser.
1423  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1424  * not correctly set up (usually the APIC timer won't work etc.)
1425  */
1426 static int __init detect_init_APIC(void)
1427 {
1428         if (!cpu_has_apic) {
1429                 printk(KERN_INFO "No local APIC present\n");
1430                 return -1;
1431         }
1432
1433         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1434         boot_cpu_physical_apicid = 0;
1435         return 0;
1436 }
1437 #else
1438 /*
1439  * Detect and initialize APIC
1440  */
1441 static int __init detect_init_APIC(void)
1442 {
1443         u32 h, l, features;
1444
1445         /* Disabled by kernel option? */
1446         if (disable_apic)
1447                 return -1;
1448
1449         switch (boot_cpu_data.x86_vendor) {
1450         case X86_VENDOR_AMD:
1451                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1452                     (boot_cpu_data.x86 == 15))
1453                         break;
1454                 goto no_apic;
1455         case X86_VENDOR_INTEL:
1456                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1457                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1458                         break;
1459                 goto no_apic;
1460         default:
1461                 goto no_apic;
1462         }
1463
1464         if (!cpu_has_apic) {
1465                 /*
1466                  * Over-ride BIOS and try to enable the local APIC only if
1467                  * "lapic" specified.
1468                  */
1469                 if (!force_enable_local_apic) {
1470                         printk(KERN_INFO "Local APIC disabled by BIOS -- "
1471                                "you can enable it with \"lapic\"\n");
1472                         return -1;
1473                 }
1474                 /*
1475                  * Some BIOSes disable the local APIC in the APIC_BASE
1476                  * MSR. This can only be done in software for Intel P6 or later
1477                  * and AMD K7 (Model > 1) or later.
1478                  */
1479                 rdmsr(MSR_IA32_APICBASE, l, h);
1480                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1481                         printk(KERN_INFO
1482                                "Local APIC disabled by BIOS -- reenabling.\n");
1483                         l &= ~MSR_IA32_APICBASE_BASE;
1484                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1485                         wrmsr(MSR_IA32_APICBASE, l, h);
1486                         enabled_via_apicbase = 1;
1487                 }
1488         }
1489         /*
1490          * The APIC feature bit should now be enabled
1491          * in `cpuid'
1492          */
1493         features = cpuid_edx(1);
1494         if (!(features & (1 << X86_FEATURE_APIC))) {
1495                 printk(KERN_WARNING "Could not enable APIC!\n");
1496                 return -1;
1497         }
1498         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1499         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1500
1501         /* The BIOS may have set up the APIC at some other address */
1502         rdmsr(MSR_IA32_APICBASE, l, h);
1503         if (l & MSR_IA32_APICBASE_ENABLE)
1504                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1505
1506         printk(KERN_INFO "Found and enabled local APIC!\n");
1507
1508         apic_pm_activate();
1509
1510         return 0;
1511
1512 no_apic:
1513         printk(KERN_INFO "No local APIC present or hardware disabled\n");
1514         return -1;
1515 }
1516 #endif
1517
1518 #ifdef CONFIG_X86_64
1519 void __init early_init_lapic_mapping(void)
1520 {
1521         unsigned long phys_addr;
1522
1523         /*
1524          * If no local APIC can be found then go out
1525          * : it means there is no mpatable and MADT
1526          */
1527         if (!smp_found_config)
1528                 return;
1529
1530         phys_addr = mp_lapic_addr;
1531
1532         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
1533         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1534                     APIC_BASE, phys_addr);
1535
1536         /*
1537          * Fetch the APIC ID of the BSP in case we have a
1538          * default configuration (or the MP table is broken).
1539          */
1540         boot_cpu_physical_apicid = read_apic_id();
1541 }
1542 #endif
1543
1544 /**
1545  * init_apic_mappings - initialize APIC mappings
1546  */
1547 void __init init_apic_mappings(void)
1548 {
1549 #ifdef HAVE_X2APIC
1550         if (x2apic) {
1551                 boot_cpu_physical_apicid = read_apic_id();
1552                 return;
1553         }
1554 #endif
1555
1556         /*
1557          * If no local APIC can be found then set up a fake all
1558          * zeroes page to simulate the local APIC and another
1559          * one for the IO-APIC.
1560          */
1561         if (!smp_found_config && detect_init_APIC()) {
1562                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1563                 apic_phys = __pa(apic_phys);
1564         } else
1565                 apic_phys = mp_lapic_addr;
1566
1567         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1568         apic_printk(APIC_VERBOSE, "mapped APIC to %08lx (%08lx)\n",
1569                                 APIC_BASE, apic_phys);
1570
1571         /*
1572          * Fetch the APIC ID of the BSP in case we have a
1573          * default configuration (or the MP table is broken).
1574          */
1575         if (boot_cpu_physical_apicid == -1U)
1576                 boot_cpu_physical_apicid = read_apic_id();
1577 }
1578
1579 /*
1580  * This initializes the IO-APIC and APIC hardware if this is
1581  * a UP kernel.
1582  */
1583 int apic_version[MAX_APICS];
1584
1585 int __init APIC_init_uniprocessor(void)
1586 {
1587 #ifdef CONFIG_X86_64
1588         if (disable_apic) {
1589                 printk(KERN_INFO "Apic disabled\n");
1590                 return -1;
1591         }
1592         if (!cpu_has_apic) {
1593                 disable_apic = 1;
1594                 printk(KERN_INFO "Apic disabled by BIOS\n");
1595                 return -1;
1596         }
1597 #else
1598         if (!smp_found_config && !cpu_has_apic)
1599                 return -1;
1600
1601         /*
1602          * Complain if the BIOS pretends there is one.
1603          */
1604         if (!cpu_has_apic &&
1605             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1606                 printk(KERN_ERR "BIOS bug, local APIC 0x%x not detected!...\n",
1607                        boot_cpu_physical_apicid);
1608                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1609                 return -1;
1610         }
1611 #endif
1612
1613 #ifdef HAVE_X2APIC
1614         enable_IR_x2apic();
1615 #endif
1616 #ifdef CONFIG_X86_64
1617         setup_apic_routing();
1618 #endif
1619
1620         verify_local_APIC();
1621         connect_bsp_APIC();
1622
1623 #ifdef CONFIG_X86_64
1624         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1625 #else
1626         /*
1627          * Hack: In case of kdump, after a crash, kernel might be booting
1628          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1629          * might be zero if read from MP tables. Get it from LAPIC.
1630          */
1631 # ifdef CONFIG_CRASH_DUMP
1632         boot_cpu_physical_apicid = read_apic_id();
1633 # endif
1634 #endif
1635         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1636         setup_local_APIC();
1637
1638 #ifdef CONFIG_X86_64
1639         /*
1640          * Now enable IO-APICs, actually call clear_IO_APIC
1641          * We need clear_IO_APIC before enabling vector on BP
1642          */
1643         if (!skip_ioapic_setup && nr_ioapics)
1644                 enable_IO_APIC();
1645 #endif
1646
1647 #ifdef CONFIG_X86_IO_APIC
1648         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1649 #endif
1650                 localise_nmi_watchdog();
1651         end_local_APIC_setup();
1652
1653 #ifdef CONFIG_X86_IO_APIC
1654         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1655                 setup_IO_APIC();
1656 # ifdef CONFIG_X86_64
1657         else
1658                 nr_ioapics = 0;
1659 # endif
1660 #endif
1661
1662 #ifdef CONFIG_X86_64
1663         setup_boot_APIC_clock();
1664         check_nmi_watchdog();
1665 #else
1666         setup_boot_clock();
1667 #endif
1668
1669         return 0;
1670 }
1671
1672 /*
1673  * Local APIC interrupts
1674  */
1675
1676 /*
1677  * This interrupt should _never_ happen with our APIC/SMP architecture
1678  */
1679 void smp_spurious_interrupt(struct pt_regs *regs)
1680 {
1681         u32 v;
1682
1683         exit_idle();
1684         irq_enter();
1685         /*
1686          * Check if this really is a spurious interrupt and ACK it
1687          * if it is a vectored one.  Just in case...
1688          * Spurious interrupts should not be ACKed.
1689          */
1690         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1691         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1692                 ack_APIC_irq();
1693
1694 #ifdef CONFIG_X86_64
1695         add_pda(irq_spurious_count, 1);
1696 #else
1697         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1698         printk(KERN_INFO "spurious APIC interrupt on CPU#%d, "
1699                "should never happen.\n", smp_processor_id());
1700         __get_cpu_var(irq_stat).irq_spurious_count++;
1701 #endif
1702         irq_exit();
1703 }
1704
1705 /*
1706  * This interrupt should never happen with our APIC/SMP architecture
1707  */
1708 void smp_error_interrupt(struct pt_regs *regs)
1709 {
1710         u32 v, v1;
1711
1712         exit_idle();
1713         irq_enter();
1714         /* First tickle the hardware, only then report what went on. -- REW */
1715         v = apic_read(APIC_ESR);
1716         apic_write(APIC_ESR, 0);
1717         v1 = apic_read(APIC_ESR);
1718         ack_APIC_irq();
1719         atomic_inc(&irq_err_count);
1720
1721         /* Here is what the APIC error bits mean:
1722            0: Send CS error
1723            1: Receive CS error
1724            2: Send accept error
1725            3: Receive accept error
1726            4: Reserved
1727            5: Send illegal vector
1728            6: Received illegal vector
1729            7: Illegal register address
1730         */
1731         printk(KERN_DEBUG "APIC error on CPU%d: %02x(%02x)\n",
1732                 smp_processor_id(), v , v1);
1733         irq_exit();
1734 }
1735
1736 /**
1737  * connect_bsp_APIC - attach the APIC to the interrupt system
1738  */
1739 void __init connect_bsp_APIC(void)
1740 {
1741 #ifdef CONFIG_X86_32
1742         if (pic_mode) {
1743                 /*
1744                  * Do not trust the local APIC being empty at bootup.
1745                  */
1746                 clear_local_APIC();
1747                 /*
1748                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1749                  * local APIC to INT and NMI lines.
1750                  */
1751                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1752                                 "enabling APIC mode.\n");
1753                 outb(0x70, 0x22);
1754                 outb(0x01, 0x23);
1755         }
1756 #endif
1757         enable_apic_mode();
1758 }
1759
1760 /**
1761  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1762  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1763  *
1764  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1765  * APIC is disabled.
1766  */
1767 void disconnect_bsp_APIC(int virt_wire_setup)
1768 {
1769         unsigned int value;
1770
1771 #ifdef CONFIG_X86_32
1772         if (pic_mode) {
1773                 /*
1774                  * Put the board back into PIC mode (has an effect only on
1775                  * certain older boards).  Note that APIC interrupts, including
1776                  * IPIs, won't work beyond this point!  The only exception are
1777                  * INIT IPIs.
1778                  */
1779                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1780                                 "entering PIC mode.\n");
1781                 outb(0x70, 0x22);
1782                 outb(0x00, 0x23);
1783                 return;
1784         }
1785 #endif
1786
1787         /* Go back to Virtual Wire compatibility mode */
1788
1789         /* For the spurious interrupt use vector F, and enable it */
1790         value = apic_read(APIC_SPIV);
1791         value &= ~APIC_VECTOR_MASK;
1792         value |= APIC_SPIV_APIC_ENABLED;
1793         value |= 0xf;
1794         apic_write(APIC_SPIV, value);
1795
1796         if (!virt_wire_setup) {
1797                 /*
1798                  * For LVT0 make it edge triggered, active high,
1799                  * external and enabled
1800                  */
1801                 value = apic_read(APIC_LVT0);
1802                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1803                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1804                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1805                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1806                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1807                 apic_write(APIC_LVT0, value);
1808         } else {
1809                 /* Disable LVT0 */
1810                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1811         }
1812
1813         /*
1814          * For LVT1 make it edge triggered, active high,
1815          * nmi and enabled
1816          */
1817         value = apic_read(APIC_LVT1);
1818         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1819                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1820                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1821         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1822         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1823         apic_write(APIC_LVT1, value);
1824 }
1825
1826 void __cpuinit generic_processor_info(int apicid, int version)
1827 {
1828         int cpu;
1829         cpumask_t tmp_map;
1830
1831         /*
1832          * Validate version
1833          */
1834         if (version == 0x0) {
1835                 printk(KERN_WARNING "BIOS bug, APIC version is 0 for CPU#%d! "
1836                                 "fixing up to 0x10. (tell your hw vendor)\n",
1837                                 version);
1838                 version = 0x10;
1839         }
1840         apic_version[apicid] = version;
1841
1842         if (num_processors >= NR_CPUS) {
1843                 printk(KERN_WARNING "WARNING: NR_CPUS limit of %i reached."
1844                         "  Processor ignored.\n", NR_CPUS);
1845                 return;
1846         }
1847
1848         num_processors++;
1849         cpus_complement(tmp_map, cpu_present_map);
1850         cpu = first_cpu(tmp_map);
1851
1852         physid_set(apicid, phys_cpu_present_map);
1853         if (apicid == boot_cpu_physical_apicid) {
1854                 /*
1855                  * x86_bios_cpu_apicid is required to have processors listed
1856                  * in same order as logical cpu numbers. Hence the first
1857                  * entry is BSP, and so on.
1858                  */
1859                 cpu = 0;
1860         }
1861         if (apicid > max_physical_apicid)
1862                 max_physical_apicid = apicid;
1863
1864 #ifdef CONFIG_X86_32
1865         /*
1866          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1867          * but we need to work other dependencies like SMP_SUSPEND etc
1868          * before this can be done without some confusion.
1869          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1870          *       - Ashok Raj <ashok.raj@intel.com>
1871          */
1872         if (max_physical_apicid >= 8) {
1873                 switch (boot_cpu_data.x86_vendor) {
1874                 case X86_VENDOR_INTEL:
1875                         if (!APIC_XAPIC(version)) {
1876                                 def_to_bigsmp = 0;
1877                                 break;
1878                         }
1879                         /* If P4 and above fall through */
1880                 case X86_VENDOR_AMD:
1881                         def_to_bigsmp = 1;
1882                 }
1883         }
1884 #endif
1885
1886 #if defined(CONFIG_X86_SMP) || defined(CONFIG_X86_64)
1887         /* are we being called early in kernel startup? */
1888         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1889                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1890                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1891
1892                 cpu_to_apicid[cpu] = apicid;
1893                 bios_cpu_apicid[cpu] = apicid;
1894         } else {
1895                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1896                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1897         }
1898 #endif
1899
1900         cpu_set(cpu, cpu_possible_map);
1901         cpu_set(cpu, cpu_present_map);
1902 }
1903
1904 #ifdef CONFIG_X86_64
1905 int hard_smp_processor_id(void)
1906 {
1907         return read_apic_id();
1908 }
1909 #endif
1910
1911 /*
1912  * Power management
1913  */
1914 #ifdef CONFIG_PM
1915
1916 static struct {
1917         /*
1918          * 'active' is true if the local APIC was enabled by us and
1919          * not the BIOS; this signifies that we are also responsible
1920          * for disabling it before entering apm/acpi suspend
1921          */
1922         int active;
1923         /* r/w apic fields */
1924         unsigned int apic_id;
1925         unsigned int apic_taskpri;
1926         unsigned int apic_ldr;
1927         unsigned int apic_dfr;
1928         unsigned int apic_spiv;
1929         unsigned int apic_lvtt;
1930         unsigned int apic_lvtpc;
1931         unsigned int apic_lvt0;
1932         unsigned int apic_lvt1;
1933         unsigned int apic_lvterr;
1934         unsigned int apic_tmict;
1935         unsigned int apic_tdcr;
1936         unsigned int apic_thmr;
1937 } apic_pm_state;
1938
1939 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1940 {
1941         unsigned long flags;
1942         int maxlvt;
1943
1944         if (!apic_pm_state.active)
1945                 return 0;
1946
1947         maxlvt = lapic_get_maxlvt();
1948
1949         apic_pm_state.apic_id = apic_read(APIC_ID);
1950         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1951         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1952         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1953         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1954         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1955         if (maxlvt >= 4)
1956                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1957         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1958         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1959         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1960         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1961         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1962 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1963         if (maxlvt >= 5)
1964                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1965 #endif
1966
1967         local_irq_save(flags);
1968         disable_local_APIC();
1969         local_irq_restore(flags);
1970         return 0;
1971 }
1972
1973 static int lapic_resume(struct sys_device *dev)
1974 {
1975         unsigned int l, h;
1976         unsigned long flags;
1977         int maxlvt;
1978
1979         if (!apic_pm_state.active)
1980                 return 0;
1981
1982         maxlvt = lapic_get_maxlvt();
1983
1984         local_irq_save(flags);
1985
1986 #ifdef HAVE_X2APIC
1987         if (x2apic)
1988                 enable_x2apic();
1989         else
1990 #endif
1991         {
1992                 /*
1993                  * Make sure the APICBASE points to the right address
1994                  *
1995                  * FIXME! This will be wrong if we ever support suspend on
1996                  * SMP! We'll need to do this as part of the CPU restore!
1997                  */
1998                 rdmsr(MSR_IA32_APICBASE, l, h);
1999                 l &= ~MSR_IA32_APICBASE_BASE;
2000                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
2001                 wrmsr(MSR_IA32_APICBASE, l, h);
2002         }
2003
2004         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
2005         apic_write(APIC_ID, apic_pm_state.apic_id);
2006         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
2007         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
2008         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
2009         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
2010         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
2011         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
2012 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
2013         if (maxlvt >= 5)
2014                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2015 #endif
2016         if (maxlvt >= 4)
2017                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2018         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2019         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2020         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2021         apic_write(APIC_ESR, 0);
2022         apic_read(APIC_ESR);
2023         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2024         apic_write(APIC_ESR, 0);
2025         apic_read(APIC_ESR);
2026
2027         local_irq_restore(flags);
2028
2029         return 0;
2030 }
2031
2032 /*
2033  * This device has no shutdown method - fully functioning local APICs
2034  * are needed on every CPU up until machine_halt/restart/poweroff.
2035  */
2036
2037 static struct sysdev_class lapic_sysclass = {
2038         .name           = "lapic",
2039         .resume         = lapic_resume,
2040         .suspend        = lapic_suspend,
2041 };
2042
2043 static struct sys_device device_lapic = {
2044         .id     = 0,
2045         .cls    = &lapic_sysclass,
2046 };
2047
2048 static void __cpuinit apic_pm_activate(void)
2049 {
2050         apic_pm_state.active = 1;
2051 }
2052
2053 static int __init init_lapic_sysfs(void)
2054 {
2055         int error;
2056
2057         if (!cpu_has_apic)
2058                 return 0;
2059         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2060
2061         error = sysdev_class_register(&lapic_sysclass);
2062         if (!error)
2063                 error = sysdev_register(&device_lapic);
2064         return error;
2065 }
2066 device_initcall(init_lapic_sysfs);
2067
2068 #else   /* CONFIG_PM */
2069
2070 static void apic_pm_activate(void) { }
2071
2072 #endif  /* CONFIG_PM */
2073
2074 #ifdef CONFIG_X86_64
2075 /*
2076  * apic_is_clustered_box() -- Check if we can expect good TSC
2077  *
2078  * Thus far, the major user of this is IBM's Summit2 series:
2079  *
2080  * Clustered boxes may have unsynced TSC problems if they are
2081  * multi-chassis. Use available data to take a good guess.
2082  * If in doubt, go HPET.
2083  */
2084 __cpuinit int apic_is_clustered_box(void)
2085 {
2086         int i, clusters, zeros;
2087         unsigned id;
2088         u16 *bios_cpu_apicid;
2089         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
2090
2091         /*
2092          * there is not this kind of box with AMD CPU yet.
2093          * Some AMD box with quadcore cpu and 8 sockets apicid
2094          * will be [4, 0x23] or [8, 0x27] could be thought to
2095          * vsmp box still need checking...
2096          */
2097         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
2098                 return 0;
2099
2100         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
2101         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
2102
2103         for (i = 0; i < NR_CPUS; i++) {
2104                 /* are we being called early in kernel startup? */
2105                 if (bios_cpu_apicid) {
2106                         id = bios_cpu_apicid[i];
2107                 }
2108                 else if (i < nr_cpu_ids) {
2109                         if (cpu_present(i))
2110                                 id = per_cpu(x86_bios_cpu_apicid, i);
2111                         else
2112                                 continue;
2113                 }
2114                 else
2115                         break;
2116
2117                 if (id != BAD_APICID)
2118                         __set_bit(APIC_CLUSTERID(id), clustermap);
2119         }
2120
2121         /* Problem:  Partially populated chassis may not have CPUs in some of
2122          * the APIC clusters they have been allocated.  Only present CPUs have
2123          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
2124          * Since clusters are allocated sequentially, count zeros only if
2125          * they are bounded by ones.
2126          */
2127         clusters = 0;
2128         zeros = 0;
2129         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
2130                 if (test_bit(i, clustermap)) {
2131                         clusters += 1 + zeros;
2132                         zeros = 0;
2133                 } else
2134                         ++zeros;
2135         }
2136
2137         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
2138          * not guaranteed to be synced between boards
2139          */
2140         if (is_vsmp_box() && clusters > 1)
2141                 return 1;
2142
2143         /*
2144          * If clusters > 2, then should be multi-chassis.
2145          * May have to revisit this when multi-core + hyperthreaded CPUs come
2146          * out, but AFAIK this will work even for them.
2147          */
2148         return (clusters > 2);
2149 }
2150 #endif
2151
2152 /*
2153  * APIC command line parameters
2154  */
2155 static int __init setup_disableapic(char *arg)
2156 {
2157         disable_apic = 1;
2158         setup_clear_cpu_cap(X86_FEATURE_APIC);
2159         return 0;
2160 }
2161 early_param("disableapic", setup_disableapic);
2162
2163 /* same as disableapic, for compatibility */
2164 static int __init setup_nolapic(char *arg)
2165 {
2166         return setup_disableapic(arg);
2167 }
2168 early_param("nolapic", setup_nolapic);
2169
2170 static int __init parse_lapic_timer_c2_ok(char *arg)
2171 {
2172         local_apic_timer_c2_ok = 1;
2173         return 0;
2174 }
2175 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2176
2177 static int __init parse_disable_apic_timer(char *arg)
2178 {
2179         disable_apic_timer = 1;
2180         return 0;
2181 }
2182 early_param("noapictimer", parse_disable_apic_timer);
2183
2184 static int __init parse_nolapic_timer(char *arg)
2185 {
2186         disable_apic_timer = 1;
2187         return 0;
2188 }
2189 early_param("nolapic_timer", parse_nolapic_timer);
2190
2191 static int __init apic_set_verbosity(char *arg)
2192 {
2193         if (!arg)  {
2194 #ifdef CONFIG_X86_64
2195                 skip_ioapic_setup = 0;
2196                 return 0;
2197 #endif
2198                 return -EINVAL;
2199         }
2200
2201         if (strcmp("debug", arg) == 0)
2202                 apic_verbosity = APIC_DEBUG;
2203         else if (strcmp("verbose", arg) == 0)
2204                 apic_verbosity = APIC_VERBOSE;
2205         else {
2206                 printk(KERN_WARNING "APIC Verbosity level %s not recognised"
2207                         " use apic=verbose or apic=debug\n", arg);
2208                 return -EINVAL;
2209         }
2210
2211         return 0;
2212 }
2213 early_param("apic", apic_set_verbosity);
2214
2215 static int __init lapic_insert_resource(void)
2216 {
2217         if (!apic_phys)
2218                 return -1;
2219
2220         /* Put local APIC into the resource map. */
2221         lapic_resource.start = apic_phys;
2222         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2223         insert_resource(&iomem_resource, &lapic_resource);
2224
2225         return 0;
2226 }
2227
2228 /*
2229  * need call insert after e820_reserve_resources()
2230  * that is using request_resource
2231  */
2232 late_initcall(lapic_insert_resource);