arch/x86/kernel/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000, 2009 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/kernel_stat.h>
  18 #include <linux/mc146818rtc.h>
  19 #include <linux/acpi_pmtmr.h>
  20 #include <linux/clockchips.h>
  21 #include <linux/interrupt.h>
  22 #include <linux/bootmem.h>
  23 #include <linux/ftrace.h>
  24 #include <linux/ioport.h>
  25 #include <linux/module.h>
  26 #include <linux/sysdev.h>
  27 #include <linux/delay.h>
  28 #include <linux/timex.h>
  29 #include <linux/dmar.h>
  30 #include <linux/init.h>
  31 #include <linux/cpu.h>
  32 #include <linux/dmi.h>
  33 #include <linux/nmi.h>
  34 #include <linux/smp.h>
  35 #include <linux/mm.h>
  36
  37 #include <asm/arch_hooks.h>
  38 #include <asm/pgalloc.h>
  39 #include <asm/genapic.h>
  40 #include <asm/atomic.h>
  41 #include <asm/mpspec.h>
  42 #include <asm/i8253.h>
  43 #include <asm/i8259.h>
  44 #include <asm/proto.h>
  45 #include <asm/apic.h>
  46 #include <asm/desc.h>
  47 #include <asm/hpet.h>
  48 #include <asm/idle.h>
  49 #include <asm/mtrr.h>
  50 #include <asm/smp.h>
  51
  52 unsigned int num_processors;
  53 unsigned disabled_cpus __cpuinitdata;
  54 /* Processor that is doing the boot up */
  55 unsigned int boot_cpu_physical_apicid = -1U;
  56 EXPORT_SYMBOL(boot_cpu_physical_apicid);
  57 unsigned int max_physical_apicid;
  58
  59 /* Bitmask of physically existing CPUs */
  60 physid_mask_t phys_cpu_present_map;
  61
  62 /*
  63  * Map cpu index to physical APIC ID
  64  */
  65 DEFINE_EARLY_PER_CPU(u16, x86_cpu_to_apicid, BAD_APICID);
  66 DEFINE_EARLY_PER_CPU(u16, x86_bios_cpu_apicid, BAD_APICID);
  67 EXPORT_EARLY_PER_CPU_SYMBOL(x86_cpu_to_apicid);
  68 EXPORT_EARLY_PER_CPU_SYMBOL(x86_bios_cpu_apicid);
  69
  70 #ifdef CONFIG_X86_32
  71 /*
  72  * Knob to control our willingness to enable the local APIC.
  73  *
  74  * +1=force-enable
  75  */
  76 static int force_enable_local_apic;
  77 /*
  78  * APIC command line parameters
  79  */
  80 static int __init parse_lapic(char *arg)
  81 {
  82         force_enable_local_apic = 1;
  83         return 0;
  84 }
  85 early_param("lapic", parse_lapic);
  86 /* Local APIC was disabled by the BIOS and enabled by the kernel */
  87 static int enabled_via_apicbase;
  88
  89 #endif
  90
  91 #ifdef CONFIG_X86_64
  92 static int apic_calibrate_pmtmr __initdata;
  93 static __init int setup_apicpmtimer(char *s)
  94 {
  95         apic_calibrate_pmtmr = 1;
  96         notsc_setup(NULL);
  97         return 0;
  98 }
  99 __setup("apicpmtimer", setup_apicpmtimer);
 100 #endif
 101
 102 #ifdef CONFIG_X86_64
 103 #define HAVE_X2APIC
 104 #endif
 105
 106 #ifdef HAVE_X2APIC
 107 int x2apic;
 108 /* x2apic enabled before OS handover */
 109 static int x2apic_preenabled;
 110 static int disable_x2apic;
 111 static __init int setup_nox2apic(char *str)
 112 {
 113         disable_x2apic = 1;
 114         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
 115         return 0;
 116 }
 117 early_param("nox2apic", setup_nox2apic);
 118 #endif
 119
 120 unsigned long mp_lapic_addr;
 121 int disable_apic;
 122 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 123 static int disable_apic_timer __cpuinitdata;
 124 /* Local APIC timer works in C2 */
 125 int local_apic_timer_c2_ok;
 126 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 127
 128 int first_system_vector = 0xfe;
 129
 130 /*
 131  * Debug level, exported for io_apic.c
 132  */
 133 unsigned int apic_verbosity;
 134
 135 int pic_mode;
 136
 137 /* Have we found an MP table */
 138 int smp_found_config;
 139
 140 static struct resource lapic_resource = {
 141         .name = "Local APIC",
 142         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 143 };
 144
 145 static unsigned int calibration_result;
 146
 147 static int lapic_next_event(unsigned long delta,
 148                             struct clock_event_device *evt);
 149 static void lapic_timer_setup(enum clock_event_mode mode,
 150                               struct clock_event_device *evt);
 151 static void lapic_timer_broadcast(const struct cpumask *mask);
 152 static void apic_pm_activate(void);
 153
 154 /*
 155  * The local apic timer can be used for any function which is CPU local.
 156  */
 157 static struct clock_event_device lapic_clockevent = {
 158         .name           = "lapic",
 159         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 160                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 161         .shift          = 32,
 162         .set_mode       = lapic_timer_setup,
 163         .set_next_event = lapic_next_event,
 164         .broadcast      = lapic_timer_broadcast,
 165         .rating         = 100,
 166         .irq            = -1,
 167 };
 168 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 169
 170 static unsigned long apic_phys;
 171
 172 /*
 173  * Get the LAPIC version
 174  */
 175 static inline int lapic_get_version(void)
 176 {
 177         return GET_APIC_VERSION(apic_read(APIC_LVR));
 178 }
 179
 180 /*
 181  * Check, if the APIC is integrated or a separate chip
 182  */
 183 static inline int lapic_is_integrated(void)
 184 {
 185 #ifdef CONFIG_X86_64
 186         return 1;
 187 #else
 188         return APIC_INTEGRATED(lapic_get_version());
 189 #endif
 190 }
 191
 192 /*
 193  * Check, whether this is a modern or a first generation APIC
 194  */
 195 static int modern_apic(void)
 196 {
 197         /* AMD systems use old APIC versions, so check the CPU */
 198         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 199             boot_cpu_data.x86 >= 0xf)
 200                 return 1;
 201         return lapic_get_version() >= 0x14;
 202 }
 203
 204 /*
 205  * Paravirt kernels also might be using these below ops. So we still
 206  * use generic apic_read()/apic_write(), which might be pointing to different
 207  * ops in PARAVIRT case.
 208  */
 209 void xapic_wait_icr_idle(void)
 210 {
 211         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 212                 cpu_relax();
 213 }
 214
 215 u32 safe_xapic_wait_icr_idle(void)
 216 {
 217         u32 send_status;
 218         int timeout;
 219
 220         timeout = 0;
 221         do {
 222                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 223                 if (!send_status)
 224                         break;
 225                 udelay(100);
 226         } while (timeout++ < 1000);
 227
 228         return send_status;
 229 }
 230
 231 void xapic_icr_write(u32 low, u32 id)
 232 {
 233         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 234         apic_write(APIC_ICR, low);
 235 }
 236
 237 static u64 xapic_icr_read(void)
 238 {
 239         u32 icr1, icr2;
 240
 241         icr2 = apic_read(APIC_ICR2);
 242         icr1 = apic_read(APIC_ICR);
 243
 244         return icr1 | ((u64)icr2 << 32);
 245 }
 246
 247 static struct apic_ops xapic_ops = {
 248         .read = native_apic_mem_read,
 249         .write = native_apic_mem_write,
 250         .icr_read = xapic_icr_read,
 251         .icr_write = xapic_icr_write,
 252         .wait_icr_idle = xapic_wait_icr_idle,
 253         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 254 };
 255
 256 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 257 EXPORT_SYMBOL_GPL(apic_ops);
 258
 259 #ifdef HAVE_X2APIC
 260 static void x2apic_wait_icr_idle(void)
 261 {
 262         /* no need to wait for icr idle in x2apic */
 263         return;
 264 }
 265
 266 static u32 safe_x2apic_wait_icr_idle(void)
 267 {
 268         /* no need to wait for icr idle in x2apic */
 269         return 0;
 270 }
 271
 272 void x2apic_icr_write(u32 low, u32 id)
 273 {
 274         wrmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), ((__u64) id) << 32 | low);
 275 }
 276
 277 static u64 x2apic_icr_read(void)
 278 {
 279         unsigned long val;
 280
 281         rdmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), val);
 282         return val;
 283 }
 284
 285 static struct apic_ops x2apic_ops = {
 286         .read = native_apic_msr_read,
 287         .write = native_apic_msr_write,
 288         .icr_read = x2apic_icr_read,
 289         .icr_write = x2apic_icr_write,
 290         .wait_icr_idle = x2apic_wait_icr_idle,
 291         .safe_wait_icr_idle = safe_x2apic_wait_icr_idle,
 292 };
 293 #endif
 294
 295 /**
 296  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 297  */
 298 void __cpuinit enable_NMI_through_LVT0(void)
 299 {
 300         unsigned int v;
 301
 302         /* unmask and set to NMI */
 303         v = APIC_DM_NMI;
 304
 305         /* Level triggered for 82489DX (32bit mode) */
 306         if (!lapic_is_integrated())
 307                 v |= APIC_LVT_LEVEL_TRIGGER;
 308
 309         apic_write(APIC_LVT0, v);
 310 }
 311
 312 #ifdef CONFIG_X86_32
 313 /**
 314  * get_physical_broadcast - Get number of physical broadcast IDs
 315  */
 316 int get_physical_broadcast(void)
 317 {
 318         return modern_apic() ? 0xff : 0xf;
 319 }
 320 #endif
 321
 322 /**
 323  * lapic_get_maxlvt - get the maximum number of local vector table entries
 324  */
 325 int lapic_get_maxlvt(void)
 326 {
 327         unsigned int v;
 328
 329         v = apic_read(APIC_LVR);
 330         /*
 331          * - we always have APIC integrated on 64bit mode
 332          * - 82489DXs do not report # of LVT entries
 333          */
 334         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 335 }
 336
 337 /*
 338  * Local APIC timer
 339  */
 340
 341 /* Clock divisor */
 342 #define APIC_DIVISOR 16
 343
 344 /*
 345  * This function sets up the local APIC timer, with a timeout of
 346  * 'clocks' APIC bus clock. During calibration we actually call
 347  * this function twice on the boot CPU, once with a bogus timeout
 348  * value, second time for real. The other (noncalibrating) CPUs
 349  * call this function only once, with the real, calibrated value.
 350  *
 351  * We do reads before writes even if unnecessary, to get around the
 352  * P5 APIC double write bug.
 353  */
 354 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 355 {
 356         unsigned int lvtt_value, tmp_value;
 357
 358         lvtt_value = LOCAL_TIMER_VECTOR;
 359         if (!oneshot)
 360                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 361         if (!lapic_is_integrated())
 362                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 363
 364         if (!irqen)
 365                 lvtt_value |= APIC_LVT_MASKED;
 366
 367         apic_write(APIC_LVTT, lvtt_value);
 368
 369         /*
 370          * Divide PICLK by 16
 371          */
 372         tmp_value = apic_read(APIC_TDCR);
 373         apic_write(APIC_TDCR,
 374                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 375                 APIC_TDR_DIV_16);
 376
 377         if (!oneshot)
 378                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 379 }
 380
 381 /*
 382  * Setup extended LVT, AMD specific (K8, family 10h)
 383  *
 384  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 385  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 386  *
 387  * If mask=1, the LVT entry does not generate interrupts while mask=0
 388  * enables the vector. See also the BKDGs.
 389  */
 390
 391 #define APIC_EILVT_LVTOFF_MCE 0
 392 #define APIC_EILVT_LVTOFF_IBS 1
 393
 394 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 395 {
 396         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 397         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 398
 399         apic_write(reg, v);
 400 }
 401
 402 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 403 {
 404         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 405         return APIC_EILVT_LVTOFF_MCE;
 406 }
 407
 408 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 409 {
 410         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 411         return APIC_EILVT_LVTOFF_IBS;
 412 }
 413 EXPORT_SYMBOL_GPL(setup_APIC_eilvt_ibs);
 414
 415 /*
 416  * Program the next event, relative to now
 417  */
 418 static int lapic_next_event(unsigned long delta,
 419                             struct clock_event_device *evt)
 420 {
 421         apic_write(APIC_TMICT, delta);
 422         return 0;
 423 }
 424
 425 /*
 426  * Setup the lapic timer in periodic or oneshot mode
 427  */
 428 static void lapic_timer_setup(enum clock_event_mode mode,
 429                               struct clock_event_device *evt)
 430 {
 431         unsigned long flags;
 432         unsigned int v;
 433
 434         /* Lapic used as dummy for broadcast ? */
 435         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 436                 return;
 437
 438         local_irq_save(flags);
 439
 440         switch (mode) {
 441         case CLOCK_EVT_MODE_PERIODIC:
 442         case CLOCK_EVT_MODE_ONESHOT:
 443                 __setup_APIC_LVTT(calibration_result,
 444                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 445                 break;
 446         case CLOCK_EVT_MODE_UNUSED:
 447         case CLOCK_EVT_MODE_SHUTDOWN:
 448                 v = apic_read(APIC_LVTT);
 449                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 450                 apic_write(APIC_LVTT, v);
 451                 apic_write(APIC_TMICT, 0xffffffff);
 452                 break;
 453         case CLOCK_EVT_MODE_RESUME:
 454                 /* Nothing to do here */
 455                 break;
 456         }
 457
 458         local_irq_restore(flags);
 459 }
 460
 461 /*
 462  * Local APIC timer broadcast function
 463  */
 464 static void lapic_timer_broadcast(const struct cpumask *mask)
 465 {
 466 #ifdef CONFIG_SMP
 467         apic->send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 468 #endif
 469 }
 470
 471 /*
 472  * Setup the local APIC timer for this CPU. Copy the initilized values
 473  * of the boot CPU and register the clock event in the framework.
 474  */
 475 static void __cpuinit setup_APIC_timer(void)
 476 {
 477         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 478
 479         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 480         levt->cpumask = cpumask_of(smp_processor_id());
 481
 482         clockevents_register_device(levt);
 483 }
 484
 485 /*
 486  * In this functions we calibrate APIC bus clocks to the external timer.
 487  *
 488  * We want to do the calibration only once since we want to have local timer
 489  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 490  * frequency.
 491  *
 492  * This was previously done by reading the PIT/HPET and waiting for a wrap
 493  * around to find out, that a tick has elapsed. I have a box, where the PIT
 494  * readout is broken, so it never gets out of the wait loop again. This was
 495  * also reported by others.
 496  *
 497  * Monitoring the jiffies value is inaccurate and the clockevents
 498  * infrastructure allows us to do a simple substitution of the interrupt
 499  * handler.
 500  *
 501  * The calibration routine also uses the pm_timer when possible, as the PIT
 502  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 503  * back to normal later in the boot process).
 504  */
 505
 506 #define LAPIC_CAL_LOOPS         (HZ/10)
 507
 508 static __initdata int lapic_cal_loops = -1;
 509 static __initdata long lapic_cal_t1, lapic_cal_t2;
 510 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 511 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 512 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 513
 514 /*
 515  * Temporary interrupt handler.
 516  */
 517 static void __init lapic_cal_handler(struct clock_event_device *dev)
 518 {
 519         unsigned long long tsc = 0;
 520         long tapic = apic_read(APIC_TMCCT);
 521         unsigned long pm = acpi_pm_read_early();
 522
 523         if (cpu_has_tsc)
 524                 rdtscll(tsc);
 525
 526         switch (lapic_cal_loops++) {
 527         case 0:
 528                 lapic_cal_t1 = tapic;
 529                 lapic_cal_tsc1 = tsc;
 530                 lapic_cal_pm1 = pm;
 531                 lapic_cal_j1 = jiffies;
 532                 break;
 533
 534         case LAPIC_CAL_LOOPS:
 535                 lapic_cal_t2 = tapic;
 536                 lapic_cal_tsc2 = tsc;
 537                 if (pm < lapic_cal_pm1)
 538                         pm += ACPI_PM_OVRRUN;
 539                 lapic_cal_pm2 = pm;
 540                 lapic_cal_j2 = jiffies;
 541                 break;
 542         }
 543 }
 544
 545 static int __init calibrate_by_pmtimer(long deltapm, long *delta)
 546 {
 547         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
 548         const long pm_thresh = pm_100ms / 100;
 549         unsigned long mult;
 550         u64 res;
 551
 552 #ifndef CONFIG_X86_PM_TIMER
 553         return -1;
 554 #endif
 555
 556         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 557
 558         /* Check, if the PM timer is available */
 559         if (!deltapm)
 560                 return -1;
 561
 562         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 563
 564         if (deltapm > (pm_100ms - pm_thresh) &&
 565             deltapm < (pm_100ms + pm_thresh)) {
 566                 apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 567         } else {
 568                 res = (((u64)deltapm) *  mult) >> 22;
 569                 do_div(res, 1000000);
 570                 pr_warning("APIC calibration not consistent "
 571                         "with PM Timer: %ldms instead of 100ms\n",
 572                         (long)res);
 573                 /* Correct the lapic counter value */
 574                 res = (((u64)(*delta)) * pm_100ms);
 575                 do_div(res, deltapm);
 576                 pr_info("APIC delta adjusted to PM-Timer: "
 577                         "%lu (%ld)\n", (unsigned long)res, *delta);
 578                 *delta = (long)res;
 579         }
 580
 581         return 0;
 582 }
 583
 584 static int __init calibrate_APIC_clock(void)
 585 {
 586         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 587         void (*real_handler)(struct clock_event_device *dev);
 588         unsigned long deltaj;
 589         long delta;
 590         int pm_referenced = 0;
 591
 592         local_irq_disable();
 593
 594         /* Replace the global interrupt handler */
 595         real_handler = global_clock_event->event_handler;
 596         global_clock_event->event_handler = lapic_cal_handler;
 597
 598         /*
 599          * Setup the APIC counter to maximum. There is no way the lapic
 600          * can underflow in the 100ms detection time frame
 601          */
 602         __setup_APIC_LVTT(0xffffffff, 0, 0);
 603
 604         /* Let the interrupts run */
 605         local_irq_enable();
 606
 607         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 608                 cpu_relax();
 609
 610         local_irq_disable();
 611
 612         /* Restore the real event handler */
 613         global_clock_event->event_handler = real_handler;
 614
 615         /* Build delta t1-t2 as apic timer counts down */
 616         delta = lapic_cal_t1 - lapic_cal_t2;
 617         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 618
 619         /* we trust the PM based calibration if possible */
 620         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
 621                                         &delta);
 622
 623         /* Calculate the scaled math multiplication factor */
 624         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 625                                        lapic_clockevent.shift);
 626         lapic_clockevent.max_delta_ns =
 627                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 628         lapic_clockevent.min_delta_ns =
 629                 clockevent_delta2ns(0xF, &lapic_clockevent);
 630
 631         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 632
 633         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 634         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 635         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 636                     calibration_result);
 637
 638         if (cpu_has_tsc) {
 639                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 640                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 641                             "%ld.%04ld MHz.\n",
 642                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 643                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 644         }
 645
 646         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 647                     "%u.%04u MHz.\n",
 648                     calibration_result / (1000000 / HZ),
 649                     calibration_result % (1000000 / HZ));
 650
 651         /*
 652          * Do a sanity check on the APIC calibration result
 653          */
 654         if (calibration_result < (1000000 / HZ)) {
 655                 local_irq_enable();
 656                 pr_warning("APIC frequency too slow, disabling apic timer\n");
 657                 return -1;
 658         }
 659
 660         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 661
 662         /*
 663          * PM timer calibration failed or not turned on
 664          * so lets try APIC timer based calibration
 665          */
 666         if (!pm_referenced) {
 667                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 668
 669                 /*
 670                  * Setup the apic timer manually
 671                  */
 672                 levt->event_handler = lapic_cal_handler;
 673                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 674                 lapic_cal_loops = -1;
 675
 676                 /* Let the interrupts run */
 677                 local_irq_enable();
 678
 679                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 680                         cpu_relax();
 681
 682                 /* Stop the lapic timer */
 683                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 684
 685                 /* Jiffies delta */
 686                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 687                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 688
 689                 /* Check, if the jiffies result is consistent */
 690                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 691                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 692                 else
 693                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 694         } else
 695                 local_irq_enable();
 696
 697         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 698                 pr_warning("APIC timer disabled due to verification failure\n");
 699                         return -1;
 700         }
 701
 702         return 0;
 703 }
 704
 705 /*
 706  * Setup the boot APIC
 707  *
 708  * Calibrate and verify the result.
 709  */
 710 void __init setup_boot_APIC_clock(void)
 711 {
 712         /*
 713          * The local apic timer can be disabled via the kernel
 714          * commandline or from the CPU detection code. Register the lapic
 715          * timer as a dummy clock event source on SMP systems, so the
 716          * broadcast mechanism is used. On UP systems simply ignore it.
 717          */
 718         if (disable_apic_timer) {
 719                 pr_info("Disabling APIC timer\n");
 720                 /* No broadcast on UP ! */
 721                 if (num_possible_cpus() > 1) {
 722                         lapic_clockevent.mult = 1;
 723                         setup_APIC_timer();
 724                 }
 725                 return;
 726         }
 727
 728         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 729                     "calibrating APIC timer ...\n");
 730
 731         if (calibrate_APIC_clock()) {
 732                 /* No broadcast on UP ! */
 733                 if (num_possible_cpus() > 1)
 734                         setup_APIC_timer();
 735                 return;
 736         }
 737
 738         /*
 739          * If nmi_watchdog is set to IO_APIC, we need the
 740          * PIT/HPET going.  Otherwise register lapic as a dummy
 741          * device.
 742          */
 743         if (nmi_watchdog != NMI_IO_APIC)
 744                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 745         else
 746                 pr_warning("APIC timer registered as dummy,"
 747                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 748
 749         /* Setup the lapic or request the broadcast */
 750         setup_APIC_timer();
 751 }
 752
 753 void __cpuinit setup_secondary_APIC_clock(void)
 754 {
 755         setup_APIC_timer();
 756 }
 757
 758 /*
 759  * The guts of the apic timer interrupt
 760  */
 761 static void local_apic_timer_interrupt(void)
 762 {
 763         int cpu = smp_processor_id();
 764         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 765
 766         /*
 767          * Normally we should not be here till LAPIC has been initialized but
 768          * in some cases like kdump, its possible that there is a pending LAPIC
 769          * timer interrupt from previous kernel's context and is delivered in
 770          * new kernel the moment interrupts are enabled.
 771          *
 772          * Interrupts are enabled early and LAPIC is setup much later, hence
 773          * its possible that when we get here evt->event_handler is NULL.
 774          * Check for event_handler being NULL and discard the interrupt as
 775          * spurious.
 776          */
 777         if (!evt->event_handler) {
 778                 pr_warning("Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 779                 /* Switch it off */
 780                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 781                 return;
 782         }
 783
 784         /*
 785          * the NMI deadlock-detector uses this.
 786          */
 787         inc_irq_stat(apic_timer_irqs);
 788
 789         evt->event_handler(evt);
 790 }
 791
 792 /*
 793  * Local APIC timer interrupt. This is the most natural way for doing
 794  * local interrupts, but local timer interrupts can be emulated by
 795  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 796  *
 797  * [ if a single-CPU system runs an SMP kernel then we call the local
 798  *   interrupt as well. Thus we cannot inline the local irq ... ]
 799  */
 800 void __irq_entry smp_apic_timer_interrupt(struct pt_regs *regs)
 801 {
 802         struct pt_regs *old_regs = set_irq_regs(regs);
 803
 804         /*
 805          * NOTE! We'd better ACK the irq immediately,
 806          * because timer handling can be slow.
 807          */
 808         ack_APIC_irq();
 809         /*
 810          * update_process_times() expects us to have done irq_enter().
 811          * Besides, if we don't timer interrupts ignore the global
 812          * interrupt lock, which is the WrongThing (tm) to do.
 813          */
 814         exit_idle();
 815         irq_enter();
 816         local_apic_timer_interrupt();
 817         irq_exit();
 818
 819         set_irq_regs(old_regs);
 820 }
 821
 822 int setup_profiling_timer(unsigned int multiplier)
 823 {
 824         return -EINVAL;
 825 }
 826
 827 /*
 828  * Local APIC start and shutdown
 829  */
 830
 831 /**
 832  * clear_local_APIC - shutdown the local APIC
 833  *
 834  * This is called, when a CPU is disabled and before rebooting, so the state of
 835  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 836  * leftovers during boot.
 837  */
 838 void clear_local_APIC(void)
 839 {
 840         int maxlvt;
 841         u32 v;
 842
 843         /* APIC hasn't been mapped yet */
 844         if (!apic_phys)
 845                 return;
 846
 847         maxlvt = lapic_get_maxlvt();
 848         /*
 849          * Masking an LVT entry can trigger a local APIC error
 850          * if the vector is zero. Mask LVTERR first to prevent this.
 851          */
 852         if (maxlvt >= 3) {
 853                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 854                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 855         }
 856         /*
 857          * Careful: we have to set masks only first to deassert
 858          * any level-triggered sources.
 859          */
 860         v = apic_read(APIC_LVTT);
 861         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 862         v = apic_read(APIC_LVT0);
 863         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 864         v = apic_read(APIC_LVT1);
 865         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 866         if (maxlvt >= 4) {
 867                 v = apic_read(APIC_LVTPC);
 868                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 869         }
 870
 871         /* lets not touch this if we didn't frob it */
 872 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(X86_MCE_INTEL)
 873         if (maxlvt >= 5) {
 874                 v = apic_read(APIC_LVTTHMR);
 875                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 876         }
 877 #endif
 878         /*
 879          * Clean APIC state for other OSs:
 880          */
 881         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 882         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 883         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 884         if (maxlvt >= 3)
 885                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 886         if (maxlvt >= 4)
 887                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 888
 889         /* Integrated APIC (!82489DX) ? */
 890         if (lapic_is_integrated()) {
 891                 if (maxlvt > 3)
 892                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 893                         apic_write(APIC_ESR, 0);
 894                 apic_read(APIC_ESR);
 895         }
 896 }
 897
 898 /**
 899  * disable_local_APIC - clear and disable the local APIC
 900  */
 901 void disable_local_APIC(void)
 902 {
 903         unsigned int value;
 904
 905         /* APIC hasn't been mapped yet */
 906         if (!apic_phys)
 907                 return;
 908
 909         clear_local_APIC();
 910
 911         /*
 912          * Disable APIC (implies clearing of registers
 913          * for 82489DX!).
 914          */
 915         value = apic_read(APIC_SPIV);
 916         value &= ~APIC_SPIV_APIC_ENABLED;
 917         apic_write(APIC_SPIV, value);
 918
 919 #ifdef CONFIG_X86_32
 920         /*
 921          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 922          * restore the disabled state.
 923          */
 924         if (enabled_via_apicbase) {
 925                 unsigned int l, h;
 926
 927                 rdmsr(MSR_IA32_APICBASE, l, h);
 928                 l &= ~MSR_IA32_APICBASE_ENABLE;
 929                 wrmsr(MSR_IA32_APICBASE, l, h);
 930         }
 931 #endif
 932 }
 933
 934 /*
 935  * If Linux enabled the LAPIC against the BIOS default disable it down before
 936  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 937  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 938  * for the case where Linux didn't enable the LAPIC.
 939  */
 940 void lapic_shutdown(void)
 941 {
 942         unsigned long flags;
 943
 944         if (!cpu_has_apic)
 945                 return;
 946
 947         local_irq_save(flags);
 948
 949 #ifdef CONFIG_X86_32
 950         if (!enabled_via_apicbase)
 951                 clear_local_APIC();
 952         else
 953 #endif
 954                 disable_local_APIC();
 955
 956
 957         local_irq_restore(flags);
 958 }
 959
 960 /*
 961  * This is to verify that we're looking at a real local APIC.
 962  * Check these against your board if the CPUs aren't getting
 963  * started for no apparent reason.
 964  */
 965 int __init verify_local_APIC(void)
 966 {
 967         unsigned int reg0, reg1;
 968
 969         /*
 970          * The version register is read-only in a real APIC.
 971          */
 972         reg0 = apic_read(APIC_LVR);
 973         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 974         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 975         reg1 = apic_read(APIC_LVR);
 976         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 977
 978         /*
 979          * The two version reads above should print the same
 980          * numbers.  If the second one is different, then we
 981          * poke at a non-APIC.
 982          */
 983         if (reg1 != reg0)
 984                 return 0;
 985
 986         /*
 987          * Check if the version looks reasonably.
 988          */
 989         reg1 = GET_APIC_VERSION(reg0);
 990         if (reg1 == 0x00 || reg1 == 0xff)
 991                 return 0;
 992         reg1 = lapic_get_maxlvt();
 993         if (reg1 < 0x02 || reg1 == 0xff)
 994                 return 0;
 995
 996         /*
 997          * The ID register is read/write in a real APIC.
 998          */
 999         reg0 = apic_read(APIC_ID);
1000         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
1001         apic_write(APIC_ID, reg0 ^ apic->apic_id_mask);
1002         reg1 = apic_read(APIC_ID);
1003         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
1004         apic_write(APIC_ID, reg0);
1005         if (reg1 != (reg0 ^ apic->apic_id_mask))
1006                 return 0;
1007
1008         /*
1009          * The next two are just to see if we have sane values.
1010          * They're only really relevant if we're in Virtual Wire
1011          * compatibility mode, but most boxes are anymore.
1012          */
1013         reg0 = apic_read(APIC_LVT0);
1014         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
1015         reg1 = apic_read(APIC_LVT1);
1016         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
1017
1018         return 1;
1019 }
1020
1021 /**
1022  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1023  */
1024 void __init sync_Arb_IDs(void)
1025 {
1026         /*
1027          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1028          * needed on AMD.
1029          */
1030         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1031                 return;
1032
1033         /*
1034          * Wait for idle.
1035          */
1036         apic_wait_icr_idle();
1037
1038         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1039         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1040                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1041 }
1042
1043 /*
1044  * An initial setup of the virtual wire mode.
1045  */
1046 void __init init_bsp_APIC(void)
1047 {
1048         unsigned int value;
1049
1050         /*
1051          * Don't do the setup now if we have a SMP BIOS as the
1052          * through-I/O-APIC virtual wire mode might be active.
1053          */
1054         if (smp_found_config || !cpu_has_apic)
1055                 return;
1056
1057         /*
1058          * Do not trust the local APIC being empty at bootup.
1059          */
1060         clear_local_APIC();
1061
1062         /*
1063          * Enable APIC.
1064          */
1065         value = apic_read(APIC_SPIV);
1066         value &= ~APIC_VECTOR_MASK;
1067         value |= APIC_SPIV_APIC_ENABLED;
1068
1069 #ifdef CONFIG_X86_32
1070         /* This bit is reserved on P4/Xeon and should be cleared */
1071         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1072             (boot_cpu_data.x86 == 15))
1073                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1074         else
1075 #endif
1076                 value |= APIC_SPIV_FOCUS_DISABLED;
1077         value |= SPURIOUS_APIC_VECTOR;
1078         apic_write(APIC_SPIV, value);
1079
1080         /*
1081          * Set up the virtual wire mode.
1082          */
1083         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1084         value = APIC_DM_NMI;
1085         if (!lapic_is_integrated())             /* 82489DX */
1086                 value |= APIC_LVT_LEVEL_TRIGGER;
1087         apic_write(APIC_LVT1, value);
1088 }
1089
1090 static void __cpuinit lapic_setup_esr(void)
1091 {
1092         unsigned int oldvalue, value, maxlvt;
1093
1094         if (!lapic_is_integrated()) {
1095                 pr_info("No ESR for 82489DX.\n");
1096                 return;
1097         }
1098
1099         if (apic->disable_esr) {
1100                 /*
1101                  * Something untraceable is creating bad interrupts on
1102                  * secondary quads ... for the moment, just leave the
1103                  * ESR disabled - we can't do anything useful with the
1104                  * errors anyway - mbligh
1105                  */
1106                 pr_info("Leaving ESR disabled.\n");
1107                 return;
1108         }
1109
1110         maxlvt = lapic_get_maxlvt();
1111         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1112                 apic_write(APIC_ESR, 0);
1113         oldvalue = apic_read(APIC_ESR);
1114
1115         /* enables sending errors */
1116         value = ERROR_APIC_VECTOR;
1117         apic_write(APIC_LVTERR, value);
1118
1119         /*
1120          * spec says clear errors after enabling vector.
1121          */
1122         if (maxlvt > 3)
1123                 apic_write(APIC_ESR, 0);
1124         value = apic_read(APIC_ESR);
1125         if (value != oldvalue)
1126                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1127                         "vector: 0x%08x  after: 0x%08x\n",
1128                         oldvalue, value);
1129 }
1130
1131
1132 /**
1133  * setup_local_APIC - setup the local APIC
1134  */
1135 void __cpuinit setup_local_APIC(void)
1136 {
1137         unsigned int value;
1138         int i, j;
1139
1140         if (disable_apic) {
1141                 arch_disable_smp_support();
1142                 return;
1143         }
1144
1145 #ifdef CONFIG_X86_32
1146         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1147         if (lapic_is_integrated() && apic->disable_esr) {
1148                 apic_write(APIC_ESR, 0);
1149                 apic_write(APIC_ESR, 0);
1150                 apic_write(APIC_ESR, 0);
1151                 apic_write(APIC_ESR, 0);
1152         }
1153 #endif
1154
1155         preempt_disable();
1156
1157         /*
1158          * Double-check whether this APIC is really registered.
1159          * This is meaningless in clustered apic mode, so we skip it.
1160          */
1161         if (!apic->apic_id_registered())
1162                 BUG();
1163
1164         /*
1165          * Intel recommends to set DFR, LDR and TPR before enabling
1166          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1167          * document number 292116).  So here it goes...
1168          */
1169         apic->init_apic_ldr();
1170
1171         /*
1172          * Set Task Priority to 'accept all'. We never change this
1173          * later on.
1174          */
1175         value = apic_read(APIC_TASKPRI);
1176         value &= ~APIC_TPRI_MASK;
1177         apic_write(APIC_TASKPRI, value);
1178
1179         /*
1180          * After a crash, we no longer service the interrupts and a pending
1181          * interrupt from previous kernel might still have ISR bit set.
1182          *
1183          * Most probably by now CPU has serviced that pending interrupt and
1184          * it might not have done the ack_APIC_irq() because it thought,
1185          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1186          * does not clear the ISR bit and cpu thinks it has already serivced
1187          * the interrupt. Hence a vector might get locked. It was noticed
1188          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1189          */
1190         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1191                 value = apic_read(APIC_ISR + i*0x10);
1192                 for (j = 31; j >= 0; j--) {
1193                         if (value & (1<<j))
1194                                 ack_APIC_irq();
1195                 }
1196         }
1197
1198         /*
1199          * Now that we are all set up, enable the APIC
1200          */
1201         value = apic_read(APIC_SPIV);
1202         value &= ~APIC_VECTOR_MASK;
1203         /*
1204          * Enable APIC
1205          */
1206         value |= APIC_SPIV_APIC_ENABLED;
1207
1208 #ifdef CONFIG_X86_32
1209         /*
1210          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1211          * certain networking cards. If high frequency interrupts are
1212          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1213          * entry is masked/unmasked at a high rate as well then sooner or
1214          * later IOAPIC line gets 'stuck', no more interrupts are received
1215          * from the device. If focus CPU is disabled then the hang goes
1216          * away, oh well :-(
1217          *
1218          * [ This bug can be reproduced easily with a level-triggered
1219          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1220          *   BX chipset. ]
1221          */
1222         /*
1223          * Actually disabling the focus CPU check just makes the hang less
1224          * frequent as it makes the interrupt distributon model be more
1225          * like LRU than MRU (the short-term load is more even across CPUs).
1226          * See also the comment in end_level_ioapic_irq().  --macro
1227          */
1228
1229         /*
1230          * - enable focus processor (bit==0)
1231          * - 64bit mode always use processor focus
1232          *   so no need to set it
1233          */
1234         value &= ~APIC_SPIV_FOCUS_DISABLED;
1235 #endif
1236
1237         /*
1238          * Set spurious IRQ vector
1239          */
1240         value |= SPURIOUS_APIC_VECTOR;
1241         apic_write(APIC_SPIV, value);
1242
1243         /*
1244          * Set up LVT0, LVT1:
1245          *
1246          * set up through-local-APIC on the BP's LINT0. This is not
1247          * strictly necessary in pure symmetric-IO mode, but sometimes
1248          * we delegate interrupts to the 8259A.
1249          */
1250         /*
1251          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1252          */
1253         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1254         if (!smp_processor_id() && (pic_mode || !value)) {
1255                 value = APIC_DM_EXTINT;
1256                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1257                                 smp_processor_id());
1258         } else {
1259                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1260                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1261                                 smp_processor_id());
1262         }
1263         apic_write(APIC_LVT0, value);
1264
1265         /*
1266          * only the BP should see the LINT1 NMI signal, obviously.
1267          */
1268         if (!smp_processor_id())
1269                 value = APIC_DM_NMI;
1270         else
1271                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1272         if (!lapic_is_integrated())             /* 82489DX */
1273                 value |= APIC_LVT_LEVEL_TRIGGER;
1274         apic_write(APIC_LVT1, value);
1275
1276         preempt_enable();
1277 }
1278
1279 void __cpuinit end_local_APIC_setup(void)
1280 {
1281         lapic_setup_esr();
1282
1283 #ifdef CONFIG_X86_32
1284         {
1285                 unsigned int value;
1286                 /* Disable the local apic timer */
1287                 value = apic_read(APIC_LVTT);
1288                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1289                 apic_write(APIC_LVTT, value);
1290         }
1291 #endif
1292
1293         setup_apic_nmi_watchdog(NULL);
1294         apic_pm_activate();
1295 }
1296
1297 #ifdef HAVE_X2APIC
1298 void check_x2apic(void)
1299 {
1300         int msr, msr2;
1301
1302         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1303
1304         if (msr & X2APIC_ENABLE) {
1305                 pr_info("x2apic enabled by BIOS, switching to x2apic ops\n");
1306                 x2apic_preenabled = x2apic = 1;
1307                 apic_ops = &x2apic_ops;
1308         }
1309 }
1310
1311 void enable_x2apic(void)
1312 {
1313         int msr, msr2;
1314
1315         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1316         if (!(msr & X2APIC_ENABLE)) {
1317                 pr_info("Enabling x2apic\n");
1318                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
1319         }
1320 }
1321
1322 void __init enable_IR_x2apic(void)
1323 {
1324 #ifdef CONFIG_INTR_REMAP
1325         int ret;
1326         unsigned long flags;
1327
1328         if (!cpu_has_x2apic)
1329                 return;
1330
1331         if (!x2apic_preenabled && disable_x2apic) {
1332                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1333                         "because of nox2apic\n");
1334                 return;
1335         }
1336
1337         if (x2apic_preenabled && disable_x2apic)
1338                 panic("Bios already enabled x2apic, can't enforce nox2apic");
1339
1340         if (!x2apic_preenabled && skip_ioapic_setup) {
1341                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1342                         "because of skipping io-apic setup\n");
1343                 return;
1344         }
1345
1346         ret = dmar_table_init();
1347         if (ret) {
1348                 pr_info("dmar_table_init() failed with %d:\n", ret);
1349
1350                 if (x2apic_preenabled)
1351                         panic("x2apic enabled by bios. But IR enabling failed");
1352                 else
1353                         pr_info("Not enabling x2apic,Intr-remapping\n");
1354                 return;
1355         }
1356
1357         local_irq_save(flags);
1358         mask_8259A();
1359
1360         ret = save_mask_IO_APIC_setup();
1361         if (ret) {
1362                 pr_info("Saving IO-APIC state failed: %d\n", ret);
1363                 goto end;
1364         }
1365
1366         ret = enable_intr_remapping(1);
1367
1368         if (ret && x2apic_preenabled) {
1369                 local_irq_restore(flags);
1370                 panic("x2apic enabled by bios. But IR enabling failed");
1371         }
1372
1373         if (ret)
1374                 goto end_restore;
1375
1376         if (!x2apic) {
1377                 x2apic = 1;
1378                 apic_ops = &x2apic_ops;
1379                 enable_x2apic();
1380         }
1381
1382 end_restore:
1383         if (ret)
1384                 /*
1385                  * IR enabling failed
1386                  */
1387                 restore_IO_APIC_setup();
1388         else
1389                 reinit_intr_remapped_IO_APIC(x2apic_preenabled);
1390
1391 end:
1392         unmask_8259A();
1393         local_irq_restore(flags);
1394
1395         if (!ret) {
1396                 if (!x2apic_preenabled)
1397                         pr_info("Enabled x2apic and interrupt-remapping\n");
1398                 else
1399                         pr_info("Enabled Interrupt-remapping\n");
1400         } else
1401                 pr_err("Failed to enable Interrupt-remapping and x2apic\n");
1402 #else
1403         if (!cpu_has_x2apic)
1404                 return;
1405
1406         if (x2apic_preenabled)
1407                 panic("x2apic enabled prior OS handover,"
1408                       " enable CONFIG_INTR_REMAP");
1409
1410         pr_info("Enable CONFIG_INTR_REMAP for enabling intr-remapping "
1411                 " and x2apic\n");
1412 #endif
1413
1414         return;
1415 }
1416 #endif /* HAVE_X2APIC */
1417
1418 #ifdef CONFIG_X86_64
1419 /*
1420  * Detect and enable local APICs on non-SMP boards.
1421  * Original code written by Keir Fraser.
1422  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1423  * not correctly set up (usually the APIC timer won't work etc.)
1424  */
1425 static int __init detect_init_APIC(void)
1426 {
1427         if (!cpu_has_apic) {
1428                 pr_info("No local APIC present\n");
1429                 return -1;
1430         }
1431
1432         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1433         boot_cpu_physical_apicid = 0;
1434         return 0;
1435 }
1436 #else
1437 /*
1438  * Detect and initialize APIC
1439  */
1440 static int __init detect_init_APIC(void)
1441 {
1442         u32 h, l, features;
1443
1444         /* Disabled by kernel option? */
1445         if (disable_apic)
1446                 return -1;
1447
1448         switch (boot_cpu_data.x86_vendor) {
1449         case X86_VENDOR_AMD:
1450                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1451                     (boot_cpu_data.x86 == 15))
1452                         break;
1453                 goto no_apic;
1454         case X86_VENDOR_INTEL:
1455                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1456                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1457                         break;
1458                 goto no_apic;
1459         default:
1460                 goto no_apic;
1461         }
1462
1463         if (!cpu_has_apic) {
1464                 /*
1465                  * Over-ride BIOS and try to enable the local APIC only if
1466                  * "lapic" specified.
1467                  */
1468                 if (!force_enable_local_apic) {
1469                         pr_info("Local APIC disabled by BIOS -- "
1470                                 "you can enable it with \"lapic\"\n");
1471                         return -1;
1472                 }
1473                 /*
1474                  * Some BIOSes disable the local APIC in the APIC_BASE
1475                  * MSR. This can only be done in software for Intel P6 or later
1476                  * and AMD K7 (Model > 1) or later.
1477                  */
1478                 rdmsr(MSR_IA32_APICBASE, l, h);
1479                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1480                         pr_info("Local APIC disabled by BIOS -- reenabling.\n");
1481                         l &= ~MSR_IA32_APICBASE_BASE;
1482                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1483                         wrmsr(MSR_IA32_APICBASE, l, h);
1484                         enabled_via_apicbase = 1;
1485                 }
1486         }
1487         /*
1488          * The APIC feature bit should now be enabled
1489          * in `cpuid'
1490          */
1491         features = cpuid_edx(1);
1492         if (!(features & (1 << X86_FEATURE_APIC))) {
1493                 pr_warning("Could not enable APIC!\n");
1494                 return -1;
1495         }
1496         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1497         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1498
1499         /* The BIOS may have set up the APIC at some other address */
1500         rdmsr(MSR_IA32_APICBASE, l, h);
1501         if (l & MSR_IA32_APICBASE_ENABLE)
1502                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1503
1504         pr_info("Found and enabled local APIC!\n");
1505
1506         apic_pm_activate();
1507
1508         return 0;
1509
1510 no_apic:
1511         pr_info("No local APIC present or hardware disabled\n");
1512         return -1;
1513 }
1514 #endif
1515
1516 #ifdef CONFIG_X86_64
1517 void __init early_init_lapic_mapping(void)
1518 {
1519         unsigned long phys_addr;
1520
1521         /*
1522          * If no local APIC can be found then go out
1523          * : it means there is no mpatable and MADT
1524          */
1525         if (!smp_found_config)
1526                 return;
1527
1528         phys_addr = mp_lapic_addr;
1529
1530         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
1531         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1532                     APIC_BASE, phys_addr);
1533
1534         /*
1535          * Fetch the APIC ID of the BSP in case we have a
1536          * default configuration (or the MP table is broken).
1537          */
1538         boot_cpu_physical_apicid = read_apic_id();
1539 }
1540 #endif
1541
1542 /**
1543  * init_apic_mappings - initialize APIC mappings
1544  */
1545 void __init init_apic_mappings(void)
1546 {
1547 #ifdef HAVE_X2APIC
1548         if (x2apic) {
1549                 boot_cpu_physical_apicid = read_apic_id();
1550                 return;
1551         }
1552 #endif
1553
1554         /*
1555          * If no local APIC can be found then set up a fake all
1556          * zeroes page to simulate the local APIC and another
1557          * one for the IO-APIC.
1558          */
1559         if (!smp_found_config && detect_init_APIC()) {
1560                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1561                 apic_phys = __pa(apic_phys);
1562         } else
1563                 apic_phys = mp_lapic_addr;
1564
1565         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1566         apic_printk(APIC_VERBOSE, "mapped APIC to %08lx (%08lx)\n",
1567                                 APIC_BASE, apic_phys);
1568
1569         /*
1570          * Fetch the APIC ID of the BSP in case we have a
1571          * default configuration (or the MP table is broken).
1572          */
1573         if (boot_cpu_physical_apicid == -1U)
1574                 boot_cpu_physical_apicid = read_apic_id();
1575 }
1576
1577 /*
1578  * This initializes the IO-APIC and APIC hardware if this is
1579  * a UP kernel.
1580  */
1581 int apic_version[MAX_APICS];
1582
1583 int __init APIC_init_uniprocessor(void)
1584 {
1585         if (disable_apic) {
1586                 pr_info("Apic disabled\n");
1587                 return -1;
1588         }
1589 #ifdef CONFIG_X86_64
1590         if (!cpu_has_apic) {
1591                 disable_apic = 1;
1592                 pr_info("Apic disabled by BIOS\n");
1593                 return -1;
1594         }
1595 #else
1596         if (!smp_found_config && !cpu_has_apic)
1597                 return -1;
1598
1599         /*
1600          * Complain if the BIOS pretends there is one.
1601          */
1602         if (!cpu_has_apic &&
1603             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1604                 pr_err("BIOS bug, local APIC 0x%x not detected!...\n",
1605                         boot_cpu_physical_apicid);
1606                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1607                 return -1;
1608         }
1609 #endif
1610
1611 #ifdef HAVE_X2APIC
1612         enable_IR_x2apic();
1613 #endif
1614 #ifdef CONFIG_X86_64
1615         default_setup_apic_routing();
1616 #endif
1617
1618         verify_local_APIC();
1619         connect_bsp_APIC();
1620
1621 #ifdef CONFIG_X86_64
1622         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1623 #else
1624         /*
1625          * Hack: In case of kdump, after a crash, kernel might be booting
1626          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1627          * might be zero if read from MP tables. Get it from LAPIC.
1628          */
1629 # ifdef CONFIG_CRASH_DUMP
1630         boot_cpu_physical_apicid = read_apic_id();
1631 # endif
1632 #endif
1633         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1634         setup_local_APIC();
1635
1636 #ifdef CONFIG_X86_64
1637         /*
1638          * Now enable IO-APICs, actually call clear_IO_APIC
1639          * We need clear_IO_APIC before enabling vector on BP
1640          */
1641         if (!skip_ioapic_setup && nr_ioapics)
1642                 enable_IO_APIC();
1643 #endif
1644
1645 #ifdef CONFIG_X86_IO_APIC
1646         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1647 #endif
1648                 localise_nmi_watchdog();
1649         end_local_APIC_setup();
1650
1651 #ifdef CONFIG_X86_IO_APIC
1652         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1653                 setup_IO_APIC();
1654 # ifdef CONFIG_X86_64
1655         else
1656                 nr_ioapics = 0;
1657 # endif
1658 #endif
1659
1660 #ifdef CONFIG_X86_64
1661         setup_boot_APIC_clock();
1662         check_nmi_watchdog();
1663 #else
1664         setup_boot_clock();
1665 #endif
1666
1667         return 0;
1668 }
1669
1670 /*
1671  * Local APIC interrupts
1672  */
1673
1674 /*
1675  * This interrupt should _never_ happen with our APIC/SMP architecture
1676  */
1677 void smp_spurious_interrupt(struct pt_regs *regs)
1678 {
1679         u32 v;
1680
1681         exit_idle();
1682         irq_enter();
1683         /*
1684          * Check if this really is a spurious interrupt and ACK it
1685          * if it is a vectored one.  Just in case...
1686          * Spurious interrupts should not be ACKed.
1687          */
1688         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1689         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1690                 ack_APIC_irq();
1691
1692         inc_irq_stat(irq_spurious_count);
1693
1694         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1695         pr_info("spurious APIC interrupt on CPU#%d, "
1696                 "should never happen.\n", smp_processor_id());
1697         irq_exit();
1698 }
1699
1700 /*
1701  * This interrupt should never happen with our APIC/SMP architecture
1702  */
1703 void smp_error_interrupt(struct pt_regs *regs)
1704 {
1705         u32 v, v1;
1706
1707         exit_idle();
1708         irq_enter();
1709         /* First tickle the hardware, only then report what went on. -- REW */
1710         v = apic_read(APIC_ESR);
1711         apic_write(APIC_ESR, 0);
1712         v1 = apic_read(APIC_ESR);
1713         ack_APIC_irq();
1714         atomic_inc(&irq_err_count);
1715
1716         /*
1717          * Here is what the APIC error bits mean:
1718          * 0: Send CS error
1719          * 1: Receive CS error
1720          * 2: Send accept error
1721          * 3: Receive accept error
1722          * 4: Reserved
1723          * 5: Send illegal vector
1724          * 6: Received illegal vector
1725          * 7: Illegal register address
1726          */
1727         pr_debug("APIC error on CPU%d: %02x(%02x)\n",
1728                 smp_processor_id(), v , v1);
1729         irq_exit();
1730 }
1731
1732 /**
1733  * connect_bsp_APIC - attach the APIC to the interrupt system
1734  */
1735 void __init connect_bsp_APIC(void)
1736 {
1737 #ifdef CONFIG_X86_32
1738         if (pic_mode) {
1739                 /*
1740                  * Do not trust the local APIC being empty at bootup.
1741                  */
1742                 clear_local_APIC();
1743                 /*
1744                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1745                  * local APIC to INT and NMI lines.
1746                  */
1747                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1748                                 "enabling APIC mode.\n");
1749                 outb(0x70, 0x22);
1750                 outb(0x01, 0x23);
1751         }
1752 #endif
1753         if (apic->enable_apic_mode)
1754                 apic->enable_apic_mode();
1755 }
1756
1757 /**
1758  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1759  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1760  *
1761  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1762  * APIC is disabled.
1763  */
1764 void disconnect_bsp_APIC(int virt_wire_setup)
1765 {
1766         unsigned int value;
1767
1768 #ifdef CONFIG_X86_32
1769         if (pic_mode) {
1770                 /*
1771                  * Put the board back into PIC mode (has an effect only on
1772                  * certain older boards).  Note that APIC interrupts, including
1773                  * IPIs, won't work beyond this point!  The only exception are
1774                  * INIT IPIs.
1775                  */
1776                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1777                                 "entering PIC mode.\n");
1778                 outb(0x70, 0x22);
1779                 outb(0x00, 0x23);
1780                 return;
1781         }
1782 #endif
1783
1784         /* Go back to Virtual Wire compatibility mode */
1785
1786         /* For the spurious interrupt use vector F, and enable it */
1787         value = apic_read(APIC_SPIV);
1788         value &= ~APIC_VECTOR_MASK;
1789         value |= APIC_SPIV_APIC_ENABLED;
1790         value |= 0xf;
1791         apic_write(APIC_SPIV, value);
1792
1793         if (!virt_wire_setup) {
1794                 /*
1795                  * For LVT0 make it edge triggered, active high,
1796                  * external and enabled
1797                  */
1798                 value = apic_read(APIC_LVT0);
1799                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1800                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1801                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1802                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1803                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1804                 apic_write(APIC_LVT0, value);
1805         } else {
1806                 /* Disable LVT0 */
1807                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1808         }
1809
1810         /*
1811          * For LVT1 make it edge triggered, active high,
1812          * nmi and enabled
1813          */
1814         value = apic_read(APIC_LVT1);
1815         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1816                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1817                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1818         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1819         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1820         apic_write(APIC_LVT1, value);
1821 }
1822
1823 void __cpuinit generic_processor_info(int apicid, int version)
1824 {
1825         int cpu;
1826
1827         /*
1828          * Validate version
1829          */
1830         if (version == 0x0) {
1831                 pr_warning("BIOS bug, APIC version is 0 for CPU#%d! "
1832                            "fixing up to 0x10. (tell your hw vendor)\n",
1833                                 version);
1834                 version = 0x10;
1835         }
1836         apic_version[apicid] = version;
1837
1838         if (num_processors >= nr_cpu_ids) {
1839                 int max = nr_cpu_ids;
1840                 int thiscpu = max + disabled_cpus;
1841
1842                 pr_warning(
1843                         "ACPI: NR_CPUS/possible_cpus limit of %i reached."
1844                         "  Processor %d/0x%x ignored.\n", max, thiscpu, apicid);
1845
1846                 disabled_cpus++;
1847                 return;
1848         }
1849
1850         num_processors++;
1851         cpu = cpumask_next_zero(-1, cpu_present_mask);
1852
1853         if (version != apic_version[boot_cpu_physical_apicid])
1854                 WARN_ONCE(1,
1855                         "ACPI: apic version mismatch, bootcpu: %x cpu %d: %x\n",
1856                         apic_version[boot_cpu_physical_apicid], cpu, version);
1857
1858         physid_set(apicid, phys_cpu_present_map);
1859         if (apicid == boot_cpu_physical_apicid) {
1860                 /*
1861                  * x86_bios_cpu_apicid is required to have processors listed
1862                  * in same order as logical cpu numbers. Hence the first
1863                  * entry is BSP, and so on.
1864                  */
1865                 cpu = 0;
1866         }
1867         if (apicid > max_physical_apicid)
1868                 max_physical_apicid = apicid;
1869
1870 #ifdef CONFIG_X86_32
1871         /*
1872          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1873          * but we need to work other dependencies like SMP_SUSPEND etc
1874          * before this can be done without some confusion.
1875          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1876          *       - Ashok Raj <ashok.raj@intel.com>
1877          */
1878         if (max_physical_apicid >= 8) {
1879                 switch (boot_cpu_data.x86_vendor) {
1880                 case X86_VENDOR_INTEL:
1881                         if (!APIC_XAPIC(version)) {
1882                                 def_to_bigsmp = 0;
1883                                 break;
1884                         }
1885                         /* If P4 and above fall through */
1886                 case X86_VENDOR_AMD:
1887                         def_to_bigsmp = 1;
1888                 }
1889         }
1890 #endif
1891
1892 #if defined(CONFIG_SMP) || defined(CONFIG_X86_64)
1893         early_per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1894         early_per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1895 #endif
1896
1897         set_cpu_possible(cpu, true);
1898         set_cpu_present(cpu, true);
1899 }
1900
1901 int hard_smp_processor_id(void)
1902 {
1903         return read_apic_id();
1904 }
1905
1906 void default_init_apic_ldr(void)
1907 {
1908         unsigned long val;
1909
1910         apic_write(APIC_DFR, APIC_DFR_VALUE);
1911         val = apic_read(APIC_LDR) & ~APIC_LDR_MASK;
1912         val |= SET_APIC_LOGICAL_ID(1UL << smp_processor_id());
1913         apic_write(APIC_LDR, val);
1914 }
1915
1916 #ifdef CONFIG_X86_32
1917 int default_apicid_to_node(int logical_apicid)
1918 {
1919 #ifdef CONFIG_SMP
1920         return apicid_2_node[hard_smp_processor_id()];
1921 #else
1922         return 0;
1923 #endif
1924 }
1925 #endif
1926
1927 /*
1928  * Power management
1929  */
1930 #ifdef CONFIG_PM
1931
1932 static struct {
1933         /*
1934          * 'active' is true if the local APIC was enabled by us and
1935          * not the BIOS; this signifies that we are also responsible
1936          * for disabling it before entering apm/acpi suspend
1937          */
1938         int active;
1939         /* r/w apic fields */
1940         unsigned int apic_id;
1941         unsigned int apic_taskpri;
1942         unsigned int apic_ldr;
1943         unsigned int apic_dfr;
1944         unsigned int apic_spiv;
1945         unsigned int apic_lvtt;
1946         unsigned int apic_lvtpc;
1947         unsigned int apic_lvt0;
1948         unsigned int apic_lvt1;
1949         unsigned int apic_lvterr;
1950         unsigned int apic_tmict;
1951         unsigned int apic_tdcr;
1952         unsigned int apic_thmr;
1953 } apic_pm_state;
1954
1955 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1956 {
1957         unsigned long flags;
1958         int maxlvt;
1959
1960         if (!apic_pm_state.active)
1961                 return 0;
1962
1963         maxlvt = lapic_get_maxlvt();
1964
1965         apic_pm_state.apic_id = apic_read(APIC_ID);
1966         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1967         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1968         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1969         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1970         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1971         if (maxlvt >= 4)
1972                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1973         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1974         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1975         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1976         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1977         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1978 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1979         if (maxlvt >= 5)
1980                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1981 #endif
1982
1983         local_irq_save(flags);
1984         disable_local_APIC();
1985         local_irq_restore(flags);
1986         return 0;
1987 }
1988
1989 static int lapic_resume(struct sys_device *dev)
1990 {
1991         unsigned int l, h;
1992         unsigned long flags;
1993         int maxlvt;
1994
1995         if (!apic_pm_state.active)
1996                 return 0;
1997
1998         maxlvt = lapic_get_maxlvt();
1999
2000         local_irq_save(flags);
2001
2002 #ifdef HAVE_X2APIC
2003         if (x2apic)
2004                 enable_x2apic();
2005         else
2006 #endif
2007         {
2008                 /*
2009                  * Make sure the APICBASE points to the right address
2010                  *
2011                  * FIXME! This will be wrong if we ever support suspend on
2012                  * SMP! We'll need to do this as part of the CPU restore!
2013                  */
2014                 rdmsr(MSR_IA32_APICBASE, l, h);
2015                 l &= ~MSR_IA32_APICBASE_BASE;
2016                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
2017                 wrmsr(MSR_IA32_APICBASE, l, h);
2018         }
2019
2020         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
2021         apic_write(APIC_ID, apic_pm_state.apic_id);
2022         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
2023         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
2024         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
2025         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
2026         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
2027         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
2028 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
2029         if (maxlvt >= 5)
2030                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2031 #endif
2032         if (maxlvt >= 4)
2033                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2034         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2035         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2036         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2037         apic_write(APIC_ESR, 0);
2038         apic_read(APIC_ESR);
2039         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2040         apic_write(APIC_ESR, 0);
2041         apic_read(APIC_ESR);
2042
2043         local_irq_restore(flags);
2044
2045         return 0;
2046 }
2047
2048 /*
2049  * This device has no shutdown method - fully functioning local APICs
2050  * are needed on every CPU up until machine_halt/restart/poweroff.
2051  */
2052
2053 static struct sysdev_class lapic_sysclass = {
2054         .name           = "lapic",
2055         .resume         = lapic_resume,
2056         .suspend        = lapic_suspend,
2057 };
2058
2059 static struct sys_device device_lapic = {
2060         .id     = 0,
2061         .cls    = &lapic_sysclass,
2062 };
2063
2064 static void __cpuinit apic_pm_activate(void)
2065 {
2066         apic_pm_state.active = 1;
2067 }
2068
2069 static int __init init_lapic_sysfs(void)
2070 {
2071         int error;
2072
2073         if (!cpu_has_apic)
2074                 return 0;
2075         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2076
2077         error = sysdev_class_register(&lapic_sysclass);
2078         if (!error)
2079                 error = sysdev_register(&device_lapic);
2080         return error;
2081 }
2082 device_initcall(init_lapic_sysfs);
2083
2084 #else   /* CONFIG_PM */
2085
2086 static void apic_pm_activate(void) { }
2087
2088 #endif  /* CONFIG_PM */
2089
2090 #ifdef CONFIG_X86_64
2091 /*
2092  * apic_is_clustered_box() -- Check if we can expect good TSC
2093  *
2094  * Thus far, the major user of this is IBM's Summit2 series:
2095  *
2096  * Clustered boxes may have unsynced TSC problems if they are
2097  * multi-chassis. Use available data to take a good guess.
2098  * If in doubt, go HPET.
2099  */
2100 __cpuinit int apic_is_clustered_box(void)
2101 {
2102         int i, clusters, zeros;
2103         unsigned id;
2104         u16 *bios_cpu_apicid;
2105         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
2106
2107         /*
2108          * there is not this kind of box with AMD CPU yet.
2109          * Some AMD box with quadcore cpu and 8 sockets apicid
2110          * will be [4, 0x23] or [8, 0x27] could be thought to
2111          * vsmp box still need checking...
2112          */
2113         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
2114                 return 0;
2115
2116         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
2117         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
2118
2119         for (i = 0; i < nr_cpu_ids; i++) {
2120                 /* are we being called early in kernel startup? */
2121                 if (bios_cpu_apicid) {
2122                         id = bios_cpu_apicid[i];
2123                 } else if (i < nr_cpu_ids) {
2124                         if (cpu_present(i))
2125                                 id = per_cpu(x86_bios_cpu_apicid, i);
2126                         else
2127                                 continue;
2128                 } else
2129                         break;
2130
2131                 if (id != BAD_APICID)
2132                         __set_bit(APIC_CLUSTERID(id), clustermap);
2133         }
2134
2135         /* Problem:  Partially populated chassis may not have CPUs in some of
2136          * the APIC clusters they have been allocated.  Only present CPUs have
2137          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
2138          * Since clusters are allocated sequentially, count zeros only if
2139          * they are bounded by ones.
2140          */
2141         clusters = 0;
2142         zeros = 0;
2143         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
2144                 if (test_bit(i, clustermap)) {
2145                         clusters += 1 + zeros;
2146                         zeros = 0;
2147                 } else
2148                         ++zeros;
2149         }
2150
2151         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
2152          * not guaranteed to be synced between boards
2153          */
2154         if (is_vsmp_box() && clusters > 1)
2155                 return 1;
2156
2157         /*
2158          * If clusters > 2, then should be multi-chassis.
2159          * May have to revisit this when multi-core + hyperthreaded CPUs come
2160          * out, but AFAIK this will work even for them.
2161          */
2162         return (clusters > 2);
2163 }
2164 #endif
2165
2166 /*
2167  * APIC command line parameters
2168  */
2169 static int __init setup_disableapic(char *arg)
2170 {
2171         disable_apic = 1;
2172         setup_clear_cpu_cap(X86_FEATURE_APIC);
2173         return 0;
2174 }
2175 early_param("disableapic", setup_disableapic);
2176
2177 /* same as disableapic, for compatibility */
2178 static int __init setup_nolapic(char *arg)
2179 {
2180         return setup_disableapic(arg);
2181 }
2182 early_param("nolapic", setup_nolapic);
2183
2184 static int __init parse_lapic_timer_c2_ok(char *arg)
2185 {
2186         local_apic_timer_c2_ok = 1;
2187         return 0;
2188 }
2189 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2190
2191 static int __init parse_disable_apic_timer(char *arg)
2192 {
2193         disable_apic_timer = 1;
2194         return 0;
2195 }
2196 early_param("noapictimer", parse_disable_apic_timer);
2197
2198 static int __init parse_nolapic_timer(char *arg)
2199 {
2200         disable_apic_timer = 1;
2201         return 0;
2202 }
2203 early_param("nolapic_timer", parse_nolapic_timer);
2204
2205 static int __init apic_set_verbosity(char *arg)
2206 {
2207         if (!arg)  {
2208 #ifdef CONFIG_X86_64
2209                 skip_ioapic_setup = 0;
2210                 return 0;
2211 #endif
2212                 return -EINVAL;
2213         }
2214
2215         if (strcmp("debug", arg) == 0)
2216                 apic_verbosity = APIC_DEBUG;
2217         else if (strcmp("verbose", arg) == 0)
2218                 apic_verbosity = APIC_VERBOSE;
2219         else {
2220                 pr_warning("APIC Verbosity level %s not recognised"
2221                         " use apic=verbose or apic=debug\n", arg);
2222                 return -EINVAL;
2223         }
2224
2225         return 0;
2226 }
2227 early_param("apic", apic_set_verbosity);
2228
2229 static int __init lapic_insert_resource(void)
2230 {
2231         if (!apic_phys)
2232                 return -1;
2233
2234         /* Put local APIC into the resource map. */
2235         lapic_resource.start = apic_phys;
2236         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2237         insert_resource(&iomem_resource, &lapic_resource);
2238
2239         return 0;
2240 }
2241
2242 /*
2243  * need call insert after e820_reserve_resources()
2244  * that is using request_resource
2245  */
2246 late_initcall(lapic_insert_resource);