arch/x86/kernel/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000, 2009 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/kernel_stat.h>
  18 #include <linux/mc146818rtc.h>
  19 #include <linux/acpi_pmtmr.h>
  20 #include <linux/clockchips.h>
  21 #include <linux/interrupt.h>
  22 #include <linux/bootmem.h>
  23 #include <linux/ftrace.h>
  24 #include <linux/ioport.h>
  25 #include <linux/module.h>
  26 #include <linux/sysdev.h>
  27 #include <linux/delay.h>
  28 #include <linux/timex.h>
  29 #include <linux/dmar.h>
  30 #include <linux/init.h>
  31 #include <linux/cpu.h>
  32 #include <linux/dmi.h>
  33 #include <linux/nmi.h>
  34 #include <linux/smp.h>
  35 #include <linux/mm.h>
  36
  37 #include <asm/arch_hooks.h>
  38 #include <asm/pgalloc.h>
  39 #include <asm/genapic.h>
  40 #include <asm/atomic.h>
  41 #include <asm/mpspec.h>
  42 #include <asm/i8253.h>
  43 #include <asm/i8259.h>
  44 #include <asm/proto.h>
  45 #include <asm/apic.h>
  46 #include <asm/desc.h>
  47 #include <asm/hpet.h>
  48 #include <asm/idle.h>
  49 #include <asm/mtrr.h>
  50 #include <asm/smp.h>
  51
  52 unsigned int num_processors;
  53
  54 unsigned disabled_cpus __cpuinitdata;
  55
  56 /* Processor that is doing the boot up */
  57 unsigned int boot_cpu_physical_apicid = -1U;
  58
  59 /*
  60  * The highest APIC ID seen during enumeration.
  61  *
  62  * This determines the messaging protocol we can use: if all APIC IDs
  63  * are in the 0 ... 7 range, then we can use logical addressing which
  64  * has some performance advantages (better broadcasting).
  65  *
  66  * If there's an APIC ID above 8, we use physical addressing.
  67  */
  68 unsigned int max_physical_apicid;
  69
  70 /*
  71  * Bitmask of physically existing CPUs:
  72  */
  73 physid_mask_t phys_cpu_present_map;
  74
  75 /*
  76  * Map cpu index to physical APIC ID
  77  */
  78 DEFINE_EARLY_PER_CPU(u16, x86_cpu_to_apicid, BAD_APICID);
  79 DEFINE_EARLY_PER_CPU(u16, x86_bios_cpu_apicid, BAD_APICID);
  80 EXPORT_EARLY_PER_CPU_SYMBOL(x86_cpu_to_apicid);
  81 EXPORT_EARLY_PER_CPU_SYMBOL(x86_bios_cpu_apicid);
  82
  83 #ifdef CONFIG_X86_32
  84 /*
  85  * Knob to control our willingness to enable the local APIC.
  86  *
  87  * +1=force-enable
  88  */
  89 static int force_enable_local_apic;
  90 /*
  91  * APIC command line parameters
  92  */
  93 static int __init parse_lapic(char *arg)
  94 {
  95         force_enable_local_apic = 1;
  96         return 0;
  97 }
  98 early_param("lapic", parse_lapic);
  99 /* Local APIC was disabled by the BIOS and enabled by the kernel */
 100 static int enabled_via_apicbase;
 101
 102 #endif
 103
 104 #ifdef CONFIG_X86_64
 105 static int apic_calibrate_pmtmr __initdata;
 106 static __init int setup_apicpmtimer(char *s)
 107 {
 108         apic_calibrate_pmtmr = 1;
 109         notsc_setup(NULL);
 110         return 0;
 111 }
 112 __setup("apicpmtimer", setup_apicpmtimer);
 113 #endif
 114
 115 #ifdef CONFIG_X86_64
 116 #define HAVE_X2APIC
 117 #endif
 118
 119 #ifdef HAVE_X2APIC
 120 int x2apic;
 121 /* x2apic enabled before OS handover */
 122 static int x2apic_preenabled;
 123 static int disable_x2apic;
 124 static __init int setup_nox2apic(char *str)
 125 {
 126         disable_x2apic = 1;
 127         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
 128         return 0;
 129 }
 130 early_param("nox2apic", setup_nox2apic);
 131 #endif
 132
 133 unsigned long mp_lapic_addr;
 134 int disable_apic;
 135 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 136 static int disable_apic_timer __cpuinitdata;
 137 /* Local APIC timer works in C2 */
 138 int local_apic_timer_c2_ok;
 139 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 140
 141 int first_system_vector = 0xfe;
 142
 143 /*
 144  * Debug level, exported for io_apic.c
 145  */
 146 unsigned int apic_verbosity;
 147
 148 int pic_mode;
 149
 150 /* Have we found an MP table */
 151 int smp_found_config;
 152
 153 static struct resource lapic_resource = {
 154         .name = "Local APIC",
 155         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 156 };
 157
 158 static unsigned int calibration_result;
 159
 160 static int lapic_next_event(unsigned long delta,
 161                             struct clock_event_device *evt);
 162 static void lapic_timer_setup(enum clock_event_mode mode,
 163                               struct clock_event_device *evt);
 164 static void lapic_timer_broadcast(const struct cpumask *mask);
 165 static void apic_pm_activate(void);
 166
 167 /*
 168  * The local apic timer can be used for any function which is CPU local.
 169  */
 170 static struct clock_event_device lapic_clockevent = {
 171         .name           = "lapic",
 172         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 173                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 174         .shift          = 32,
 175         .set_mode       = lapic_timer_setup,
 176         .set_next_event = lapic_next_event,
 177         .broadcast      = lapic_timer_broadcast,
 178         .rating         = 100,
 179         .irq            = -1,
 180 };
 181 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 182
 183 static unsigned long apic_phys;
 184
 185 /*
 186  * Get the LAPIC version
 187  */
 188 static inline int lapic_get_version(void)
 189 {
 190         return GET_APIC_VERSION(apic_read(APIC_LVR));
 191 }
 192
 193 /*
 194  * Check, if the APIC is integrated or a separate chip
 195  */
 196 static inline int lapic_is_integrated(void)
 197 {
 198 #ifdef CONFIG_X86_64
 199         return 1;
 200 #else
 201         return APIC_INTEGRATED(lapic_get_version());
 202 #endif
 203 }
 204
 205 /*
 206  * Check, whether this is a modern or a first generation APIC
 207  */
 208 static int modern_apic(void)
 209 {
 210         /* AMD systems use old APIC versions, so check the CPU */
 211         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 212             boot_cpu_data.x86 >= 0xf)
 213                 return 1;
 214         return lapic_get_version() >= 0x14;
 215 }
 216
 217 /*
 218  * Paravirt kernels also might be using these below ops. So we still
 219  * use generic apic_read()/apic_write(), which might be pointing to different
 220  * ops in PARAVIRT case.
 221  */
 222 void xapic_wait_icr_idle(void)
 223 {
 224         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 225                 cpu_relax();
 226 }
 227
 228 u32 safe_xapic_wait_icr_idle(void)
 229 {
 230         u32 send_status;
 231         int timeout;
 232
 233         timeout = 0;
 234         do {
 235                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 236                 if (!send_status)
 237                         break;
 238                 udelay(100);
 239         } while (timeout++ < 1000);
 240
 241         return send_status;
 242 }
 243
 244 void xapic_icr_write(u32 low, u32 id)
 245 {
 246         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 247         apic_write(APIC_ICR, low);
 248 }
 249
 250 static u64 xapic_icr_read(void)
 251 {
 252         u32 icr1, icr2;
 253
 254         icr2 = apic_read(APIC_ICR2);
 255         icr1 = apic_read(APIC_ICR);
 256
 257         return icr1 | ((u64)icr2 << 32);
 258 }
 259
 260 static struct apic_ops xapic_ops = {
 261         .read = native_apic_mem_read,
 262         .write = native_apic_mem_write,
 263         .icr_read = xapic_icr_read,
 264         .icr_write = xapic_icr_write,
 265         .wait_icr_idle = xapic_wait_icr_idle,
 266         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 267 };
 268
 269 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 270 EXPORT_SYMBOL_GPL(apic_ops);
 271
 272 #ifdef HAVE_X2APIC
 273 static void x2apic_wait_icr_idle(void)
 274 {
 275         /* no need to wait for icr idle in x2apic */
 276         return;
 277 }
 278
 279 static u32 safe_x2apic_wait_icr_idle(void)
 280 {
 281         /* no need to wait for icr idle in x2apic */
 282         return 0;
 283 }
 284
 285 void x2apic_icr_write(u32 low, u32 id)
 286 {
 287         wrmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), ((__u64) id) << 32 | low);
 288 }
 289
 290 static u64 x2apic_icr_read(void)
 291 {
 292         unsigned long val;
 293
 294         rdmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), val);
 295         return val;
 296 }
 297
 298 static struct apic_ops x2apic_ops = {
 299         .read = native_apic_msr_read,
 300         .write = native_apic_msr_write,
 301         .icr_read = x2apic_icr_read,
 302         .icr_write = x2apic_icr_write,
 303         .wait_icr_idle = x2apic_wait_icr_idle,
 304         .safe_wait_icr_idle = safe_x2apic_wait_icr_idle,
 305 };
 306 #endif
 307
 308 /**
 309  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 310  */
 311 void __cpuinit enable_NMI_through_LVT0(void)
 312 {
 313         unsigned int v;
 314
 315         /* unmask and set to NMI */
 316         v = APIC_DM_NMI;
 317
 318         /* Level triggered for 82489DX (32bit mode) */
 319         if (!lapic_is_integrated())
 320                 v |= APIC_LVT_LEVEL_TRIGGER;
 321
 322         apic_write(APIC_LVT0, v);
 323 }
 324
 325 #ifdef CONFIG_X86_32
 326 /**
 327  * get_physical_broadcast - Get number of physical broadcast IDs
 328  */
 329 int get_physical_broadcast(void)
 330 {
 331         return modern_apic() ? 0xff : 0xf;
 332 }
 333 #endif
 334
 335 /**
 336  * lapic_get_maxlvt - get the maximum number of local vector table entries
 337  */
 338 int lapic_get_maxlvt(void)
 339 {
 340         unsigned int v;
 341
 342         v = apic_read(APIC_LVR);
 343         /*
 344          * - we always have APIC integrated on 64bit mode
 345          * - 82489DXs do not report # of LVT entries
 346          */
 347         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 348 }
 349
 350 /*
 351  * Local APIC timer
 352  */
 353
 354 /* Clock divisor */
 355 #define APIC_DIVISOR 16
 356
 357 /*
 358  * This function sets up the local APIC timer, with a timeout of
 359  * 'clocks' APIC bus clock. During calibration we actually call
 360  * this function twice on the boot CPU, once with a bogus timeout
 361  * value, second time for real. The other (noncalibrating) CPUs
 362  * call this function only once, with the real, calibrated value.
 363  *
 364  * We do reads before writes even if unnecessary, to get around the
 365  * P5 APIC double write bug.
 366  */
 367 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 368 {
 369         unsigned int lvtt_value, tmp_value;
 370
 371         lvtt_value = LOCAL_TIMER_VECTOR;
 372         if (!oneshot)
 373                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 374         if (!lapic_is_integrated())
 375                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 376
 377         if (!irqen)
 378                 lvtt_value |= APIC_LVT_MASKED;
 379
 380         apic_write(APIC_LVTT, lvtt_value);
 381
 382         /*
 383          * Divide PICLK by 16
 384          */
 385         tmp_value = apic_read(APIC_TDCR);
 386         apic_write(APIC_TDCR,
 387                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 388                 APIC_TDR_DIV_16);
 389
 390         if (!oneshot)
 391                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 392 }
 393
 394 /*
 395  * Setup extended LVT, AMD specific (K8, family 10h)
 396  *
 397  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 398  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 399  *
 400  * If mask=1, the LVT entry does not generate interrupts while mask=0
 401  * enables the vector. See also the BKDGs.
 402  */
 403
 404 #define APIC_EILVT_LVTOFF_MCE 0
 405 #define APIC_EILVT_LVTOFF_IBS 1
 406
 407 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 408 {
 409         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 410         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 411
 412         apic_write(reg, v);
 413 }
 414
 415 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 416 {
 417         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 418         return APIC_EILVT_LVTOFF_MCE;
 419 }
 420
 421 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 422 {
 423         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 424         return APIC_EILVT_LVTOFF_IBS;
 425 }
 426 EXPORT_SYMBOL_GPL(setup_APIC_eilvt_ibs);
 427
 428 /*
 429  * Program the next event, relative to now
 430  */
 431 static int lapic_next_event(unsigned long delta,
 432                             struct clock_event_device *evt)
 433 {
 434         apic_write(APIC_TMICT, delta);
 435         return 0;
 436 }
 437
 438 /*
 439  * Setup the lapic timer in periodic or oneshot mode
 440  */
 441 static void lapic_timer_setup(enum clock_event_mode mode,
 442                               struct clock_event_device *evt)
 443 {
 444         unsigned long flags;
 445         unsigned int v;
 446
 447         /* Lapic used as dummy for broadcast ? */
 448         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 449                 return;
 450
 451         local_irq_save(flags);
 452
 453         switch (mode) {
 454         case CLOCK_EVT_MODE_PERIODIC:
 455         case CLOCK_EVT_MODE_ONESHOT:
 456                 __setup_APIC_LVTT(calibration_result,
 457                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 458                 break;
 459         case CLOCK_EVT_MODE_UNUSED:
 460         case CLOCK_EVT_MODE_SHUTDOWN:
 461                 v = apic_read(APIC_LVTT);
 462                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 463                 apic_write(APIC_LVTT, v);
 464                 apic_write(APIC_TMICT, 0xffffffff);
 465                 break;
 466         case CLOCK_EVT_MODE_RESUME:
 467                 /* Nothing to do here */
 468                 break;
 469         }
 470
 471         local_irq_restore(flags);
 472 }
 473
 474 /*
 475  * Local APIC timer broadcast function
 476  */
 477 static void lapic_timer_broadcast(const struct cpumask *mask)
 478 {
 479 #ifdef CONFIG_SMP
 480         apic->send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 481 #endif
 482 }
 483
 484 /*
 485  * Setup the local APIC timer for this CPU. Copy the initilized values
 486  * of the boot CPU and register the clock event in the framework.
 487  */
 488 static void __cpuinit setup_APIC_timer(void)
 489 {
 490         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 491
 492         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 493         levt->cpumask = cpumask_of(smp_processor_id());
 494
 495         clockevents_register_device(levt);
 496 }
 497
 498 /*
 499  * In this functions we calibrate APIC bus clocks to the external timer.
 500  *
 501  * We want to do the calibration only once since we want to have local timer
 502  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 503  * frequency.
 504  *
 505  * This was previously done by reading the PIT/HPET and waiting for a wrap
 506  * around to find out, that a tick has elapsed. I have a box, where the PIT
 507  * readout is broken, so it never gets out of the wait loop again. This was
 508  * also reported by others.
 509  *
 510  * Monitoring the jiffies value is inaccurate and the clockevents
 511  * infrastructure allows us to do a simple substitution of the interrupt
 512  * handler.
 513  *
 514  * The calibration routine also uses the pm_timer when possible, as the PIT
 515  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 516  * back to normal later in the boot process).
 517  */
 518
 519 #define LAPIC_CAL_LOOPS         (HZ/10)
 520
 521 static __initdata int lapic_cal_loops = -1;
 522 static __initdata long lapic_cal_t1, lapic_cal_t2;
 523 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 524 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 525 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 526
 527 /*
 528  * Temporary interrupt handler.
 529  */
 530 static void __init lapic_cal_handler(struct clock_event_device *dev)
 531 {
 532         unsigned long long tsc = 0;
 533         long tapic = apic_read(APIC_TMCCT);
 534         unsigned long pm = acpi_pm_read_early();
 535
 536         if (cpu_has_tsc)
 537                 rdtscll(tsc);
 538
 539         switch (lapic_cal_loops++) {
 540         case 0:
 541                 lapic_cal_t1 = tapic;
 542                 lapic_cal_tsc1 = tsc;
 543                 lapic_cal_pm1 = pm;
 544                 lapic_cal_j1 = jiffies;
 545                 break;
 546
 547         case LAPIC_CAL_LOOPS:
 548                 lapic_cal_t2 = tapic;
 549                 lapic_cal_tsc2 = tsc;
 550                 if (pm < lapic_cal_pm1)
 551                         pm += ACPI_PM_OVRRUN;
 552                 lapic_cal_pm2 = pm;
 553                 lapic_cal_j2 = jiffies;
 554                 break;
 555         }
 556 }
 557
 558 static int __init calibrate_by_pmtimer(long deltapm, long *delta)
 559 {
 560         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
 561         const long pm_thresh = pm_100ms / 100;
 562         unsigned long mult;
 563         u64 res;
 564
 565 #ifndef CONFIG_X86_PM_TIMER
 566         return -1;
 567 #endif
 568
 569         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 570
 571         /* Check, if the PM timer is available */
 572         if (!deltapm)
 573                 return -1;
 574
 575         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 576
 577         if (deltapm > (pm_100ms - pm_thresh) &&
 578             deltapm < (pm_100ms + pm_thresh)) {
 579                 apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 580         } else {
 581                 res = (((u64)deltapm) *  mult) >> 22;
 582                 do_div(res, 1000000);
 583                 pr_warning("APIC calibration not consistent "
 584                         "with PM Timer: %ldms instead of 100ms\n",
 585                         (long)res);
 586                 /* Correct the lapic counter value */
 587                 res = (((u64)(*delta)) * pm_100ms);
 588                 do_div(res, deltapm);
 589                 pr_info("APIC delta adjusted to PM-Timer: "
 590                         "%lu (%ld)\n", (unsigned long)res, *delta);
 591                 *delta = (long)res;
 592         }
 593
 594         return 0;
 595 }
 596
 597 static int __init calibrate_APIC_clock(void)
 598 {
 599         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 600         void (*real_handler)(struct clock_event_device *dev);
 601         unsigned long deltaj;
 602         long delta;
 603         int pm_referenced = 0;
 604
 605         local_irq_disable();
 606
 607         /* Replace the global interrupt handler */
 608         real_handler = global_clock_event->event_handler;
 609         global_clock_event->event_handler = lapic_cal_handler;
 610
 611         /*
 612          * Setup the APIC counter to maximum. There is no way the lapic
 613          * can underflow in the 100ms detection time frame
 614          */
 615         __setup_APIC_LVTT(0xffffffff, 0, 0);
 616
 617         /* Let the interrupts run */
 618         local_irq_enable();
 619
 620         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 621                 cpu_relax();
 622
 623         local_irq_disable();
 624
 625         /* Restore the real event handler */
 626         global_clock_event->event_handler = real_handler;
 627
 628         /* Build delta t1-t2 as apic timer counts down */
 629         delta = lapic_cal_t1 - lapic_cal_t2;
 630         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 631
 632         /* we trust the PM based calibration if possible */
 633         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
 634                                         &delta);
 635
 636         /* Calculate the scaled math multiplication factor */
 637         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 638                                        lapic_clockevent.shift);
 639         lapic_clockevent.max_delta_ns =
 640                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 641         lapic_clockevent.min_delta_ns =
 642                 clockevent_delta2ns(0xF, &lapic_clockevent);
 643
 644         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 645
 646         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 647         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 648         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 649                     calibration_result);
 650
 651         if (cpu_has_tsc) {
 652                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 653                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 654                             "%ld.%04ld MHz.\n",
 655                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 656                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 657         }
 658
 659         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 660                     "%u.%04u MHz.\n",
 661                     calibration_result / (1000000 / HZ),
 662                     calibration_result % (1000000 / HZ));
 663
 664         /*
 665          * Do a sanity check on the APIC calibration result
 666          */
 667         if (calibration_result < (1000000 / HZ)) {
 668                 local_irq_enable();
 669                 pr_warning("APIC frequency too slow, disabling apic timer\n");
 670                 return -1;
 671         }
 672
 673         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 674
 675         /*
 676          * PM timer calibration failed or not turned on
 677          * so lets try APIC timer based calibration
 678          */
 679         if (!pm_referenced) {
 680                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 681
 682                 /*
 683                  * Setup the apic timer manually
 684                  */
 685                 levt->event_handler = lapic_cal_handler;
 686                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 687                 lapic_cal_loops = -1;
 688
 689                 /* Let the interrupts run */
 690                 local_irq_enable();
 691
 692                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 693                         cpu_relax();
 694
 695                 /* Stop the lapic timer */
 696                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 697
 698                 /* Jiffies delta */
 699                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 700                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 701
 702                 /* Check, if the jiffies result is consistent */
 703                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 704                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 705                 else
 706                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 707         } else
 708                 local_irq_enable();
 709
 710         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 711                 pr_warning("APIC timer disabled due to verification failure\n");
 712                         return -1;
 713         }
 714
 715         return 0;
 716 }
 717
 718 /*
 719  * Setup the boot APIC
 720  *
 721  * Calibrate and verify the result.
 722  */
 723 void __init setup_boot_APIC_clock(void)
 724 {
 725         /*
 726          * The local apic timer can be disabled via the kernel
 727          * commandline or from the CPU detection code. Register the lapic
 728          * timer as a dummy clock event source on SMP systems, so the
 729          * broadcast mechanism is used. On UP systems simply ignore it.
 730          */
 731         if (disable_apic_timer) {
 732                 pr_info("Disabling APIC timer\n");
 733                 /* No broadcast on UP ! */
 734                 if (num_possible_cpus() > 1) {
 735                         lapic_clockevent.mult = 1;
 736                         setup_APIC_timer();
 737                 }
 738                 return;
 739         }
 740
 741         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 742                     "calibrating APIC timer ...\n");
 743
 744         if (calibrate_APIC_clock()) {
 745                 /* No broadcast on UP ! */
 746                 if (num_possible_cpus() > 1)
 747                         setup_APIC_timer();
 748                 return;
 749         }
 750
 751         /*
 752          * If nmi_watchdog is set to IO_APIC, we need the
 753          * PIT/HPET going.  Otherwise register lapic as a dummy
 754          * device.
 755          */
 756         if (nmi_watchdog != NMI_IO_APIC)
 757                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 758         else
 759                 pr_warning("APIC timer registered as dummy,"
 760                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 761
 762         /* Setup the lapic or request the broadcast */
 763         setup_APIC_timer();
 764 }
 765
 766 void __cpuinit setup_secondary_APIC_clock(void)
 767 {
 768         setup_APIC_timer();
 769 }
 770
 771 /*
 772  * The guts of the apic timer interrupt
 773  */
 774 static void local_apic_timer_interrupt(void)
 775 {
 776         int cpu = smp_processor_id();
 777         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 778
 779         /*
 780          * Normally we should not be here till LAPIC has been initialized but
 781          * in some cases like kdump, its possible that there is a pending LAPIC
 782          * timer interrupt from previous kernel's context and is delivered in
 783          * new kernel the moment interrupts are enabled.
 784          *
 785          * Interrupts are enabled early and LAPIC is setup much later, hence
 786          * its possible that when we get here evt->event_handler is NULL.
 787          * Check for event_handler being NULL and discard the interrupt as
 788          * spurious.
 789          */
 790         if (!evt->event_handler) {
 791                 pr_warning("Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 792                 /* Switch it off */
 793                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 794                 return;
 795         }
 796
 797         /*
 798          * the NMI deadlock-detector uses this.
 799          */
 800         inc_irq_stat(apic_timer_irqs);
 801
 802         evt->event_handler(evt);
 803 }
 804
 805 /*
 806  * Local APIC timer interrupt. This is the most natural way for doing
 807  * local interrupts, but local timer interrupts can be emulated by
 808  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 809  *
 810  * [ if a single-CPU system runs an SMP kernel then we call the local
 811  *   interrupt as well. Thus we cannot inline the local irq ... ]
 812  */
 813 void __irq_entry smp_apic_timer_interrupt(struct pt_regs *regs)
 814 {
 815         struct pt_regs *old_regs = set_irq_regs(regs);
 816
 817         /*
 818          * NOTE! We'd better ACK the irq immediately,
 819          * because timer handling can be slow.
 820          */
 821         ack_APIC_irq();
 822         /*
 823          * update_process_times() expects us to have done irq_enter().
 824          * Besides, if we don't timer interrupts ignore the global
 825          * interrupt lock, which is the WrongThing (tm) to do.
 826          */
 827         exit_idle();
 828         irq_enter();
 829         local_apic_timer_interrupt();
 830         irq_exit();
 831
 832         set_irq_regs(old_regs);
 833 }
 834
 835 int setup_profiling_timer(unsigned int multiplier)
 836 {
 837         return -EINVAL;
 838 }
 839
 840 /*
 841  * Local APIC start and shutdown
 842  */
 843
 844 /**
 845  * clear_local_APIC - shutdown the local APIC
 846  *
 847  * This is called, when a CPU is disabled and before rebooting, so the state of
 848  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 849  * leftovers during boot.
 850  */
 851 void clear_local_APIC(void)
 852 {
 853         int maxlvt;
 854         u32 v;
 855
 856         /* APIC hasn't been mapped yet */
 857         if (!apic_phys)
 858                 return;
 859
 860         maxlvt = lapic_get_maxlvt();
 861         /*
 862          * Masking an LVT entry can trigger a local APIC error
 863          * if the vector is zero. Mask LVTERR first to prevent this.
 864          */
 865         if (maxlvt >= 3) {
 866                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 867                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 868         }
 869         /*
 870          * Careful: we have to set masks only first to deassert
 871          * any level-triggered sources.
 872          */
 873         v = apic_read(APIC_LVTT);
 874         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 875         v = apic_read(APIC_LVT0);
 876         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 877         v = apic_read(APIC_LVT1);
 878         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 879         if (maxlvt >= 4) {
 880                 v = apic_read(APIC_LVTPC);
 881                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 882         }
 883
 884         /* lets not touch this if we didn't frob it */
 885 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(X86_MCE_INTEL)
 886         if (maxlvt >= 5) {
 887                 v = apic_read(APIC_LVTTHMR);
 888                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 889         }
 890 #endif
 891         /*
 892          * Clean APIC state for other OSs:
 893          */
 894         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 895         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 896         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 897         if (maxlvt >= 3)
 898                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 899         if (maxlvt >= 4)
 900                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 901
 902         /* Integrated APIC (!82489DX) ? */
 903         if (lapic_is_integrated()) {
 904                 if (maxlvt > 3)
 905                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 906                         apic_write(APIC_ESR, 0);
 907                 apic_read(APIC_ESR);
 908         }
 909 }
 910
 911 /**
 912  * disable_local_APIC - clear and disable the local APIC
 913  */
 914 void disable_local_APIC(void)
 915 {
 916         unsigned int value;
 917
 918         /* APIC hasn't been mapped yet */
 919         if (!apic_phys)
 920                 return;
 921
 922         clear_local_APIC();
 923
 924         /*
 925          * Disable APIC (implies clearing of registers
 926          * for 82489DX!).
 927          */
 928         value = apic_read(APIC_SPIV);
 929         value &= ~APIC_SPIV_APIC_ENABLED;
 930         apic_write(APIC_SPIV, value);
 931
 932 #ifdef CONFIG_X86_32
 933         /*
 934          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 935          * restore the disabled state.
 936          */
 937         if (enabled_via_apicbase) {
 938                 unsigned int l, h;
 939
 940                 rdmsr(MSR_IA32_APICBASE, l, h);
 941                 l &= ~MSR_IA32_APICBASE_ENABLE;
 942                 wrmsr(MSR_IA32_APICBASE, l, h);
 943         }
 944 #endif
 945 }
 946
 947 /*
 948  * If Linux enabled the LAPIC against the BIOS default disable it down before
 949  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 950  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 951  * for the case where Linux didn't enable the LAPIC.
 952  */
 953 void lapic_shutdown(void)
 954 {
 955         unsigned long flags;
 956
 957         if (!cpu_has_apic)
 958                 return;
 959
 960         local_irq_save(flags);
 961
 962 #ifdef CONFIG_X86_32
 963         if (!enabled_via_apicbase)
 964                 clear_local_APIC();
 965         else
 966 #endif
 967                 disable_local_APIC();
 968
 969
 970         local_irq_restore(flags);
 971 }
 972
 973 /*
 974  * This is to verify that we're looking at a real local APIC.
 975  * Check these against your board if the CPUs aren't getting
 976  * started for no apparent reason.
 977  */
 978 int __init verify_local_APIC(void)
 979 {
 980         unsigned int reg0, reg1;
 981
 982         /*
 983          * The version register is read-only in a real APIC.
 984          */
 985         reg0 = apic_read(APIC_LVR);
 986         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 987         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 988         reg1 = apic_read(APIC_LVR);
 989         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 990
 991         /*
 992          * The two version reads above should print the same
 993          * numbers.  If the second one is different, then we
 994          * poke at a non-APIC.
 995          */
 996         if (reg1 != reg0)
 997                 return 0;
 998
 999         /*
1000          * Check if the version looks reasonably.
1001          */
1002         reg1 = GET_APIC_VERSION(reg0);
1003         if (reg1 == 0x00 || reg1 == 0xff)
1004                 return 0;
1005         reg1 = lapic_get_maxlvt();
1006         if (reg1 < 0x02 || reg1 == 0xff)
1007                 return 0;
1008
1009         /*
1010          * The ID register is read/write in a real APIC.
1011          */
1012         reg0 = apic_read(APIC_ID);
1013         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
1014         apic_write(APIC_ID, reg0 ^ apic->apic_id_mask);
1015         reg1 = apic_read(APIC_ID);
1016         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
1017         apic_write(APIC_ID, reg0);
1018         if (reg1 != (reg0 ^ apic->apic_id_mask))
1019                 return 0;
1020
1021         /*
1022          * The next two are just to see if we have sane values.
1023          * They're only really relevant if we're in Virtual Wire
1024          * compatibility mode, but most boxes are anymore.
1025          */
1026         reg0 = apic_read(APIC_LVT0);
1027         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
1028         reg1 = apic_read(APIC_LVT1);
1029         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
1030
1031         return 1;
1032 }
1033
1034 /**
1035  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1036  */
1037 void __init sync_Arb_IDs(void)
1038 {
1039         /*
1040          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1041          * needed on AMD.
1042          */
1043         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1044                 return;
1045
1046         /*
1047          * Wait for idle.
1048          */
1049         apic_wait_icr_idle();
1050
1051         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1052         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1053                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1054 }
1055
1056 /*
1057  * An initial setup of the virtual wire mode.
1058  */
1059 void __init init_bsp_APIC(void)
1060 {
1061         unsigned int value;
1062
1063         /*
1064          * Don't do the setup now if we have a SMP BIOS as the
1065          * through-I/O-APIC virtual wire mode might be active.
1066          */
1067         if (smp_found_config || !cpu_has_apic)
1068                 return;
1069
1070         /*
1071          * Do not trust the local APIC being empty at bootup.
1072          */
1073         clear_local_APIC();
1074
1075         /*
1076          * Enable APIC.
1077          */
1078         value = apic_read(APIC_SPIV);
1079         value &= ~APIC_VECTOR_MASK;
1080         value |= APIC_SPIV_APIC_ENABLED;
1081
1082 #ifdef CONFIG_X86_32
1083         /* This bit is reserved on P4/Xeon and should be cleared */
1084         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1085             (boot_cpu_data.x86 == 15))
1086                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1087         else
1088 #endif
1089                 value |= APIC_SPIV_FOCUS_DISABLED;
1090         value |= SPURIOUS_APIC_VECTOR;
1091         apic_write(APIC_SPIV, value);
1092
1093         /*
1094          * Set up the virtual wire mode.
1095          */
1096         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1097         value = APIC_DM_NMI;
1098         if (!lapic_is_integrated())             /* 82489DX */
1099                 value |= APIC_LVT_LEVEL_TRIGGER;
1100         apic_write(APIC_LVT1, value);
1101 }
1102
1103 static void __cpuinit lapic_setup_esr(void)
1104 {
1105         unsigned int oldvalue, value, maxlvt;
1106
1107         if (!lapic_is_integrated()) {
1108                 pr_info("No ESR for 82489DX.\n");
1109                 return;
1110         }
1111
1112         if (apic->disable_esr) {
1113                 /*
1114                  * Something untraceable is creating bad interrupts on
1115                  * secondary quads ... for the moment, just leave the
1116                  * ESR disabled - we can't do anything useful with the
1117                  * errors anyway - mbligh
1118                  */
1119                 pr_info("Leaving ESR disabled.\n");
1120                 return;
1121         }
1122
1123         maxlvt = lapic_get_maxlvt();
1124         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1125                 apic_write(APIC_ESR, 0);
1126         oldvalue = apic_read(APIC_ESR);
1127
1128         /* enables sending errors */
1129         value = ERROR_APIC_VECTOR;
1130         apic_write(APIC_LVTERR, value);
1131
1132         /*
1133          * spec says clear errors after enabling vector.
1134          */
1135         if (maxlvt > 3)
1136                 apic_write(APIC_ESR, 0);
1137         value = apic_read(APIC_ESR);
1138         if (value != oldvalue)
1139                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1140                         "vector: 0x%08x  after: 0x%08x\n",
1141                         oldvalue, value);
1142 }
1143
1144
1145 /**
1146  * setup_local_APIC - setup the local APIC
1147  */
1148 void __cpuinit setup_local_APIC(void)
1149 {
1150         unsigned int value;
1151         int i, j;
1152
1153         if (disable_apic) {
1154                 arch_disable_smp_support();
1155                 return;
1156         }
1157
1158 #ifdef CONFIG_X86_32
1159         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1160         if (lapic_is_integrated() && apic->disable_esr) {
1161                 apic_write(APIC_ESR, 0);
1162                 apic_write(APIC_ESR, 0);
1163                 apic_write(APIC_ESR, 0);
1164                 apic_write(APIC_ESR, 0);
1165         }
1166 #endif
1167
1168         preempt_disable();
1169
1170         /*
1171          * Double-check whether this APIC is really registered.
1172          * This is meaningless in clustered apic mode, so we skip it.
1173          */
1174         if (!apic->apic_id_registered())
1175                 BUG();
1176
1177         /*
1178          * Intel recommends to set DFR, LDR and TPR before enabling
1179          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1180          * document number 292116).  So here it goes...
1181          */
1182         apic->init_apic_ldr();
1183
1184         /*
1185          * Set Task Priority to 'accept all'. We never change this
1186          * later on.
1187          */
1188         value = apic_read(APIC_TASKPRI);
1189         value &= ~APIC_TPRI_MASK;
1190         apic_write(APIC_TASKPRI, value);
1191
1192         /*
1193          * After a crash, we no longer service the interrupts and a pending
1194          * interrupt from previous kernel might still have ISR bit set.
1195          *
1196          * Most probably by now CPU has serviced that pending interrupt and
1197          * it might not have done the ack_APIC_irq() because it thought,
1198          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1199          * does not clear the ISR bit and cpu thinks it has already serivced
1200          * the interrupt. Hence a vector might get locked. It was noticed
1201          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1202          */
1203         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1204                 value = apic_read(APIC_ISR + i*0x10);
1205                 for (j = 31; j >= 0; j--) {
1206                         if (value & (1<<j))
1207                                 ack_APIC_irq();
1208                 }
1209         }
1210
1211         /*
1212          * Now that we are all set up, enable the APIC
1213          */
1214         value = apic_read(APIC_SPIV);
1215         value &= ~APIC_VECTOR_MASK;
1216         /*
1217          * Enable APIC
1218          */
1219         value |= APIC_SPIV_APIC_ENABLED;
1220
1221 #ifdef CONFIG_X86_32
1222         /*
1223          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1224          * certain networking cards. If high frequency interrupts are
1225          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1226          * entry is masked/unmasked at a high rate as well then sooner or
1227          * later IOAPIC line gets 'stuck', no more interrupts are received
1228          * from the device. If focus CPU is disabled then the hang goes
1229          * away, oh well :-(
1230          *
1231          * [ This bug can be reproduced easily with a level-triggered
1232          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1233          *   BX chipset. ]
1234          */
1235         /*
1236          * Actually disabling the focus CPU check just makes the hang less
1237          * frequent as it makes the interrupt distributon model be more
1238          * like LRU than MRU (the short-term load is more even across CPUs).
1239          * See also the comment in end_level_ioapic_irq().  --macro
1240          */
1241
1242         /*
1243          * - enable focus processor (bit==0)
1244          * - 64bit mode always use processor focus
1245          *   so no need to set it
1246          */
1247         value &= ~APIC_SPIV_FOCUS_DISABLED;
1248 #endif
1249
1250         /*
1251          * Set spurious IRQ vector
1252          */
1253         value |= SPURIOUS_APIC_VECTOR;
1254         apic_write(APIC_SPIV, value);
1255
1256         /*
1257          * Set up LVT0, LVT1:
1258          *
1259          * set up through-local-APIC on the BP's LINT0. This is not
1260          * strictly necessary in pure symmetric-IO mode, but sometimes
1261          * we delegate interrupts to the 8259A.
1262          */
1263         /*
1264          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1265          */
1266         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1267         if (!smp_processor_id() && (pic_mode || !value)) {
1268                 value = APIC_DM_EXTINT;
1269                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1270                                 smp_processor_id());
1271         } else {
1272                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1273                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1274                                 smp_processor_id());
1275         }
1276         apic_write(APIC_LVT0, value);
1277
1278         /*
1279          * only the BP should see the LINT1 NMI signal, obviously.
1280          */
1281         if (!smp_processor_id())
1282                 value = APIC_DM_NMI;
1283         else
1284                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1285         if (!lapic_is_integrated())             /* 82489DX */
1286                 value |= APIC_LVT_LEVEL_TRIGGER;
1287         apic_write(APIC_LVT1, value);
1288
1289         preempt_enable();
1290 }
1291
1292 void __cpuinit end_local_APIC_setup(void)
1293 {
1294         lapic_setup_esr();
1295
1296 #ifdef CONFIG_X86_32
1297         {
1298                 unsigned int value;
1299                 /* Disable the local apic timer */
1300                 value = apic_read(APIC_LVTT);
1301                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1302                 apic_write(APIC_LVTT, value);
1303         }
1304 #endif
1305
1306         setup_apic_nmi_watchdog(NULL);
1307         apic_pm_activate();
1308 }
1309
1310 #ifdef HAVE_X2APIC
1311 void check_x2apic(void)
1312 {
1313         int msr, msr2;
1314
1315         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1316
1317         if (msr & X2APIC_ENABLE) {
1318                 pr_info("x2apic enabled by BIOS, switching to x2apic ops\n");
1319                 x2apic_preenabled = x2apic = 1;
1320                 apic_ops = &x2apic_ops;
1321         }
1322 }
1323
1324 void enable_x2apic(void)
1325 {
1326         int msr, msr2;
1327
1328         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1329         if (!(msr & X2APIC_ENABLE)) {
1330                 pr_info("Enabling x2apic\n");
1331                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
1332         }
1333 }
1334
1335 void __init enable_IR_x2apic(void)
1336 {
1337 #ifdef CONFIG_INTR_REMAP
1338         int ret;
1339         unsigned long flags;
1340
1341         if (!cpu_has_x2apic)
1342                 return;
1343
1344         if (!x2apic_preenabled && disable_x2apic) {
1345                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1346                         "because of nox2apic\n");
1347                 return;
1348         }
1349
1350         if (x2apic_preenabled && disable_x2apic)
1351                 panic("Bios already enabled x2apic, can't enforce nox2apic");
1352
1353         if (!x2apic_preenabled && skip_ioapic_setup) {
1354                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1355                         "because of skipping io-apic setup\n");
1356                 return;
1357         }
1358
1359         ret = dmar_table_init();
1360         if (ret) {
1361                 pr_info("dmar_table_init() failed with %d:\n", ret);
1362
1363                 if (x2apic_preenabled)
1364                         panic("x2apic enabled by bios. But IR enabling failed");
1365                 else
1366                         pr_info("Not enabling x2apic,Intr-remapping\n");
1367                 return;
1368         }
1369
1370         local_irq_save(flags);
1371         mask_8259A();
1372
1373         ret = save_mask_IO_APIC_setup();
1374         if (ret) {
1375                 pr_info("Saving IO-APIC state failed: %d\n", ret);
1376                 goto end;
1377         }
1378
1379         ret = enable_intr_remapping(1);
1380
1381         if (ret && x2apic_preenabled) {
1382                 local_irq_restore(flags);
1383                 panic("x2apic enabled by bios. But IR enabling failed");
1384         }
1385
1386         if (ret)
1387                 goto end_restore;
1388
1389         if (!x2apic) {
1390                 x2apic = 1;
1391                 apic_ops = &x2apic_ops;
1392                 enable_x2apic();
1393         }
1394
1395 end_restore:
1396         if (ret)
1397                 /*
1398                  * IR enabling failed
1399                  */
1400                 restore_IO_APIC_setup();
1401         else
1402                 reinit_intr_remapped_IO_APIC(x2apic_preenabled);
1403
1404 end:
1405         unmask_8259A();
1406         local_irq_restore(flags);
1407
1408         if (!ret) {
1409                 if (!x2apic_preenabled)
1410                         pr_info("Enabled x2apic and interrupt-remapping\n");
1411                 else
1412                         pr_info("Enabled Interrupt-remapping\n");
1413         } else
1414                 pr_err("Failed to enable Interrupt-remapping and x2apic\n");
1415 #else
1416         if (!cpu_has_x2apic)
1417                 return;
1418
1419         if (x2apic_preenabled)
1420                 panic("x2apic enabled prior OS handover,"
1421                       " enable CONFIG_INTR_REMAP");
1422
1423         pr_info("Enable CONFIG_INTR_REMAP for enabling intr-remapping "
1424                 " and x2apic\n");
1425 #endif
1426
1427         return;
1428 }
1429 #endif /* HAVE_X2APIC */
1430
1431 #ifdef CONFIG_X86_64
1432 /*
1433  * Detect and enable local APICs on non-SMP boards.
1434  * Original code written by Keir Fraser.
1435  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1436  * not correctly set up (usually the APIC timer won't work etc.)
1437  */
1438 static int __init detect_init_APIC(void)
1439 {
1440         if (!cpu_has_apic) {
1441                 pr_info("No local APIC present\n");
1442                 return -1;
1443         }
1444
1445         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1446         boot_cpu_physical_apicid = 0;
1447         return 0;
1448 }
1449 #else
1450 /*
1451  * Detect and initialize APIC
1452  */
1453 static int __init detect_init_APIC(void)
1454 {
1455         u32 h, l, features;
1456
1457         /* Disabled by kernel option? */
1458         if (disable_apic)
1459                 return -1;
1460
1461         switch (boot_cpu_data.x86_vendor) {
1462         case X86_VENDOR_AMD:
1463                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1464                     (boot_cpu_data.x86 >= 15))
1465                         break;
1466                 goto no_apic;
1467         case X86_VENDOR_INTEL:
1468                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1469                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1470                         break;
1471                 goto no_apic;
1472         default:
1473                 goto no_apic;
1474         }
1475
1476         if (!cpu_has_apic) {
1477                 /*
1478                  * Over-ride BIOS and try to enable the local APIC only if
1479                  * "lapic" specified.
1480                  */
1481                 if (!force_enable_local_apic) {
1482                         pr_info("Local APIC disabled by BIOS -- "
1483                                 "you can enable it with \"lapic\"\n");
1484                         return -1;
1485                 }
1486                 /*
1487                  * Some BIOSes disable the local APIC in the APIC_BASE
1488                  * MSR. This can only be done in software for Intel P6 or later
1489                  * and AMD K7 (Model > 1) or later.
1490                  */
1491                 rdmsr(MSR_IA32_APICBASE, l, h);
1492                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1493                         pr_info("Local APIC disabled by BIOS -- reenabling.\n");
1494                         l &= ~MSR_IA32_APICBASE_BASE;
1495                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1496                         wrmsr(MSR_IA32_APICBASE, l, h);
1497                         enabled_via_apicbase = 1;
1498                 }
1499         }
1500         /*
1501          * The APIC feature bit should now be enabled
1502          * in `cpuid'
1503          */
1504         features = cpuid_edx(1);
1505         if (!(features & (1 << X86_FEATURE_APIC))) {
1506                 pr_warning("Could not enable APIC!\n");
1507                 return -1;
1508         }
1509         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1510         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1511
1512         /* The BIOS may have set up the APIC at some other address */
1513         rdmsr(MSR_IA32_APICBASE, l, h);
1514         if (l & MSR_IA32_APICBASE_ENABLE)
1515                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1516
1517         pr_info("Found and enabled local APIC!\n");
1518
1519         apic_pm_activate();
1520
1521         return 0;
1522
1523 no_apic:
1524         pr_info("No local APIC present or hardware disabled\n");
1525         return -1;
1526 }
1527 #endif
1528
1529 #ifdef CONFIG_X86_64
1530 void __init early_init_lapic_mapping(void)
1531 {
1532         unsigned long phys_addr;
1533
1534         /*
1535          * If no local APIC can be found then go out
1536          * : it means there is no mpatable and MADT
1537          */
1538         if (!smp_found_config)
1539                 return;
1540
1541         phys_addr = mp_lapic_addr;
1542
1543         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
1544         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1545                     APIC_BASE, phys_addr);
1546
1547         /*
1548          * Fetch the APIC ID of the BSP in case we have a
1549          * default configuration (or the MP table is broken).
1550          */
1551         boot_cpu_physical_apicid = read_apic_id();
1552 }
1553 #endif
1554
1555 /**
1556  * init_apic_mappings - initialize APIC mappings
1557  */
1558 void __init init_apic_mappings(void)
1559 {
1560 #ifdef HAVE_X2APIC
1561         if (x2apic) {
1562                 boot_cpu_physical_apicid = read_apic_id();
1563                 return;
1564         }
1565 #endif
1566
1567         /*
1568          * If no local APIC can be found then set up a fake all
1569          * zeroes page to simulate the local APIC and another
1570          * one for the IO-APIC.
1571          */
1572         if (!smp_found_config && detect_init_APIC()) {
1573                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1574                 apic_phys = __pa(apic_phys);
1575         } else
1576                 apic_phys = mp_lapic_addr;
1577
1578         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1579         apic_printk(APIC_VERBOSE, "mapped APIC to %08lx (%08lx)\n",
1580                                 APIC_BASE, apic_phys);
1581
1582         /*
1583          * Fetch the APIC ID of the BSP in case we have a
1584          * default configuration (or the MP table is broken).
1585          */
1586         if (boot_cpu_physical_apicid == -1U)
1587                 boot_cpu_physical_apicid = read_apic_id();
1588 }
1589
1590 /*
1591  * This initializes the IO-APIC and APIC hardware if this is
1592  * a UP kernel.
1593  */
1594 int apic_version[MAX_APICS];
1595
1596 int __init APIC_init_uniprocessor(void)
1597 {
1598         if (disable_apic) {
1599                 pr_info("Apic disabled\n");
1600                 return -1;
1601         }
1602 #ifdef CONFIG_X86_64
1603         if (!cpu_has_apic) {
1604                 disable_apic = 1;
1605                 pr_info("Apic disabled by BIOS\n");
1606                 return -1;
1607         }
1608 #else
1609         if (!smp_found_config && !cpu_has_apic)
1610                 return -1;
1611
1612         /*
1613          * Complain if the BIOS pretends there is one.
1614          */
1615         if (!cpu_has_apic &&
1616             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1617                 pr_err("BIOS bug, local APIC 0x%x not detected!...\n",
1618                         boot_cpu_physical_apicid);
1619                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1620                 return -1;
1621         }
1622 #endif
1623
1624 #ifdef HAVE_X2APIC
1625         enable_IR_x2apic();
1626 #endif
1627 #ifdef CONFIG_X86_64
1628         default_setup_apic_routing();
1629 #endif
1630
1631         verify_local_APIC();
1632         connect_bsp_APIC();
1633
1634 #ifdef CONFIG_X86_64
1635         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1636 #else
1637         /*
1638          * Hack: In case of kdump, after a crash, kernel might be booting
1639          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1640          * might be zero if read from MP tables. Get it from LAPIC.
1641          */
1642 # ifdef CONFIG_CRASH_DUMP
1643         boot_cpu_physical_apicid = read_apic_id();
1644 # endif
1645 #endif
1646         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1647         setup_local_APIC();
1648
1649 #ifdef CONFIG_X86_64
1650         /*
1651          * Now enable IO-APICs, actually call clear_IO_APIC
1652          * We need clear_IO_APIC before enabling vector on BP
1653          */
1654         if (!skip_ioapic_setup && nr_ioapics)
1655                 enable_IO_APIC();
1656 #endif
1657
1658 #ifdef CONFIG_X86_IO_APIC
1659         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1660 #endif
1661                 localise_nmi_watchdog();
1662         end_local_APIC_setup();
1663
1664 #ifdef CONFIG_X86_IO_APIC
1665         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1666                 setup_IO_APIC();
1667 # ifdef CONFIG_X86_64
1668         else
1669                 nr_ioapics = 0;
1670 # endif
1671 #endif
1672
1673 #ifdef CONFIG_X86_64
1674         setup_boot_APIC_clock();
1675         check_nmi_watchdog();
1676 #else
1677         setup_boot_clock();
1678 #endif
1679
1680         return 0;
1681 }
1682
1683 /*
1684  * Local APIC interrupts
1685  */
1686
1687 /*
1688  * This interrupt should _never_ happen with our APIC/SMP architecture
1689  */
1690 void smp_spurious_interrupt(struct pt_regs *regs)
1691 {
1692         u32 v;
1693
1694         exit_idle();
1695         irq_enter();
1696         /*
1697          * Check if this really is a spurious interrupt and ACK it
1698          * if it is a vectored one.  Just in case...
1699          * Spurious interrupts should not be ACKed.
1700          */
1701         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1702         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1703                 ack_APIC_irq();
1704
1705         inc_irq_stat(irq_spurious_count);
1706
1707         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1708         pr_info("spurious APIC interrupt on CPU#%d, "
1709                 "should never happen.\n", smp_processor_id());
1710         irq_exit();
1711 }
1712
1713 /*
1714  * This interrupt should never happen with our APIC/SMP architecture
1715  */
1716 void smp_error_interrupt(struct pt_regs *regs)
1717 {
1718         u32 v, v1;
1719
1720         exit_idle();
1721         irq_enter();
1722         /* First tickle the hardware, only then report what went on. -- REW */
1723         v = apic_read(APIC_ESR);
1724         apic_write(APIC_ESR, 0);
1725         v1 = apic_read(APIC_ESR);
1726         ack_APIC_irq();
1727         atomic_inc(&irq_err_count);
1728
1729         /*
1730          * Here is what the APIC error bits mean:
1731          * 0: Send CS error
1732          * 1: Receive CS error
1733          * 2: Send accept error
1734          * 3: Receive accept error
1735          * 4: Reserved
1736          * 5: Send illegal vector
1737          * 6: Received illegal vector
1738          * 7: Illegal register address
1739          */
1740         pr_debug("APIC error on CPU%d: %02x(%02x)\n",
1741                 smp_processor_id(), v , v1);
1742         irq_exit();
1743 }
1744
1745 /**
1746  * connect_bsp_APIC - attach the APIC to the interrupt system
1747  */
1748 void __init connect_bsp_APIC(void)
1749 {
1750 #ifdef CONFIG_X86_32
1751         if (pic_mode) {
1752                 /*
1753                  * Do not trust the local APIC being empty at bootup.
1754                  */
1755                 clear_local_APIC();
1756                 /*
1757                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1758                  * local APIC to INT and NMI lines.
1759                  */
1760                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1761                                 "enabling APIC mode.\n");
1762                 outb(0x70, 0x22);
1763                 outb(0x01, 0x23);
1764         }
1765 #endif
1766         if (apic->enable_apic_mode)
1767                 apic->enable_apic_mode();
1768 }
1769
1770 /**
1771  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1772  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1773  *
1774  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1775  * APIC is disabled.
1776  */
1777 void disconnect_bsp_APIC(int virt_wire_setup)
1778 {
1779         unsigned int value;
1780
1781 #ifdef CONFIG_X86_32
1782         if (pic_mode) {
1783                 /*
1784                  * Put the board back into PIC mode (has an effect only on
1785                  * certain older boards).  Note that APIC interrupts, including
1786                  * IPIs, won't work beyond this point!  The only exception are
1787                  * INIT IPIs.
1788                  */
1789                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1790                                 "entering PIC mode.\n");
1791                 outb(0x70, 0x22);
1792                 outb(0x00, 0x23);
1793                 return;
1794         }
1795 #endif
1796
1797         /* Go back to Virtual Wire compatibility mode */
1798
1799         /* For the spurious interrupt use vector F, and enable it */
1800         value = apic_read(APIC_SPIV);
1801         value &= ~APIC_VECTOR_MASK;
1802         value |= APIC_SPIV_APIC_ENABLED;
1803         value |= 0xf;
1804         apic_write(APIC_SPIV, value);
1805
1806         if (!virt_wire_setup) {
1807                 /*
1808                  * For LVT0 make it edge triggered, active high,
1809                  * external and enabled
1810                  */
1811                 value = apic_read(APIC_LVT0);
1812                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1813                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1814                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1815                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1816                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1817                 apic_write(APIC_LVT0, value);
1818         } else {
1819                 /* Disable LVT0 */
1820                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1821         }
1822
1823         /*
1824          * For LVT1 make it edge triggered, active high,
1825          * nmi and enabled
1826          */
1827         value = apic_read(APIC_LVT1);
1828         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1829                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1830                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1831         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1832         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1833         apic_write(APIC_LVT1, value);
1834 }
1835
1836 void __cpuinit generic_processor_info(int apicid, int version)
1837 {
1838         int cpu;
1839
1840         /*
1841          * Validate version
1842          */
1843         if (version == 0x0) {
1844                 pr_warning("BIOS bug, APIC version is 0 for CPU#%d! "
1845                            "fixing up to 0x10. (tell your hw vendor)\n",
1846                                 version);
1847                 version = 0x10;
1848         }
1849         apic_version[apicid] = version;
1850
1851         if (num_processors >= nr_cpu_ids) {
1852                 int max = nr_cpu_ids;
1853                 int thiscpu = max + disabled_cpus;
1854
1855                 pr_warning(
1856                         "ACPI: NR_CPUS/possible_cpus limit of %i reached."
1857                         "  Processor %d/0x%x ignored.\n", max, thiscpu, apicid);
1858
1859                 disabled_cpus++;
1860                 return;
1861         }
1862
1863         num_processors++;
1864         cpu = cpumask_next_zero(-1, cpu_present_mask);
1865
1866         if (version != apic_version[boot_cpu_physical_apicid])
1867                 WARN_ONCE(1,
1868                         "ACPI: apic version mismatch, bootcpu: %x cpu %d: %x\n",
1869                         apic_version[boot_cpu_physical_apicid], cpu, version);
1870
1871         physid_set(apicid, phys_cpu_present_map);
1872         if (apicid == boot_cpu_physical_apicid) {
1873                 /*
1874                  * x86_bios_cpu_apicid is required to have processors listed
1875                  * in same order as logical cpu numbers. Hence the first
1876                  * entry is BSP, and so on.
1877                  */
1878                 cpu = 0;
1879         }
1880         if (apicid > max_physical_apicid)
1881                 max_physical_apicid = apicid;
1882
1883 #ifdef CONFIG_X86_32
1884         /*
1885          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1886          * but we need to work other dependencies like SMP_SUSPEND etc
1887          * before this can be done without some confusion.
1888          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1889          *       - Ashok Raj <ashok.raj@intel.com>
1890          */
1891         if (max_physical_apicid >= 8) {
1892                 switch (boot_cpu_data.x86_vendor) {
1893                 case X86_VENDOR_INTEL:
1894                         if (!APIC_XAPIC(version)) {
1895                                 def_to_bigsmp = 0;
1896                                 break;
1897                         }
1898                         /* If P4 and above fall through */
1899                 case X86_VENDOR_AMD:
1900                         def_to_bigsmp = 1;
1901                 }
1902         }
1903 #endif
1904
1905 #if defined(CONFIG_SMP) || defined(CONFIG_X86_64)
1906         early_per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1907         early_per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1908 #endif
1909
1910         set_cpu_possible(cpu, true);
1911         set_cpu_present(cpu, true);
1912 }
1913
1914 int hard_smp_processor_id(void)
1915 {
1916         return read_apic_id();
1917 }
1918
1919 void default_init_apic_ldr(void)
1920 {
1921         unsigned long val;
1922
1923         apic_write(APIC_DFR, APIC_DFR_VALUE);
1924         val = apic_read(APIC_LDR) & ~APIC_LDR_MASK;
1925         val |= SET_APIC_LOGICAL_ID(1UL << smp_processor_id());
1926         apic_write(APIC_LDR, val);
1927 }
1928
1929 #ifdef CONFIG_X86_32
1930 int default_apicid_to_node(int logical_apicid)
1931 {
1932 #ifdef CONFIG_SMP
1933         return apicid_2_node[hard_smp_processor_id()];
1934 #else
1935         return 0;
1936 #endif
1937 }
1938 #endif
1939
1940 /*
1941  * Power management
1942  */
1943 #ifdef CONFIG_PM
1944
1945 static struct {
1946         /*
1947          * 'active' is true if the local APIC was enabled by us and
1948          * not the BIOS; this signifies that we are also responsible
1949          * for disabling it before entering apm/acpi suspend
1950          */
1951         int active;
1952         /* r/w apic fields */
1953         unsigned int apic_id;
1954         unsigned int apic_taskpri;
1955         unsigned int apic_ldr;
1956         unsigned int apic_dfr;
1957         unsigned int apic_spiv;
1958         unsigned int apic_lvtt;
1959         unsigned int apic_lvtpc;
1960         unsigned int apic_lvt0;
1961         unsigned int apic_lvt1;
1962         unsigned int apic_lvterr;
1963         unsigned int apic_tmict;
1964         unsigned int apic_tdcr;
1965         unsigned int apic_thmr;
1966 } apic_pm_state;
1967
1968 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1969 {
1970         unsigned long flags;
1971         int maxlvt;
1972
1973         if (!apic_pm_state.active)
1974                 return 0;
1975
1976         maxlvt = lapic_get_maxlvt();
1977
1978         apic_pm_state.apic_id = apic_read(APIC_ID);
1979         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1980         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1981         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1982         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1983         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1984         if (maxlvt >= 4)
1985                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1986         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1987         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1988         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1989         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1990         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1991 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1992         if (maxlvt >= 5)
1993                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1994 #endif
1995
1996         local_irq_save(flags);
1997         disable_local_APIC();
1998         local_irq_restore(flags);
1999         return 0;
2000 }
2001
2002 static int lapic_resume(struct sys_device *dev)
2003 {
2004         unsigned int l, h;
2005         unsigned long flags;
2006         int maxlvt;
2007
2008         if (!apic_pm_state.active)
2009                 return 0;
2010
2011         maxlvt = lapic_get_maxlvt();
2012
2013         local_irq_save(flags);
2014
2015 #ifdef HAVE_X2APIC
2016         if (x2apic)
2017                 enable_x2apic();
2018         else
2019 #endif
2020         {
2021                 /*
2022                  * Make sure the APICBASE points to the right address
2023                  *
2024                  * FIXME! This will be wrong if we ever support suspend on
2025                  * SMP! We'll need to do this as part of the CPU restore!
2026                  */
2027                 rdmsr(MSR_IA32_APICBASE, l, h);
2028                 l &= ~MSR_IA32_APICBASE_BASE;
2029                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
2030                 wrmsr(MSR_IA32_APICBASE, l, h);
2031         }
2032
2033         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
2034         apic_write(APIC_ID, apic_pm_state.apic_id);
2035         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
2036         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
2037         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
2038         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
2039         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
2040         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
2041 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
2042         if (maxlvt >= 5)
2043                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
2044 #endif
2045         if (maxlvt >= 4)
2046                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2047         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2048         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2049         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2050         apic_write(APIC_ESR, 0);
2051         apic_read(APIC_ESR);
2052         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2053         apic_write(APIC_ESR, 0);
2054         apic_read(APIC_ESR);
2055
2056         local_irq_restore(flags);
2057
2058         return 0;
2059 }
2060
2061 /*
2062  * This device has no shutdown method - fully functioning local APICs
2063  * are needed on every CPU up until machine_halt/restart/poweroff.
2064  */
2065
2066 static struct sysdev_class lapic_sysclass = {
2067         .name           = "lapic",
2068         .resume         = lapic_resume,
2069         .suspend        = lapic_suspend,
2070 };
2071
2072 static struct sys_device device_lapic = {
2073         .id     = 0,
2074         .cls    = &lapic_sysclass,
2075 };
2076
2077 static void __cpuinit apic_pm_activate(void)
2078 {
2079         apic_pm_state.active = 1;
2080 }
2081
2082 static int __init init_lapic_sysfs(void)
2083 {
2084         int error;
2085
2086         if (!cpu_has_apic)
2087                 return 0;
2088         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2089
2090         error = sysdev_class_register(&lapic_sysclass);
2091         if (!error)
2092                 error = sysdev_register(&device_lapic);
2093         return error;
2094 }
2095 device_initcall(init_lapic_sysfs);
2096
2097 #else   /* CONFIG_PM */
2098
2099 static void apic_pm_activate(void) { }
2100
2101 #endif  /* CONFIG_PM */
2102
2103 #ifdef CONFIG_X86_64
2104 /*
2105  * apic_is_clustered_box() -- Check if we can expect good TSC
2106  *
2107  * Thus far, the major user of this is IBM's Summit2 series:
2108  *
2109  * Clustered boxes may have unsynced TSC problems if they are
2110  * multi-chassis. Use available data to take a good guess.
2111  * If in doubt, go HPET.
2112  */
2113 __cpuinit int apic_is_clustered_box(void)
2114 {
2115         int i, clusters, zeros;
2116         unsigned id;
2117         u16 *bios_cpu_apicid;
2118         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
2119
2120         /*
2121          * there is not this kind of box with AMD CPU yet.
2122          * Some AMD box with quadcore cpu and 8 sockets apicid
2123          * will be [4, 0x23] or [8, 0x27] could be thought to
2124          * vsmp box still need checking...
2125          */
2126         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
2127                 return 0;
2128
2129         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
2130         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
2131
2132         for (i = 0; i < nr_cpu_ids; i++) {
2133                 /* are we being called early in kernel startup? */
2134                 if (bios_cpu_apicid) {
2135                         id = bios_cpu_apicid[i];
2136                 } else if (i < nr_cpu_ids) {
2137                         if (cpu_present(i))
2138                                 id = per_cpu(x86_bios_cpu_apicid, i);
2139                         else
2140                                 continue;
2141                 } else
2142                         break;
2143
2144                 if (id != BAD_APICID)
2145                         __set_bit(APIC_CLUSTERID(id), clustermap);
2146         }
2147
2148         /* Problem:  Partially populated chassis may not have CPUs in some of
2149          * the APIC clusters they have been allocated.  Only present CPUs have
2150          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
2151          * Since clusters are allocated sequentially, count zeros only if
2152          * they are bounded by ones.
2153          */
2154         clusters = 0;
2155         zeros = 0;
2156         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
2157                 if (test_bit(i, clustermap)) {
2158                         clusters += 1 + zeros;
2159                         zeros = 0;
2160                 } else
2161                         ++zeros;
2162         }
2163
2164         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
2165          * not guaranteed to be synced between boards
2166          */
2167         if (is_vsmp_box() && clusters > 1)
2168                 return 1;
2169
2170         /*
2171          * If clusters > 2, then should be multi-chassis.
2172          * May have to revisit this when multi-core + hyperthreaded CPUs come
2173          * out, but AFAIK this will work even for them.
2174          */
2175         return (clusters > 2);
2176 }
2177 #endif
2178
2179 /*
2180  * APIC command line parameters
2181  */
2182 static int __init setup_disableapic(char *arg)
2183 {
2184         disable_apic = 1;
2185         setup_clear_cpu_cap(X86_FEATURE_APIC);
2186         return 0;
2187 }
2188 early_param("disableapic", setup_disableapic);
2189
2190 /* same as disableapic, for compatibility */
2191 static int __init setup_nolapic(char *arg)
2192 {
2193         return setup_disableapic(arg);
2194 }
2195 early_param("nolapic", setup_nolapic);
2196
2197 static int __init parse_lapic_timer_c2_ok(char *arg)
2198 {
2199         local_apic_timer_c2_ok = 1;
2200         return 0;
2201 }
2202 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2203
2204 static int __init parse_disable_apic_timer(char *arg)
2205 {
2206         disable_apic_timer = 1;
2207         return 0;
2208 }
2209 early_param("noapictimer", parse_disable_apic_timer);
2210
2211 static int __init parse_nolapic_timer(char *arg)
2212 {
2213         disable_apic_timer = 1;
2214         return 0;
2215 }
2216 early_param("nolapic_timer", parse_nolapic_timer);
2217
2218 static int __init apic_set_verbosity(char *arg)
2219 {
2220         if (!arg)  {
2221 #ifdef CONFIG_X86_64
2222                 skip_ioapic_setup = 0;
2223                 return 0;
2224 #endif
2225                 return -EINVAL;
2226         }
2227
2228         if (strcmp("debug", arg) == 0)
2229                 apic_verbosity = APIC_DEBUG;
2230         else if (strcmp("verbose", arg) == 0)
2231                 apic_verbosity = APIC_VERBOSE;
2232         else {
2233                 pr_warning("APIC Verbosity level %s not recognised"
2234                         " use apic=verbose or apic=debug\n", arg);
2235                 return -EINVAL;
2236         }
2237
2238         return 0;
2239 }
2240 early_param("apic", apic_set_verbosity);
2241
2242 static int __init lapic_insert_resource(void)
2243 {
2244         if (!apic_phys)
2245                 return -1;
2246
2247         /* Put local APIC into the resource map. */
2248         lapic_resource.start = apic_phys;
2249         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2250         insert_resource(&iomem_resource, &lapic_resource);
2251
2252         return 0;
2253 }
2254
2255 /*
2256  * need call insert after e820_reserve_resources()
2257  * that is using request_resource
2258  */
2259 late_initcall(lapic_insert_resource);