arch/x86/kernel/apic.c

   1 /*
   2  *      Local APIC handling, local APIC timers
   3  *
   4  *      (c) 1999, 2000 Ingo Molnar <mingo@redhat.com>
   5  *
   6  *      Fixes
   7  *      Maciej W. Rozycki       :       Bits for genuine 82489DX APICs;
   8  *                                      thanks to Eric Gilmore
   9  *                                      and Rolf G. Tews
  10  *                                      for testing these extensively.
  11  *      Maciej W. Rozycki       :       Various updates and fixes.
  12  *      Mikael Pettersson       :       Power Management for UP-APIC.
  13  *      Pavel Machek and
  14  *      Mikael Pettersson       :       PM converted to driver model.
  15  */
  16
  17 #include <linux/init.h>
  18
  19 #include <linux/mm.h>
  20 #include <linux/delay.h>
  21 #include <linux/bootmem.h>
  22 #include <linux/interrupt.h>
  23 #include <linux/mc146818rtc.h>
  24 #include <linux/kernel_stat.h>
  25 #include <linux/sysdev.h>
  26 #include <linux/ioport.h>
  27 #include <linux/cpu.h>
  28 #include <linux/clockchips.h>
  29 #include <linux/acpi_pmtmr.h>
  30 #include <linux/module.h>
  31 #include <linux/dmi.h>
  32 #include <linux/dmar.h>
  33 #include <linux/ftrace.h>
  34 #include <linux/smp.h>
  35 #include <linux/nmi.h>
  36 #include <linux/timex.h>
  37
  38 #include <asm/atomic.h>
  39 #include <asm/mtrr.h>
  40 #include <asm/mpspec.h>
  41 #include <asm/desc.h>
  42 #include <asm/arch_hooks.h>
  43 #include <asm/hpet.h>
  44 #include <asm/pgalloc.h>
  45 #include <asm/i8253.h>
  46 #include <asm/idle.h>
  47 #include <asm/proto.h>
  48 #include <asm/apic.h>
  49 #include <asm/i8259.h>
  50 #include <asm/smp.h>
  51
  52 #include <mach_apic.h>
  53 #include <mach_apicdef.h>
  54 #include <mach_ipi.h>
  55
  56 /*
  57  * Sanity check
  58  */
  59 #if ((SPURIOUS_APIC_VECTOR & 0x0F) != 0x0F)
  60 # error SPURIOUS_APIC_VECTOR definition error
  61 #endif
  62
  63 #ifdef CONFIG_X86_32
  64 /*
  65  * Knob to control our willingness to enable the local APIC.
  66  *
  67  * +1=force-enable
  68  */
  69 static int force_enable_local_apic;
  70 /*
  71  * APIC command line parameters
  72  */
  73 static int __init parse_lapic(char *arg)
  74 {
  75         force_enable_local_apic = 1;
  76         return 0;
  77 }
  78 early_param("lapic", parse_lapic);
  79 /* Local APIC was disabled by the BIOS and enabled by the kernel */
  80 static int enabled_via_apicbase;
  81
  82 #endif
  83
  84 #ifdef CONFIG_X86_64
  85 static int apic_calibrate_pmtmr __initdata;
  86 static __init int setup_apicpmtimer(char *s)
  87 {
  88         apic_calibrate_pmtmr = 1;
  89         notsc_setup(NULL);
  90         return 0;
  91 }
  92 __setup("apicpmtimer", setup_apicpmtimer);
  93 #endif
  94
  95 #ifdef CONFIG_X86_64
  96 #define HAVE_X2APIC
  97 #endif
  98
  99 #ifdef HAVE_X2APIC
 100 int x2apic;
 101 /* x2apic enabled before OS handover */
 102 static int x2apic_preenabled;
 103 static int disable_x2apic;
 104 static __init int setup_nox2apic(char *str)
 105 {
 106         disable_x2apic = 1;
 107         setup_clear_cpu_cap(X86_FEATURE_X2APIC);
 108         return 0;
 109 }
 110 early_param("nox2apic", setup_nox2apic);
 111 #endif
 112
 113 unsigned long mp_lapic_addr;
 114 int disable_apic;
 115 /* Disable local APIC timer from the kernel commandline or via dmi quirk */
 116 static int disable_apic_timer __cpuinitdata;
 117 /* Local APIC timer works in C2 */
 118 int local_apic_timer_c2_ok;
 119 EXPORT_SYMBOL_GPL(local_apic_timer_c2_ok);
 120
 121 int first_system_vector = 0xfe;
 122
 123 /*
 124  * Debug level, exported for io_apic.c
 125  */
 126 unsigned int apic_verbosity;
 127
 128 int pic_mode;
 129
 130 /* Have we found an MP table */
 131 int smp_found_config;
 132
 133 static struct resource lapic_resource = {
 134         .name = "Local APIC",
 135         .flags = IORESOURCE_MEM | IORESOURCE_BUSY,
 136 };
 137
 138 static unsigned int calibration_result;
 139
 140 static int lapic_next_event(unsigned long delta,
 141                             struct clock_event_device *evt);
 142 static void lapic_timer_setup(enum clock_event_mode mode,
 143                               struct clock_event_device *evt);
 144 static void lapic_timer_broadcast(const struct cpumask *mask);
 145 static void apic_pm_activate(void);
 146
 147 /*
 148  * The local apic timer can be used for any function which is CPU local.
 149  */
 150 static struct clock_event_device lapic_clockevent = {
 151         .name           = "lapic",
 152         .features       = CLOCK_EVT_FEAT_PERIODIC | CLOCK_EVT_FEAT_ONESHOT
 153                         | CLOCK_EVT_FEAT_C3STOP | CLOCK_EVT_FEAT_DUMMY,
 154         .shift          = 32,
 155         .set_mode       = lapic_timer_setup,
 156         .set_next_event = lapic_next_event,
 157         .broadcast      = lapic_timer_broadcast,
 158         .rating         = 100,
 159         .irq            = -1,
 160 };
 161 static DEFINE_PER_CPU(struct clock_event_device, lapic_events);
 162
 163 static unsigned long apic_phys;
 164
 165 /*
 166  * Get the LAPIC version
 167  */
 168 static inline int lapic_get_version(void)
 169 {
 170         return GET_APIC_VERSION(apic_read(APIC_LVR));
 171 }
 172
 173 /*
 174  * Check, if the APIC is integrated or a separate chip
 175  */
 176 static inline int lapic_is_integrated(void)
 177 {
 178 #ifdef CONFIG_X86_64
 179         return 1;
 180 #else
 181         return APIC_INTEGRATED(lapic_get_version());
 182 #endif
 183 }
 184
 185 /*
 186  * Check, whether this is a modern or a first generation APIC
 187  */
 188 static int modern_apic(void)
 189 {
 190         /* AMD systems use old APIC versions, so check the CPU */
 191         if (boot_cpu_data.x86_vendor == X86_VENDOR_AMD &&
 192             boot_cpu_data.x86 >= 0xf)
 193                 return 1;
 194         return lapic_get_version() >= 0x14;
 195 }
 196
 197 /*
 198  * Paravirt kernels also might be using these below ops. So we still
 199  * use generic apic_read()/apic_write(), which might be pointing to different
 200  * ops in PARAVIRT case.
 201  */
 202 void xapic_wait_icr_idle(void)
 203 {
 204         while (apic_read(APIC_ICR) & APIC_ICR_BUSY)
 205                 cpu_relax();
 206 }
 207
 208 u32 safe_xapic_wait_icr_idle(void)
 209 {
 210         u32 send_status;
 211         int timeout;
 212
 213         timeout = 0;
 214         do {
 215                 send_status = apic_read(APIC_ICR) & APIC_ICR_BUSY;
 216                 if (!send_status)
 217                         break;
 218                 udelay(100);
 219         } while (timeout++ < 1000);
 220
 221         return send_status;
 222 }
 223
 224 void xapic_icr_write(u32 low, u32 id)
 225 {
 226         apic_write(APIC_ICR2, SET_APIC_DEST_FIELD(id));
 227         apic_write(APIC_ICR, low);
 228 }
 229
 230 static u64 xapic_icr_read(void)
 231 {
 232         u32 icr1, icr2;
 233
 234         icr2 = apic_read(APIC_ICR2);
 235         icr1 = apic_read(APIC_ICR);
 236
 237         return icr1 | ((u64)icr2 << 32);
 238 }
 239
 240 static struct apic_ops xapic_ops = {
 241         .read = native_apic_mem_read,
 242         .write = native_apic_mem_write,
 243         .icr_read = xapic_icr_read,
 244         .icr_write = xapic_icr_write,
 245         .wait_icr_idle = xapic_wait_icr_idle,
 246         .safe_wait_icr_idle = safe_xapic_wait_icr_idle,
 247 };
 248
 249 struct apic_ops __read_mostly *apic_ops = &xapic_ops;
 250 EXPORT_SYMBOL_GPL(apic_ops);
 251
 252 #ifdef HAVE_X2APIC
 253 static void x2apic_wait_icr_idle(void)
 254 {
 255         /* no need to wait for icr idle in x2apic */
 256         return;
 257 }
 258
 259 static u32 safe_x2apic_wait_icr_idle(void)
 260 {
 261         /* no need to wait for icr idle in x2apic */
 262         return 0;
 263 }
 264
 265 void x2apic_icr_write(u32 low, u32 id)
 266 {
 267         wrmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), ((__u64) id) << 32 | low);
 268 }
 269
 270 static u64 x2apic_icr_read(void)
 271 {
 272         unsigned long val;
 273
 274         rdmsrl(APIC_BASE_MSR + (APIC_ICR >> 4), val);
 275         return val;
 276 }
 277
 278 static struct apic_ops x2apic_ops = {
 279         .read = native_apic_msr_read,
 280         .write = native_apic_msr_write,
 281         .icr_read = x2apic_icr_read,
 282         .icr_write = x2apic_icr_write,
 283         .wait_icr_idle = x2apic_wait_icr_idle,
 284         .safe_wait_icr_idle = safe_x2apic_wait_icr_idle,
 285 };
 286 #endif
 287
 288 /**
 289  * enable_NMI_through_LVT0 - enable NMI through local vector table 0
 290  */
 291 void __cpuinit enable_NMI_through_LVT0(void)
 292 {
 293         unsigned int v;
 294
 295         /* unmask and set to NMI */
 296         v = APIC_DM_NMI;
 297
 298         /* Level triggered for 82489DX (32bit mode) */
 299         if (!lapic_is_integrated())
 300                 v |= APIC_LVT_LEVEL_TRIGGER;
 301
 302         apic_write(APIC_LVT0, v);
 303 }
 304
 305 #ifdef CONFIG_X86_32
 306 /**
 307  * get_physical_broadcast - Get number of physical broadcast IDs
 308  */
 309 int get_physical_broadcast(void)
 310 {
 311         return modern_apic() ? 0xff : 0xf;
 312 }
 313 #endif
 314
 315 /**
 316  * lapic_get_maxlvt - get the maximum number of local vector table entries
 317  */
 318 int lapic_get_maxlvt(void)
 319 {
 320         unsigned int v;
 321
 322         v = apic_read(APIC_LVR);
 323         /*
 324          * - we always have APIC integrated on 64bit mode
 325          * - 82489DXs do not report # of LVT entries
 326          */
 327         return APIC_INTEGRATED(GET_APIC_VERSION(v)) ? GET_APIC_MAXLVT(v) : 2;
 328 }
 329
 330 /*
 331  * Local APIC timer
 332  */
 333
 334 /* Clock divisor */
 335 #define APIC_DIVISOR 16
 336
 337 /*
 338  * This function sets up the local APIC timer, with a timeout of
 339  * 'clocks' APIC bus clock. During calibration we actually call
 340  * this function twice on the boot CPU, once with a bogus timeout
 341  * value, second time for real. The other (noncalibrating) CPUs
 342  * call this function only once, with the real, calibrated value.
 343  *
 344  * We do reads before writes even if unnecessary, to get around the
 345  * P5 APIC double write bug.
 346  */
 347 static void __setup_APIC_LVTT(unsigned int clocks, int oneshot, int irqen)
 348 {
 349         unsigned int lvtt_value, tmp_value;
 350
 351         lvtt_value = LOCAL_TIMER_VECTOR;
 352         if (!oneshot)
 353                 lvtt_value |= APIC_LVT_TIMER_PERIODIC;
 354         if (!lapic_is_integrated())
 355                 lvtt_value |= SET_APIC_TIMER_BASE(APIC_TIMER_BASE_DIV);
 356
 357         if (!irqen)
 358                 lvtt_value |= APIC_LVT_MASKED;
 359
 360         apic_write(APIC_LVTT, lvtt_value);
 361
 362         /*
 363          * Divide PICLK by 16
 364          */
 365         tmp_value = apic_read(APIC_TDCR);
 366         apic_write(APIC_TDCR,
 367                 (tmp_value & ~(APIC_TDR_DIV_1 | APIC_TDR_DIV_TMBASE)) |
 368                 APIC_TDR_DIV_16);
 369
 370         if (!oneshot)
 371                 apic_write(APIC_TMICT, clocks / APIC_DIVISOR);
 372 }
 373
 374 /*
 375  * Setup extended LVT, AMD specific (K8, family 10h)
 376  *
 377  * Vector mappings are hard coded. On K8 only offset 0 (APIC500) and
 378  * MCE interrupts are supported. Thus MCE offset must be set to 0.
 379  *
 380  * If mask=1, the LVT entry does not generate interrupts while mask=0
 381  * enables the vector. See also the BKDGs.
 382  */
 383
 384 #define APIC_EILVT_LVTOFF_MCE 0
 385 #define APIC_EILVT_LVTOFF_IBS 1
 386
 387 static void setup_APIC_eilvt(u8 lvt_off, u8 vector, u8 msg_type, u8 mask)
 388 {
 389         unsigned long reg = (lvt_off << 4) + APIC_EILVT0;
 390         unsigned int  v   = (mask << 16) | (msg_type << 8) | vector;
 391
 392         apic_write(reg, v);
 393 }
 394
 395 u8 setup_APIC_eilvt_mce(u8 vector, u8 msg_type, u8 mask)
 396 {
 397         setup_APIC_eilvt(APIC_EILVT_LVTOFF_MCE, vector, msg_type, mask);
 398         return APIC_EILVT_LVTOFF_MCE;
 399 }
 400
 401 u8 setup_APIC_eilvt_ibs(u8 vector, u8 msg_type, u8 mask)
 402 {
 403         setup_APIC_eilvt(APIC_EILVT_LVTOFF_IBS, vector, msg_type, mask);
 404         return APIC_EILVT_LVTOFF_IBS;
 405 }
 406 EXPORT_SYMBOL_GPL(setup_APIC_eilvt_ibs);
 407
 408 /*
 409  * Program the next event, relative to now
 410  */
 411 static int lapic_next_event(unsigned long delta,
 412                             struct clock_event_device *evt)
 413 {
 414         apic_write(APIC_TMICT, delta);
 415         return 0;
 416 }
 417
 418 /*
 419  * Setup the lapic timer in periodic or oneshot mode
 420  */
 421 static void lapic_timer_setup(enum clock_event_mode mode,
 422                               struct clock_event_device *evt)
 423 {
 424         unsigned long flags;
 425         unsigned int v;
 426
 427         /* Lapic used as dummy for broadcast ? */
 428         if (evt->features & CLOCK_EVT_FEAT_DUMMY)
 429                 return;
 430
 431         local_irq_save(flags);
 432
 433         switch (mode) {
 434         case CLOCK_EVT_MODE_PERIODIC:
 435         case CLOCK_EVT_MODE_ONESHOT:
 436                 __setup_APIC_LVTT(calibration_result,
 437                                   mode != CLOCK_EVT_MODE_PERIODIC, 1);
 438                 break;
 439         case CLOCK_EVT_MODE_UNUSED:
 440         case CLOCK_EVT_MODE_SHUTDOWN:
 441                 v = apic_read(APIC_LVTT);
 442                 v |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
 443                 apic_write(APIC_LVTT, v);
 444                 apic_write(APIC_TMICT, 0xffffffff);
 445                 break;
 446         case CLOCK_EVT_MODE_RESUME:
 447                 /* Nothing to do here */
 448                 break;
 449         }
 450
 451         local_irq_restore(flags);
 452 }
 453
 454 /*
 455  * Local APIC timer broadcast function
 456  */
 457 static void lapic_timer_broadcast(const struct cpumask *mask)
 458 {
 459 #ifdef CONFIG_SMP
 460         send_IPI_mask(mask, LOCAL_TIMER_VECTOR);
 461 #endif
 462 }
 463
 464 /*
 465  * Setup the local APIC timer for this CPU. Copy the initilized values
 466  * of the boot CPU and register the clock event in the framework.
 467  */
 468 static void __cpuinit setup_APIC_timer(void)
 469 {
 470         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 471
 472         memcpy(levt, &lapic_clockevent, sizeof(*levt));
 473         levt->cpumask = cpumask_of(smp_processor_id());
 474
 475         clockevents_register_device(levt);
 476 }
 477
 478 /*
 479  * In this functions we calibrate APIC bus clocks to the external timer.
 480  *
 481  * We want to do the calibration only once since we want to have local timer
 482  * irqs syncron. CPUs connected by the same APIC bus have the very same bus
 483  * frequency.
 484  *
 485  * This was previously done by reading the PIT/HPET and waiting for a wrap
 486  * around to find out, that a tick has elapsed. I have a box, where the PIT
 487  * readout is broken, so it never gets out of the wait loop again. This was
 488  * also reported by others.
 489  *
 490  * Monitoring the jiffies value is inaccurate and the clockevents
 491  * infrastructure allows us to do a simple substitution of the interrupt
 492  * handler.
 493  *
 494  * The calibration routine also uses the pm_timer when possible, as the PIT
 495  * happens to run way too slow (factor 2.3 on my VAIO CoreDuo, which goes
 496  * back to normal later in the boot process).
 497  */
 498
 499 #define LAPIC_CAL_LOOPS         (HZ/10)
 500
 501 static __initdata int lapic_cal_loops = -1;
 502 static __initdata long lapic_cal_t1, lapic_cal_t2;
 503 static __initdata unsigned long long lapic_cal_tsc1, lapic_cal_tsc2;
 504 static __initdata unsigned long lapic_cal_pm1, lapic_cal_pm2;
 505 static __initdata unsigned long lapic_cal_j1, lapic_cal_j2;
 506
 507 /*
 508  * Temporary interrupt handler.
 509  */
 510 static void __init lapic_cal_handler(struct clock_event_device *dev)
 511 {
 512         unsigned long long tsc = 0;
 513         long tapic = apic_read(APIC_TMCCT);
 514         unsigned long pm = acpi_pm_read_early();
 515
 516         if (cpu_has_tsc)
 517                 rdtscll(tsc);
 518
 519         switch (lapic_cal_loops++) {
 520         case 0:
 521                 lapic_cal_t1 = tapic;
 522                 lapic_cal_tsc1 = tsc;
 523                 lapic_cal_pm1 = pm;
 524                 lapic_cal_j1 = jiffies;
 525                 break;
 526
 527         case LAPIC_CAL_LOOPS:
 528                 lapic_cal_t2 = tapic;
 529                 lapic_cal_tsc2 = tsc;
 530                 if (pm < lapic_cal_pm1)
 531                         pm += ACPI_PM_OVRRUN;
 532                 lapic_cal_pm2 = pm;
 533                 lapic_cal_j2 = jiffies;
 534                 break;
 535         }
 536 }
 537
 538 static int __init calibrate_by_pmtimer(long deltapm, long *delta)
 539 {
 540         const long pm_100ms = PMTMR_TICKS_PER_SEC / 10;
 541         const long pm_thresh = pm_100ms / 100;
 542         unsigned long mult;
 543         u64 res;
 544
 545 #ifndef CONFIG_X86_PM_TIMER
 546         return -1;
 547 #endif
 548
 549         apic_printk(APIC_VERBOSE, "... PM timer delta = %ld\n", deltapm);
 550
 551         /* Check, if the PM timer is available */
 552         if (!deltapm)
 553                 return -1;
 554
 555         mult = clocksource_hz2mult(PMTMR_TICKS_PER_SEC, 22);
 556
 557         if (deltapm > (pm_100ms - pm_thresh) &&
 558             deltapm < (pm_100ms + pm_thresh)) {
 559                 apic_printk(APIC_VERBOSE, "... PM timer result ok\n");
 560         } else {
 561                 res = (((u64)deltapm) *  mult) >> 22;
 562                 do_div(res, 1000000);
 563                 pr_warning("APIC calibration not consistent "
 564                         "with PM Timer: %ldms instead of 100ms\n",
 565                         (long)res);
 566                 /* Correct the lapic counter value */
 567                 res = (((u64)(*delta)) * pm_100ms);
 568                 do_div(res, deltapm);
 569                 pr_info("APIC delta adjusted to PM-Timer: "
 570                         "%lu (%ld)\n", (unsigned long)res, *delta);
 571                 *delta = (long)res;
 572         }
 573
 574         return 0;
 575 }
 576
 577 static int __init calibrate_APIC_clock(void)
 578 {
 579         struct clock_event_device *levt = &__get_cpu_var(lapic_events);
 580         void (*real_handler)(struct clock_event_device *dev);
 581         unsigned long deltaj;
 582         long delta;
 583         int pm_referenced = 0;
 584
 585         local_irq_disable();
 586
 587         /* Replace the global interrupt handler */
 588         real_handler = global_clock_event->event_handler;
 589         global_clock_event->event_handler = lapic_cal_handler;
 590
 591         /*
 592          * Setup the APIC counter to maximum. There is no way the lapic
 593          * can underflow in the 100ms detection time frame
 594          */
 595         __setup_APIC_LVTT(0xffffffff, 0, 0);
 596
 597         /* Let the interrupts run */
 598         local_irq_enable();
 599
 600         while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 601                 cpu_relax();
 602
 603         local_irq_disable();
 604
 605         /* Restore the real event handler */
 606         global_clock_event->event_handler = real_handler;
 607
 608         /* Build delta t1-t2 as apic timer counts down */
 609         delta = lapic_cal_t1 - lapic_cal_t2;
 610         apic_printk(APIC_VERBOSE, "... lapic delta = %ld\n", delta);
 611
 612         /* we trust the PM based calibration if possible */
 613         pm_referenced = !calibrate_by_pmtimer(lapic_cal_pm2 - lapic_cal_pm1,
 614                                         &delta);
 615
 616         /* Calculate the scaled math multiplication factor */
 617         lapic_clockevent.mult = div_sc(delta, TICK_NSEC * LAPIC_CAL_LOOPS,
 618                                        lapic_clockevent.shift);
 619         lapic_clockevent.max_delta_ns =
 620                 clockevent_delta2ns(0x7FFFFF, &lapic_clockevent);
 621         lapic_clockevent.min_delta_ns =
 622                 clockevent_delta2ns(0xF, &lapic_clockevent);
 623
 624         calibration_result = (delta * APIC_DIVISOR) / LAPIC_CAL_LOOPS;
 625
 626         apic_printk(APIC_VERBOSE, "..... delta %ld\n", delta);
 627         apic_printk(APIC_VERBOSE, "..... mult: %ld\n", lapic_clockevent.mult);
 628         apic_printk(APIC_VERBOSE, "..... calibration result: %u\n",
 629                     calibration_result);
 630
 631         if (cpu_has_tsc) {
 632                 delta = (long)(lapic_cal_tsc2 - lapic_cal_tsc1);
 633                 apic_printk(APIC_VERBOSE, "..... CPU clock speed is "
 634                             "%ld.%04ld MHz.\n",
 635                             (delta / LAPIC_CAL_LOOPS) / (1000000 / HZ),
 636                             (delta / LAPIC_CAL_LOOPS) % (1000000 / HZ));
 637         }
 638
 639         apic_printk(APIC_VERBOSE, "..... host bus clock speed is "
 640                     "%u.%04u MHz.\n",
 641                     calibration_result / (1000000 / HZ),
 642                     calibration_result % (1000000 / HZ));
 643
 644         /*
 645          * Do a sanity check on the APIC calibration result
 646          */
 647         if (calibration_result < (1000000 / HZ)) {
 648                 local_irq_enable();
 649                 pr_warning("APIC frequency too slow, disabling apic timer\n");
 650                 return -1;
 651         }
 652
 653         levt->features &= ~CLOCK_EVT_FEAT_DUMMY;
 654
 655         /*
 656          * PM timer calibration failed or not turned on
 657          * so lets try APIC timer based calibration
 658          */
 659         if (!pm_referenced) {
 660                 apic_printk(APIC_VERBOSE, "... verify APIC timer\n");
 661
 662                 /*
 663                  * Setup the apic timer manually
 664                  */
 665                 levt->event_handler = lapic_cal_handler;
 666                 lapic_timer_setup(CLOCK_EVT_MODE_PERIODIC, levt);
 667                 lapic_cal_loops = -1;
 668
 669                 /* Let the interrupts run */
 670                 local_irq_enable();
 671
 672                 while (lapic_cal_loops <= LAPIC_CAL_LOOPS)
 673                         cpu_relax();
 674
 675                 /* Stop the lapic timer */
 676                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, levt);
 677
 678                 /* Jiffies delta */
 679                 deltaj = lapic_cal_j2 - lapic_cal_j1;
 680                 apic_printk(APIC_VERBOSE, "... jiffies delta = %lu\n", deltaj);
 681
 682                 /* Check, if the jiffies result is consistent */
 683                 if (deltaj >= LAPIC_CAL_LOOPS-2 && deltaj <= LAPIC_CAL_LOOPS+2)
 684                         apic_printk(APIC_VERBOSE, "... jiffies result ok\n");
 685                 else
 686                         levt->features |= CLOCK_EVT_FEAT_DUMMY;
 687         } else
 688                 local_irq_enable();
 689
 690         if (levt->features & CLOCK_EVT_FEAT_DUMMY) {
 691                 pr_warning("APIC timer disabled due to verification failure\n");
 692                         return -1;
 693         }
 694
 695         return 0;
 696 }
 697
 698 /*
 699  * Setup the boot APIC
 700  *
 701  * Calibrate and verify the result.
 702  */
 703 void __init setup_boot_APIC_clock(void)
 704 {
 705         /*
 706          * The local apic timer can be disabled via the kernel
 707          * commandline or from the CPU detection code. Register the lapic
 708          * timer as a dummy clock event source on SMP systems, so the
 709          * broadcast mechanism is used. On UP systems simply ignore it.
 710          */
 711         if (disable_apic_timer) {
 712                 pr_info("Disabling APIC timer\n");
 713                 /* No broadcast on UP ! */
 714                 if (num_possible_cpus() > 1) {
 715                         lapic_clockevent.mult = 1;
 716                         setup_APIC_timer();
 717                 }
 718                 return;
 719         }
 720
 721         apic_printk(APIC_VERBOSE, "Using local APIC timer interrupts.\n"
 722                     "calibrating APIC timer ...\n");
 723
 724         if (calibrate_APIC_clock()) {
 725                 /* No broadcast on UP ! */
 726                 if (num_possible_cpus() > 1)
 727                         setup_APIC_timer();
 728                 return;
 729         }
 730
 731         /*
 732          * If nmi_watchdog is set to IO_APIC, we need the
 733          * PIT/HPET going.  Otherwise register lapic as a dummy
 734          * device.
 735          */
 736         if (nmi_watchdog != NMI_IO_APIC)
 737                 lapic_clockevent.features &= ~CLOCK_EVT_FEAT_DUMMY;
 738         else
 739                 pr_warning("APIC timer registered as dummy,"
 740                         " due to nmi_watchdog=%d!\n", nmi_watchdog);
 741
 742         /* Setup the lapic or request the broadcast */
 743         setup_APIC_timer();
 744 }
 745
 746 void __cpuinit setup_secondary_APIC_clock(void)
 747 {
 748         setup_APIC_timer();
 749 }
 750
 751 /*
 752  * The guts of the apic timer interrupt
 753  */
 754 static void local_apic_timer_interrupt(void)
 755 {
 756         int cpu = smp_processor_id();
 757         struct clock_event_device *evt = &per_cpu(lapic_events, cpu);
 758
 759         /*
 760          * Normally we should not be here till LAPIC has been initialized but
 761          * in some cases like kdump, its possible that there is a pending LAPIC
 762          * timer interrupt from previous kernel's context and is delivered in
 763          * new kernel the moment interrupts are enabled.
 764          *
 765          * Interrupts are enabled early and LAPIC is setup much later, hence
 766          * its possible that when we get here evt->event_handler is NULL.
 767          * Check for event_handler being NULL and discard the interrupt as
 768          * spurious.
 769          */
 770         if (!evt->event_handler) {
 771                 pr_warning("Spurious LAPIC timer interrupt on cpu %d\n", cpu);
 772                 /* Switch it off */
 773                 lapic_timer_setup(CLOCK_EVT_MODE_SHUTDOWN, evt);
 774                 return;
 775         }
 776
 777         /*
 778          * the NMI deadlock-detector uses this.
 779          */
 780         inc_irq_stat(apic_timer_irqs);
 781
 782         evt->event_handler(evt);
 783 }
 784
 785 /*
 786  * Local APIC timer interrupt. This is the most natural way for doing
 787  * local interrupts, but local timer interrupts can be emulated by
 788  * broadcast interrupts too. [in case the hw doesn't support APIC timers]
 789  *
 790  * [ if a single-CPU system runs an SMP kernel then we call the local
 791  *   interrupt as well. Thus we cannot inline the local irq ... ]
 792  */
 793 void __irq_entry smp_apic_timer_interrupt(struct pt_regs *regs)
 794 {
 795         struct pt_regs *old_regs = set_irq_regs(regs);
 796
 797         /*
 798          * NOTE! We'd better ACK the irq immediately,
 799          * because timer handling can be slow.
 800          */
 801         ack_APIC_irq();
 802         /*
 803          * update_process_times() expects us to have done irq_enter().
 804          * Besides, if we don't timer interrupts ignore the global
 805          * interrupt lock, which is the WrongThing (tm) to do.
 806          */
 807         exit_idle();
 808         irq_enter();
 809         local_apic_timer_interrupt();
 810         irq_exit();
 811
 812         set_irq_regs(old_regs);
 813 }
 814
 815 int setup_profiling_timer(unsigned int multiplier)
 816 {
 817         return -EINVAL;
 818 }
 819
 820 /*
 821  * Local APIC start and shutdown
 822  */
 823
 824 /**
 825  * clear_local_APIC - shutdown the local APIC
 826  *
 827  * This is called, when a CPU is disabled and before rebooting, so the state of
 828  * the local APIC has no dangling leftovers. Also used to cleanout any BIOS
 829  * leftovers during boot.
 830  */
 831 void clear_local_APIC(void)
 832 {
 833         int maxlvt;
 834         u32 v;
 835
 836         /* APIC hasn't been mapped yet */
 837         if (!apic_phys)
 838                 return;
 839
 840         maxlvt = lapic_get_maxlvt();
 841         /*
 842          * Masking an LVT entry can trigger a local APIC error
 843          * if the vector is zero. Mask LVTERR first to prevent this.
 844          */
 845         if (maxlvt >= 3) {
 846                 v = ERROR_APIC_VECTOR; /* any non-zero vector will do */
 847                 apic_write(APIC_LVTERR, v | APIC_LVT_MASKED);
 848         }
 849         /*
 850          * Careful: we have to set masks only first to deassert
 851          * any level-triggered sources.
 852          */
 853         v = apic_read(APIC_LVTT);
 854         apic_write(APIC_LVTT, v | APIC_LVT_MASKED);
 855         v = apic_read(APIC_LVT0);
 856         apic_write(APIC_LVT0, v | APIC_LVT_MASKED);
 857         v = apic_read(APIC_LVT1);
 858         apic_write(APIC_LVT1, v | APIC_LVT_MASKED);
 859         if (maxlvt >= 4) {
 860                 v = apic_read(APIC_LVTPC);
 861                 apic_write(APIC_LVTPC, v | APIC_LVT_MASKED);
 862         }
 863
 864         /* lets not touch this if we didn't frob it */
 865 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(X86_MCE_INTEL)
 866         if (maxlvt >= 5) {
 867                 v = apic_read(APIC_LVTTHMR);
 868                 apic_write(APIC_LVTTHMR, v | APIC_LVT_MASKED);
 869         }
 870 #endif
 871         /*
 872          * Clean APIC state for other OSs:
 873          */
 874         apic_write(APIC_LVTT, APIC_LVT_MASKED);
 875         apic_write(APIC_LVT0, APIC_LVT_MASKED);
 876         apic_write(APIC_LVT1, APIC_LVT_MASKED);
 877         if (maxlvt >= 3)
 878                 apic_write(APIC_LVTERR, APIC_LVT_MASKED);
 879         if (maxlvt >= 4)
 880                 apic_write(APIC_LVTPC, APIC_LVT_MASKED);
 881
 882         /* Integrated APIC (!82489DX) ? */
 883         if (lapic_is_integrated()) {
 884                 if (maxlvt > 3)
 885                         /* Clear ESR due to Pentium errata 3AP and 11AP */
 886                         apic_write(APIC_ESR, 0);
 887                 apic_read(APIC_ESR);
 888         }
 889 }
 890
 891 /**
 892  * disable_local_APIC - clear and disable the local APIC
 893  */
 894 void disable_local_APIC(void)
 895 {
 896         unsigned int value;
 897
 898         clear_local_APIC();
 899
 900         /*
 901          * Disable APIC (implies clearing of registers
 902          * for 82489DX!).
 903          */
 904         value = apic_read(APIC_SPIV);
 905         value &= ~APIC_SPIV_APIC_ENABLED;
 906         apic_write(APIC_SPIV, value);
 907
 908 #ifdef CONFIG_X86_32
 909         /*
 910          * When LAPIC was disabled by the BIOS and enabled by the kernel,
 911          * restore the disabled state.
 912          */
 913         if (enabled_via_apicbase) {
 914                 unsigned int l, h;
 915
 916                 rdmsr(MSR_IA32_APICBASE, l, h);
 917                 l &= ~MSR_IA32_APICBASE_ENABLE;
 918                 wrmsr(MSR_IA32_APICBASE, l, h);
 919         }
 920 #endif
 921 }
 922
 923 /*
 924  * If Linux enabled the LAPIC against the BIOS default disable it down before
 925  * re-entering the BIOS on shutdown.  Otherwise the BIOS may get confused and
 926  * not power-off.  Additionally clear all LVT entries before disable_local_APIC
 927  * for the case where Linux didn't enable the LAPIC.
 928  */
 929 void lapic_shutdown(void)
 930 {
 931         unsigned long flags;
 932
 933         if (!cpu_has_apic)
 934                 return;
 935
 936         local_irq_save(flags);
 937
 938 #ifdef CONFIG_X86_32
 939         if (!enabled_via_apicbase)
 940                 clear_local_APIC();
 941         else
 942 #endif
 943                 disable_local_APIC();
 944
 945
 946         local_irq_restore(flags);
 947 }
 948
 949 /*
 950  * This is to verify that we're looking at a real local APIC.
 951  * Check these against your board if the CPUs aren't getting
 952  * started for no apparent reason.
 953  */
 954 int __init verify_local_APIC(void)
 955 {
 956         unsigned int reg0, reg1;
 957
 958         /*
 959          * The version register is read-only in a real APIC.
 960          */
 961         reg0 = apic_read(APIC_LVR);
 962         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg0);
 963         apic_write(APIC_LVR, reg0 ^ APIC_LVR_MASK);
 964         reg1 = apic_read(APIC_LVR);
 965         apic_printk(APIC_DEBUG, "Getting VERSION: %x\n", reg1);
 966
 967         /*
 968          * The two version reads above should print the same
 969          * numbers.  If the second one is different, then we
 970          * poke at a non-APIC.
 971          */
 972         if (reg1 != reg0)
 973                 return 0;
 974
 975         /*
 976          * Check if the version looks reasonably.
 977          */
 978         reg1 = GET_APIC_VERSION(reg0);
 979         if (reg1 == 0x00 || reg1 == 0xff)
 980                 return 0;
 981         reg1 = lapic_get_maxlvt();
 982         if (reg1 < 0x02 || reg1 == 0xff)
 983                 return 0;
 984
 985         /*
 986          * The ID register is read/write in a real APIC.
 987          */
 988         reg0 = apic_read(APIC_ID);
 989         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg0);
 990         apic_write(APIC_ID, reg0 ^ APIC_ID_MASK);
 991         reg1 = apic_read(APIC_ID);
 992         apic_printk(APIC_DEBUG, "Getting ID: %x\n", reg1);
 993         apic_write(APIC_ID, reg0);
 994         if (reg1 != (reg0 ^ APIC_ID_MASK))
 995                 return 0;
 996
 997         /*
 998          * The next two are just to see if we have sane values.
 999          * They're only really relevant if we're in Virtual Wire
1000          * compatibility mode, but most boxes are anymore.
1001          */
1002         reg0 = apic_read(APIC_LVT0);
1003         apic_printk(APIC_DEBUG, "Getting LVT0: %x\n", reg0);
1004         reg1 = apic_read(APIC_LVT1);
1005         apic_printk(APIC_DEBUG, "Getting LVT1: %x\n", reg1);
1006
1007         return 1;
1008 }
1009
1010 /**
1011  * sync_Arb_IDs - synchronize APIC bus arbitration IDs
1012  */
1013 void __init sync_Arb_IDs(void)
1014 {
1015         /*
1016          * Unsupported on P4 - see Intel Dev. Manual Vol. 3, Ch. 8.6.1 And not
1017          * needed on AMD.
1018          */
1019         if (modern_apic() || boot_cpu_data.x86_vendor == X86_VENDOR_AMD)
1020                 return;
1021
1022         /*
1023          * Wait for idle.
1024          */
1025         apic_wait_icr_idle();
1026
1027         apic_printk(APIC_DEBUG, "Synchronizing Arb IDs.\n");
1028         apic_write(APIC_ICR, APIC_DEST_ALLINC |
1029                         APIC_INT_LEVELTRIG | APIC_DM_INIT);
1030 }
1031
1032 /*
1033  * An initial setup of the virtual wire mode.
1034  */
1035 void __init init_bsp_APIC(void)
1036 {
1037         unsigned int value;
1038
1039         /*
1040          * Don't do the setup now if we have a SMP BIOS as the
1041          * through-I/O-APIC virtual wire mode might be active.
1042          */
1043         if (smp_found_config || !cpu_has_apic)
1044                 return;
1045
1046         /*
1047          * Do not trust the local APIC being empty at bootup.
1048          */
1049         clear_local_APIC();
1050
1051         /*
1052          * Enable APIC.
1053          */
1054         value = apic_read(APIC_SPIV);
1055         value &= ~APIC_VECTOR_MASK;
1056         value |= APIC_SPIV_APIC_ENABLED;
1057
1058 #ifdef CONFIG_X86_32
1059         /* This bit is reserved on P4/Xeon and should be cleared */
1060         if ((boot_cpu_data.x86_vendor == X86_VENDOR_INTEL) &&
1061             (boot_cpu_data.x86 == 15))
1062                 value &= ~APIC_SPIV_FOCUS_DISABLED;
1063         else
1064 #endif
1065                 value |= APIC_SPIV_FOCUS_DISABLED;
1066         value |= SPURIOUS_APIC_VECTOR;
1067         apic_write(APIC_SPIV, value);
1068
1069         /*
1070          * Set up the virtual wire mode.
1071          */
1072         apic_write(APIC_LVT0, APIC_DM_EXTINT);
1073         value = APIC_DM_NMI;
1074         if (!lapic_is_integrated())             /* 82489DX */
1075                 value |= APIC_LVT_LEVEL_TRIGGER;
1076         apic_write(APIC_LVT1, value);
1077 }
1078
1079 static void __cpuinit lapic_setup_esr(void)
1080 {
1081         unsigned int oldvalue, value, maxlvt;
1082
1083         if (!lapic_is_integrated()) {
1084                 pr_info("No ESR for 82489DX.\n");
1085                 return;
1086         }
1087
1088         if (esr_disable) {
1089                 /*
1090                  * Something untraceable is creating bad interrupts on
1091                  * secondary quads ... for the moment, just leave the
1092                  * ESR disabled - we can't do anything useful with the
1093                  * errors anyway - mbligh
1094                  */
1095                 pr_info("Leaving ESR disabled.\n");
1096                 return;
1097         }
1098
1099         maxlvt = lapic_get_maxlvt();
1100         if (maxlvt > 3)         /* Due to the Pentium erratum 3AP. */
1101                 apic_write(APIC_ESR, 0);
1102         oldvalue = apic_read(APIC_ESR);
1103
1104         /* enables sending errors */
1105         value = ERROR_APIC_VECTOR;
1106         apic_write(APIC_LVTERR, value);
1107
1108         /*
1109          * spec says clear errors after enabling vector.
1110          */
1111         if (maxlvt > 3)
1112                 apic_write(APIC_ESR, 0);
1113         value = apic_read(APIC_ESR);
1114         if (value != oldvalue)
1115                 apic_printk(APIC_VERBOSE, "ESR value before enabling "
1116                         "vector: 0x%08x  after: 0x%08x\n",
1117                         oldvalue, value);
1118 }
1119
1120
1121 /**
1122  * setup_local_APIC - setup the local APIC
1123  */
1124 void __cpuinit setup_local_APIC(void)
1125 {
1126         unsigned int value;
1127         int i, j;
1128
1129 #ifdef CONFIG_X86_32
1130         /* Pound the ESR really hard over the head with a big hammer - mbligh */
1131         if (lapic_is_integrated() && esr_disable) {
1132                 apic_write(APIC_ESR, 0);
1133                 apic_write(APIC_ESR, 0);
1134                 apic_write(APIC_ESR, 0);
1135                 apic_write(APIC_ESR, 0);
1136         }
1137 #endif
1138
1139         preempt_disable();
1140
1141         /*
1142          * Double-check whether this APIC is really registered.
1143          * This is meaningless in clustered apic mode, so we skip it.
1144          */
1145         if (!apic_id_registered())
1146                 BUG();
1147
1148         /*
1149          * Intel recommends to set DFR, LDR and TPR before enabling
1150          * an APIC.  See e.g. "AP-388 82489DX User's Manual" (Intel
1151          * document number 292116).  So here it goes...
1152          */
1153         init_apic_ldr();
1154
1155         /*
1156          * Set Task Priority to 'accept all'. We never change this
1157          * later on.
1158          */
1159         value = apic_read(APIC_TASKPRI);
1160         value &= ~APIC_TPRI_MASK;
1161         apic_write(APIC_TASKPRI, value);
1162
1163         /*
1164          * After a crash, we no longer service the interrupts and a pending
1165          * interrupt from previous kernel might still have ISR bit set.
1166          *
1167          * Most probably by now CPU has serviced that pending interrupt and
1168          * it might not have done the ack_APIC_irq() because it thought,
1169          * interrupt came from i8259 as ExtInt. LAPIC did not get EOI so it
1170          * does not clear the ISR bit and cpu thinks it has already serivced
1171          * the interrupt. Hence a vector might get locked. It was noticed
1172          * for timer irq (vector 0x31). Issue an extra EOI to clear ISR.
1173          */
1174         for (i = APIC_ISR_NR - 1; i >= 0; i--) {
1175                 value = apic_read(APIC_ISR + i*0x10);
1176                 for (j = 31; j >= 0; j--) {
1177                         if (value & (1<<j))
1178                                 ack_APIC_irq();
1179                 }
1180         }
1181
1182         /*
1183          * Now that we are all set up, enable the APIC
1184          */
1185         value = apic_read(APIC_SPIV);
1186         value &= ~APIC_VECTOR_MASK;
1187         /*
1188          * Enable APIC
1189          */
1190         value |= APIC_SPIV_APIC_ENABLED;
1191
1192 #ifdef CONFIG_X86_32
1193         /*
1194          * Some unknown Intel IO/APIC (or APIC) errata is biting us with
1195          * certain networking cards. If high frequency interrupts are
1196          * happening on a particular IOAPIC pin, plus the IOAPIC routing
1197          * entry is masked/unmasked at a high rate as well then sooner or
1198          * later IOAPIC line gets 'stuck', no more interrupts are received
1199          * from the device. If focus CPU is disabled then the hang goes
1200          * away, oh well :-(
1201          *
1202          * [ This bug can be reproduced easily with a level-triggered
1203          *   PCI Ne2000 networking cards and PII/PIII processors, dual
1204          *   BX chipset. ]
1205          */
1206         /*
1207          * Actually disabling the focus CPU check just makes the hang less
1208          * frequent as it makes the interrupt distributon model be more
1209          * like LRU than MRU (the short-term load is more even across CPUs).
1210          * See also the comment in end_level_ioapic_irq().  --macro
1211          */
1212
1213         /*
1214          * - enable focus processor (bit==0)
1215          * - 64bit mode always use processor focus
1216          *   so no need to set it
1217          */
1218         value &= ~APIC_SPIV_FOCUS_DISABLED;
1219 #endif
1220
1221         /*
1222          * Set spurious IRQ vector
1223          */
1224         value |= SPURIOUS_APIC_VECTOR;
1225         apic_write(APIC_SPIV, value);
1226
1227         /*
1228          * Set up LVT0, LVT1:
1229          *
1230          * set up through-local-APIC on the BP's LINT0. This is not
1231          * strictly necessary in pure symmetric-IO mode, but sometimes
1232          * we delegate interrupts to the 8259A.
1233          */
1234         /*
1235          * TODO: set up through-local-APIC from through-I/O-APIC? --macro
1236          */
1237         value = apic_read(APIC_LVT0) & APIC_LVT_MASKED;
1238         if (!smp_processor_id() && (pic_mode || !value)) {
1239                 value = APIC_DM_EXTINT;
1240                 apic_printk(APIC_VERBOSE, "enabled ExtINT on CPU#%d\n",
1241                                 smp_processor_id());
1242         } else {
1243                 value = APIC_DM_EXTINT | APIC_LVT_MASKED;
1244                 apic_printk(APIC_VERBOSE, "masked ExtINT on CPU#%d\n",
1245                                 smp_processor_id());
1246         }
1247         apic_write(APIC_LVT0, value);
1248
1249         /*
1250          * only the BP should see the LINT1 NMI signal, obviously.
1251          */
1252         if (!smp_processor_id())
1253                 value = APIC_DM_NMI;
1254         else
1255                 value = APIC_DM_NMI | APIC_LVT_MASKED;
1256         if (!lapic_is_integrated())             /* 82489DX */
1257                 value |= APIC_LVT_LEVEL_TRIGGER;
1258         apic_write(APIC_LVT1, value);
1259
1260         preempt_enable();
1261 }
1262
1263 void __cpuinit end_local_APIC_setup(void)
1264 {
1265         lapic_setup_esr();
1266
1267 #ifdef CONFIG_X86_32
1268         {
1269                 unsigned int value;
1270                 /* Disable the local apic timer */
1271                 value = apic_read(APIC_LVTT);
1272                 value |= (APIC_LVT_MASKED | LOCAL_TIMER_VECTOR);
1273                 apic_write(APIC_LVTT, value);
1274         }
1275 #endif
1276
1277         setup_apic_nmi_watchdog(NULL);
1278         apic_pm_activate();
1279 }
1280
1281 #ifdef HAVE_X2APIC
1282 void check_x2apic(void)
1283 {
1284         int msr, msr2;
1285
1286         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1287
1288         if (msr & X2APIC_ENABLE) {
1289                 pr_info("x2apic enabled by BIOS, switching to x2apic ops\n");
1290                 x2apic_preenabled = x2apic = 1;
1291                 apic_ops = &x2apic_ops;
1292         }
1293 }
1294
1295 void enable_x2apic(void)
1296 {
1297         int msr, msr2;
1298
1299         rdmsr(MSR_IA32_APICBASE, msr, msr2);
1300         if (!(msr & X2APIC_ENABLE)) {
1301                 pr_info("Enabling x2apic\n");
1302                 wrmsr(MSR_IA32_APICBASE, msr | X2APIC_ENABLE, 0);
1303         }
1304 }
1305
1306 void __init enable_IR_x2apic(void)
1307 {
1308 #ifdef CONFIG_INTR_REMAP
1309         int ret;
1310         unsigned long flags;
1311
1312         if (!cpu_has_x2apic)
1313                 return;
1314
1315         if (!x2apic_preenabled && disable_x2apic) {
1316                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1317                         "because of nox2apic\n");
1318                 return;
1319         }
1320
1321         if (x2apic_preenabled && disable_x2apic)
1322                 panic("Bios already enabled x2apic, can't enforce nox2apic");
1323
1324         if (!x2apic_preenabled && skip_ioapic_setup) {
1325                 pr_info("Skipped enabling x2apic and Interrupt-remapping "
1326                         "because of skipping io-apic setup\n");
1327                 return;
1328         }
1329
1330         ret = dmar_table_init();
1331         if (ret) {
1332                 pr_info("dmar_table_init() failed with %d:\n", ret);
1333
1334                 if (x2apic_preenabled)
1335                         panic("x2apic enabled by bios. But IR enabling failed");
1336                 else
1337                         pr_info("Not enabling x2apic,Intr-remapping\n");
1338                 return;
1339         }
1340
1341         local_irq_save(flags);
1342         mask_8259A();
1343
1344         ret = save_mask_IO_APIC_setup();
1345         if (ret) {
1346                 pr_info("Saving IO-APIC state failed: %d\n", ret);
1347                 goto end;
1348         }
1349
1350         ret = enable_intr_remapping(1);
1351
1352         if (ret && x2apic_preenabled) {
1353                 local_irq_restore(flags);
1354                 panic("x2apic enabled by bios. But IR enabling failed");
1355         }
1356
1357         if (ret)
1358                 goto end_restore;
1359
1360         if (!x2apic) {
1361                 x2apic = 1;
1362                 apic_ops = &x2apic_ops;
1363                 enable_x2apic();
1364         }
1365
1366 end_restore:
1367         if (ret)
1368                 /*
1369                  * IR enabling failed
1370                  */
1371                 restore_IO_APIC_setup();
1372         else
1373                 reinit_intr_remapped_IO_APIC(x2apic_preenabled);
1374
1375 end:
1376         unmask_8259A();
1377         local_irq_restore(flags);
1378
1379         if (!ret) {
1380                 if (!x2apic_preenabled)
1381                         pr_info("Enabled x2apic and interrupt-remapping\n");
1382                 else
1383                         pr_info("Enabled Interrupt-remapping\n");
1384         } else
1385                 pr_err("Failed to enable Interrupt-remapping and x2apic\n");
1386 #else
1387         if (!cpu_has_x2apic)
1388                 return;
1389
1390         if (x2apic_preenabled)
1391                 panic("x2apic enabled prior OS handover,"
1392                       " enable CONFIG_INTR_REMAP");
1393
1394         pr_info("Enable CONFIG_INTR_REMAP for enabling intr-remapping "
1395                 " and x2apic\n");
1396 #endif
1397
1398         return;
1399 }
1400 #endif /* HAVE_X2APIC */
1401
1402 #ifdef CONFIG_X86_64
1403 /*
1404  * Detect and enable local APICs on non-SMP boards.
1405  * Original code written by Keir Fraser.
1406  * On AMD64 we trust the BIOS - if it says no APIC it is likely
1407  * not correctly set up (usually the APIC timer won't work etc.)
1408  */
1409 static int __init detect_init_APIC(void)
1410 {
1411         if (!cpu_has_apic) {
1412                 pr_info("No local APIC present\n");
1413                 return -1;
1414         }
1415
1416         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1417         boot_cpu_physical_apicid = 0;
1418         return 0;
1419 }
1420 #else
1421 /*
1422  * Detect and initialize APIC
1423  */
1424 static int __init detect_init_APIC(void)
1425 {
1426         u32 h, l, features;
1427
1428         /* Disabled by kernel option? */
1429         if (disable_apic)
1430                 return -1;
1431
1432         switch (boot_cpu_data.x86_vendor) {
1433         case X86_VENDOR_AMD:
1434                 if ((boot_cpu_data.x86 == 6 && boot_cpu_data.x86_model > 1) ||
1435                     (boot_cpu_data.x86 == 15))
1436                         break;
1437                 goto no_apic;
1438         case X86_VENDOR_INTEL:
1439                 if (boot_cpu_data.x86 == 6 || boot_cpu_data.x86 == 15 ||
1440                     (boot_cpu_data.x86 == 5 && cpu_has_apic))
1441                         break;
1442                 goto no_apic;
1443         default:
1444                 goto no_apic;
1445         }
1446
1447         if (!cpu_has_apic) {
1448                 /*
1449                  * Over-ride BIOS and try to enable the local APIC only if
1450                  * "lapic" specified.
1451                  */
1452                 if (!force_enable_local_apic) {
1453                         pr_info("Local APIC disabled by BIOS -- "
1454                                 "you can enable it with \"lapic\"\n");
1455                         return -1;
1456                 }
1457                 /*
1458                  * Some BIOSes disable the local APIC in the APIC_BASE
1459                  * MSR. This can only be done in software for Intel P6 or later
1460                  * and AMD K7 (Model > 1) or later.
1461                  */
1462                 rdmsr(MSR_IA32_APICBASE, l, h);
1463                 if (!(l & MSR_IA32_APICBASE_ENABLE)) {
1464                         pr_info("Local APIC disabled by BIOS -- reenabling.\n");
1465                         l &= ~MSR_IA32_APICBASE_BASE;
1466                         l |= MSR_IA32_APICBASE_ENABLE | APIC_DEFAULT_PHYS_BASE;
1467                         wrmsr(MSR_IA32_APICBASE, l, h);
1468                         enabled_via_apicbase = 1;
1469                 }
1470         }
1471         /*
1472          * The APIC feature bit should now be enabled
1473          * in `cpuid'
1474          */
1475         features = cpuid_edx(1);
1476         if (!(features & (1 << X86_FEATURE_APIC))) {
1477                 pr_warning("Could not enable APIC!\n");
1478                 return -1;
1479         }
1480         set_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1481         mp_lapic_addr = APIC_DEFAULT_PHYS_BASE;
1482
1483         /* The BIOS may have set up the APIC at some other address */
1484         rdmsr(MSR_IA32_APICBASE, l, h);
1485         if (l & MSR_IA32_APICBASE_ENABLE)
1486                 mp_lapic_addr = l & MSR_IA32_APICBASE_BASE;
1487
1488         pr_info("Found and enabled local APIC!\n");
1489
1490         apic_pm_activate();
1491
1492         return 0;
1493
1494 no_apic:
1495         pr_info("No local APIC present or hardware disabled\n");
1496         return -1;
1497 }
1498 #endif
1499
1500 #ifdef CONFIG_X86_64
1501 void __init early_init_lapic_mapping(void)
1502 {
1503         unsigned long phys_addr;
1504
1505         /*
1506          * If no local APIC can be found then go out
1507          * : it means there is no mpatable and MADT
1508          */
1509         if (!smp_found_config)
1510                 return;
1511
1512         phys_addr = mp_lapic_addr;
1513
1514         set_fixmap_nocache(FIX_APIC_BASE, phys_addr);
1515         apic_printk(APIC_VERBOSE, "mapped APIC to %16lx (%16lx)\n",
1516                     APIC_BASE, phys_addr);
1517
1518         /*
1519          * Fetch the APIC ID of the BSP in case we have a
1520          * default configuration (or the MP table is broken).
1521          */
1522         boot_cpu_physical_apicid = read_apic_id();
1523 }
1524 #endif
1525
1526 /**
1527  * init_apic_mappings - initialize APIC mappings
1528  */
1529 void __init init_apic_mappings(void)
1530 {
1531 #ifdef HAVE_X2APIC
1532         if (x2apic) {
1533                 boot_cpu_physical_apicid = read_apic_id();
1534                 return;
1535         }
1536 #endif
1537
1538         /*
1539          * If no local APIC can be found then set up a fake all
1540          * zeroes page to simulate the local APIC and another
1541          * one for the IO-APIC.
1542          */
1543         if (!smp_found_config && detect_init_APIC()) {
1544                 apic_phys = (unsigned long) alloc_bootmem_pages(PAGE_SIZE);
1545                 apic_phys = __pa(apic_phys);
1546         } else
1547                 apic_phys = mp_lapic_addr;
1548
1549         set_fixmap_nocache(FIX_APIC_BASE, apic_phys);
1550         apic_printk(APIC_VERBOSE, "mapped APIC to %08lx (%08lx)\n",
1551                                 APIC_BASE, apic_phys);
1552
1553         /*
1554          * Fetch the APIC ID of the BSP in case we have a
1555          * default configuration (or the MP table is broken).
1556          */
1557         if (boot_cpu_physical_apicid == -1U)
1558                 boot_cpu_physical_apicid = read_apic_id();
1559 }
1560
1561 /*
1562  * This initializes the IO-APIC and APIC hardware if this is
1563  * a UP kernel.
1564  */
1565 int apic_version[MAX_APICS];
1566
1567 int __init APIC_init_uniprocessor(void)
1568 {
1569 #ifdef CONFIG_X86_64
1570         if (disable_apic) {
1571                 pr_info("Apic disabled\n");
1572                 return -1;
1573         }
1574         if (!cpu_has_apic) {
1575                 disable_apic = 1;
1576                 pr_info("Apic disabled by BIOS\n");
1577                 return -1;
1578         }
1579 #else
1580         if (!smp_found_config && !cpu_has_apic)
1581                 return -1;
1582
1583         /*
1584          * Complain if the BIOS pretends there is one.
1585          */
1586         if (!cpu_has_apic &&
1587             APIC_INTEGRATED(apic_version[boot_cpu_physical_apicid])) {
1588                 pr_err("BIOS bug, local APIC 0x%x not detected!...\n",
1589                         boot_cpu_physical_apicid);
1590                 clear_cpu_cap(&boot_cpu_data, X86_FEATURE_APIC);
1591                 return -1;
1592         }
1593 #endif
1594
1595 #ifdef HAVE_X2APIC
1596         enable_IR_x2apic();
1597 #endif
1598 #ifdef CONFIG_X86_64
1599         setup_apic_routing();
1600 #endif
1601
1602         verify_local_APIC();
1603         connect_bsp_APIC();
1604
1605 #ifdef CONFIG_X86_64
1606         apic_write(APIC_ID, SET_APIC_ID(boot_cpu_physical_apicid));
1607 #else
1608         /*
1609          * Hack: In case of kdump, after a crash, kernel might be booting
1610          * on a cpu with non-zero lapic id. But boot_cpu_physical_apicid
1611          * might be zero if read from MP tables. Get it from LAPIC.
1612          */
1613 # ifdef CONFIG_CRASH_DUMP
1614         boot_cpu_physical_apicid = read_apic_id();
1615 # endif
1616 #endif
1617         physid_set_mask_of_physid(boot_cpu_physical_apicid, &phys_cpu_present_map);
1618         setup_local_APIC();
1619
1620 #ifdef CONFIG_X86_64
1621         /*
1622          * Now enable IO-APICs, actually call clear_IO_APIC
1623          * We need clear_IO_APIC before enabling vector on BP
1624          */
1625         if (!skip_ioapic_setup && nr_ioapics)
1626                 enable_IO_APIC();
1627 #endif
1628
1629 #ifdef CONFIG_X86_IO_APIC
1630         if (!smp_found_config || skip_ioapic_setup || !nr_ioapics)
1631 #endif
1632                 localise_nmi_watchdog();
1633         end_local_APIC_setup();
1634
1635 #ifdef CONFIG_X86_IO_APIC
1636         if (smp_found_config && !skip_ioapic_setup && nr_ioapics)
1637                 setup_IO_APIC();
1638 # ifdef CONFIG_X86_64
1639         else
1640                 nr_ioapics = 0;
1641 # endif
1642 #endif
1643
1644 #ifdef CONFIG_X86_64
1645         setup_boot_APIC_clock();
1646         check_nmi_watchdog();
1647 #else
1648         setup_boot_clock();
1649 #endif
1650
1651         return 0;
1652 }
1653
1654 /*
1655  * Local APIC interrupts
1656  */
1657
1658 /*
1659  * This interrupt should _never_ happen with our APIC/SMP architecture
1660  */
1661 void smp_spurious_interrupt(struct pt_regs *regs)
1662 {
1663         u32 v;
1664
1665         exit_idle();
1666         irq_enter();
1667         /*
1668          * Check if this really is a spurious interrupt and ACK it
1669          * if it is a vectored one.  Just in case...
1670          * Spurious interrupts should not be ACKed.
1671          */
1672         v = apic_read(APIC_ISR + ((SPURIOUS_APIC_VECTOR & ~0x1f) >> 1));
1673         if (v & (1 << (SPURIOUS_APIC_VECTOR & 0x1f)))
1674                 ack_APIC_irq();
1675
1676         inc_irq_stat(irq_spurious_count);
1677
1678         /* see sw-dev-man vol 3, chapter 7.4.13.5 */
1679         pr_info("spurious APIC interrupt on CPU#%d, "
1680                 "should never happen.\n", smp_processor_id());
1681         irq_exit();
1682 }
1683
1684 /*
1685  * This interrupt should never happen with our APIC/SMP architecture
1686  */
1687 void smp_error_interrupt(struct pt_regs *regs)
1688 {
1689         u32 v, v1;
1690
1691         exit_idle();
1692         irq_enter();
1693         /* First tickle the hardware, only then report what went on. -- REW */
1694         v = apic_read(APIC_ESR);
1695         apic_write(APIC_ESR, 0);
1696         v1 = apic_read(APIC_ESR);
1697         ack_APIC_irq();
1698         atomic_inc(&irq_err_count);
1699
1700         /*
1701          * Here is what the APIC error bits mean:
1702          * 0: Send CS error
1703          * 1: Receive CS error
1704          * 2: Send accept error
1705          * 3: Receive accept error
1706          * 4: Reserved
1707          * 5: Send illegal vector
1708          * 6: Received illegal vector
1709          * 7: Illegal register address
1710          */
1711         pr_debug("APIC error on CPU%d: %02x(%02x)\n",
1712                 smp_processor_id(), v , v1);
1713         irq_exit();
1714 }
1715
1716 /**
1717  * connect_bsp_APIC - attach the APIC to the interrupt system
1718  */
1719 void __init connect_bsp_APIC(void)
1720 {
1721 #ifdef CONFIG_X86_32
1722         if (pic_mode) {
1723                 /*
1724                  * Do not trust the local APIC being empty at bootup.
1725                  */
1726                 clear_local_APIC();
1727                 /*
1728                  * PIC mode, enable APIC mode in the IMCR, i.e.  connect BSP's
1729                  * local APIC to INT and NMI lines.
1730                  */
1731                 apic_printk(APIC_VERBOSE, "leaving PIC mode, "
1732                                 "enabling APIC mode.\n");
1733                 outb(0x70, 0x22);
1734                 outb(0x01, 0x23);
1735         }
1736 #endif
1737         enable_apic_mode();
1738 }
1739
1740 /**
1741  * disconnect_bsp_APIC - detach the APIC from the interrupt system
1742  * @virt_wire_setup:    indicates, whether virtual wire mode is selected
1743  *
1744  * Virtual wire mode is necessary to deliver legacy interrupts even when the
1745  * APIC is disabled.
1746  */
1747 void disconnect_bsp_APIC(int virt_wire_setup)
1748 {
1749         unsigned int value;
1750
1751 #ifdef CONFIG_X86_32
1752         if (pic_mode) {
1753                 /*
1754                  * Put the board back into PIC mode (has an effect only on
1755                  * certain older boards).  Note that APIC interrupts, including
1756                  * IPIs, won't work beyond this point!  The only exception are
1757                  * INIT IPIs.
1758                  */
1759                 apic_printk(APIC_VERBOSE, "disabling APIC mode, "
1760                                 "entering PIC mode.\n");
1761                 outb(0x70, 0x22);
1762                 outb(0x00, 0x23);
1763                 return;
1764         }
1765 #endif
1766
1767         /* Go back to Virtual Wire compatibility mode */
1768
1769         /* For the spurious interrupt use vector F, and enable it */
1770         value = apic_read(APIC_SPIV);
1771         value &= ~APIC_VECTOR_MASK;
1772         value |= APIC_SPIV_APIC_ENABLED;
1773         value |= 0xf;
1774         apic_write(APIC_SPIV, value);
1775
1776         if (!virt_wire_setup) {
1777                 /*
1778                  * For LVT0 make it edge triggered, active high,
1779                  * external and enabled
1780                  */
1781                 value = apic_read(APIC_LVT0);
1782                 value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1783                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1784                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1785                 value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1786                 value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_EXTINT);
1787                 apic_write(APIC_LVT0, value);
1788         } else {
1789                 /* Disable LVT0 */
1790                 apic_write(APIC_LVT0, APIC_LVT_MASKED);
1791         }
1792
1793         /*
1794          * For LVT1 make it edge triggered, active high,
1795          * nmi and enabled
1796          */
1797         value = apic_read(APIC_LVT1);
1798         value &= ~(APIC_MODE_MASK | APIC_SEND_PENDING |
1799                         APIC_INPUT_POLARITY | APIC_LVT_REMOTE_IRR |
1800                         APIC_LVT_LEVEL_TRIGGER | APIC_LVT_MASKED);
1801         value |= APIC_LVT_REMOTE_IRR | APIC_SEND_PENDING;
1802         value = SET_APIC_DELIVERY_MODE(value, APIC_MODE_NMI);
1803         apic_write(APIC_LVT1, value);
1804 }
1805
1806 void __cpuinit generic_processor_info(int apicid, int version)
1807 {
1808         int cpu;
1809
1810         /*
1811          * Validate version
1812          */
1813         if (version == 0x0) {
1814                 pr_warning("BIOS bug, APIC version is 0 for CPU#%d! "
1815                            "fixing up to 0x10. (tell your hw vendor)\n",
1816                                 version);
1817                 version = 0x10;
1818         }
1819         apic_version[apicid] = version;
1820
1821         if (num_processors >= nr_cpu_ids) {
1822                 int max = nr_cpu_ids;
1823                 int thiscpu = max + disabled_cpus;
1824
1825                 pr_warning(
1826                         "ACPI: NR_CPUS/possible_cpus limit of %i reached."
1827                         "  Processor %d/0x%x ignored.\n", max, thiscpu, apicid);
1828
1829                 disabled_cpus++;
1830                 return;
1831         }
1832
1833         num_processors++;
1834         cpu = cpumask_next_zero(-1, cpu_present_mask);
1835
1836         physid_set(apicid, phys_cpu_present_map);
1837         if (apicid == boot_cpu_physical_apicid) {
1838                 /*
1839                  * x86_bios_cpu_apicid is required to have processors listed
1840                  * in same order as logical cpu numbers. Hence the first
1841                  * entry is BSP, and so on.
1842                  */
1843                 cpu = 0;
1844         }
1845         if (apicid > max_physical_apicid)
1846                 max_physical_apicid = apicid;
1847
1848 #ifdef CONFIG_X86_32
1849         /*
1850          * Would be preferable to switch to bigsmp when CONFIG_HOTPLUG_CPU=y
1851          * but we need to work other dependencies like SMP_SUSPEND etc
1852          * before this can be done without some confusion.
1853          * if (CPU_HOTPLUG_ENABLED || num_processors > 8)
1854          *       - Ashok Raj <ashok.raj@intel.com>
1855          */
1856         if (max_physical_apicid >= 8) {
1857                 switch (boot_cpu_data.x86_vendor) {
1858                 case X86_VENDOR_INTEL:
1859                         if (!APIC_XAPIC(version)) {
1860                                 def_to_bigsmp = 0;
1861                                 break;
1862                         }
1863                         /* If P4 and above fall through */
1864                 case X86_VENDOR_AMD:
1865                         def_to_bigsmp = 1;
1866                 }
1867         }
1868 #endif
1869
1870 #if defined(CONFIG_X86_SMP) || defined(CONFIG_X86_64)
1871         /* are we being called early in kernel startup? */
1872         if (early_per_cpu_ptr(x86_cpu_to_apicid)) {
1873                 u16 *cpu_to_apicid = early_per_cpu_ptr(x86_cpu_to_apicid);
1874                 u16 *bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
1875
1876                 cpu_to_apicid[cpu] = apicid;
1877                 bios_cpu_apicid[cpu] = apicid;
1878         } else {
1879                 per_cpu(x86_cpu_to_apicid, cpu) = apicid;
1880                 per_cpu(x86_bios_cpu_apicid, cpu) = apicid;
1881         }
1882 #endif
1883
1884         set_cpu_possible(cpu, true);
1885         set_cpu_present(cpu, true);
1886 }
1887
1888 #ifdef CONFIG_X86_64
1889 int hard_smp_processor_id(void)
1890 {
1891         return read_apic_id();
1892 }
1893 #endif
1894
1895 /*
1896  * Power management
1897  */
1898 #ifdef CONFIG_PM
1899
1900 static struct {
1901         /*
1902          * 'active' is true if the local APIC was enabled by us and
1903          * not the BIOS; this signifies that we are also responsible
1904          * for disabling it before entering apm/acpi suspend
1905          */
1906         int active;
1907         /* r/w apic fields */
1908         unsigned int apic_id;
1909         unsigned int apic_taskpri;
1910         unsigned int apic_ldr;
1911         unsigned int apic_dfr;
1912         unsigned int apic_spiv;
1913         unsigned int apic_lvtt;
1914         unsigned int apic_lvtpc;
1915         unsigned int apic_lvt0;
1916         unsigned int apic_lvt1;
1917         unsigned int apic_lvterr;
1918         unsigned int apic_tmict;
1919         unsigned int apic_tdcr;
1920         unsigned int apic_thmr;
1921 } apic_pm_state;
1922
1923 static int lapic_suspend(struct sys_device *dev, pm_message_t state)
1924 {
1925         unsigned long flags;
1926         int maxlvt;
1927
1928         if (!apic_pm_state.active)
1929                 return 0;
1930
1931         maxlvt = lapic_get_maxlvt();
1932
1933         apic_pm_state.apic_id = apic_read(APIC_ID);
1934         apic_pm_state.apic_taskpri = apic_read(APIC_TASKPRI);
1935         apic_pm_state.apic_ldr = apic_read(APIC_LDR);
1936         apic_pm_state.apic_dfr = apic_read(APIC_DFR);
1937         apic_pm_state.apic_spiv = apic_read(APIC_SPIV);
1938         apic_pm_state.apic_lvtt = apic_read(APIC_LVTT);
1939         if (maxlvt >= 4)
1940                 apic_pm_state.apic_lvtpc = apic_read(APIC_LVTPC);
1941         apic_pm_state.apic_lvt0 = apic_read(APIC_LVT0);
1942         apic_pm_state.apic_lvt1 = apic_read(APIC_LVT1);
1943         apic_pm_state.apic_lvterr = apic_read(APIC_LVTERR);
1944         apic_pm_state.apic_tmict = apic_read(APIC_TMICT);
1945         apic_pm_state.apic_tdcr = apic_read(APIC_TDCR);
1946 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1947         if (maxlvt >= 5)
1948                 apic_pm_state.apic_thmr = apic_read(APIC_LVTTHMR);
1949 #endif
1950
1951         local_irq_save(flags);
1952         disable_local_APIC();
1953         local_irq_restore(flags);
1954         return 0;
1955 }
1956
1957 static int lapic_resume(struct sys_device *dev)
1958 {
1959         unsigned int l, h;
1960         unsigned long flags;
1961         int maxlvt;
1962
1963         if (!apic_pm_state.active)
1964                 return 0;
1965
1966         maxlvt = lapic_get_maxlvt();
1967
1968         local_irq_save(flags);
1969
1970 #ifdef HAVE_X2APIC
1971         if (x2apic)
1972                 enable_x2apic();
1973         else
1974 #endif
1975         {
1976                 /*
1977                  * Make sure the APICBASE points to the right address
1978                  *
1979                  * FIXME! This will be wrong if we ever support suspend on
1980                  * SMP! We'll need to do this as part of the CPU restore!
1981                  */
1982                 rdmsr(MSR_IA32_APICBASE, l, h);
1983                 l &= ~MSR_IA32_APICBASE_BASE;
1984                 l |= MSR_IA32_APICBASE_ENABLE | mp_lapic_addr;
1985                 wrmsr(MSR_IA32_APICBASE, l, h);
1986         }
1987
1988         apic_write(APIC_LVTERR, ERROR_APIC_VECTOR | APIC_LVT_MASKED);
1989         apic_write(APIC_ID, apic_pm_state.apic_id);
1990         apic_write(APIC_DFR, apic_pm_state.apic_dfr);
1991         apic_write(APIC_LDR, apic_pm_state.apic_ldr);
1992         apic_write(APIC_TASKPRI, apic_pm_state.apic_taskpri);
1993         apic_write(APIC_SPIV, apic_pm_state.apic_spiv);
1994         apic_write(APIC_LVT0, apic_pm_state.apic_lvt0);
1995         apic_write(APIC_LVT1, apic_pm_state.apic_lvt1);
1996 #if defined(CONFIG_X86_MCE_P4THERMAL) || defined(CONFIG_X86_MCE_INTEL)
1997         if (maxlvt >= 5)
1998                 apic_write(APIC_LVTTHMR, apic_pm_state.apic_thmr);
1999 #endif
2000         if (maxlvt >= 4)
2001                 apic_write(APIC_LVTPC, apic_pm_state.apic_lvtpc);
2002         apic_write(APIC_LVTT, apic_pm_state.apic_lvtt);
2003         apic_write(APIC_TDCR, apic_pm_state.apic_tdcr);
2004         apic_write(APIC_TMICT, apic_pm_state.apic_tmict);
2005         apic_write(APIC_ESR, 0);
2006         apic_read(APIC_ESR);
2007         apic_write(APIC_LVTERR, apic_pm_state.apic_lvterr);
2008         apic_write(APIC_ESR, 0);
2009         apic_read(APIC_ESR);
2010
2011         local_irq_restore(flags);
2012
2013         return 0;
2014 }
2015
2016 /*
2017  * This device has no shutdown method - fully functioning local APICs
2018  * are needed on every CPU up until machine_halt/restart/poweroff.
2019  */
2020
2021 static struct sysdev_class lapic_sysclass = {
2022         .name           = "lapic",
2023         .resume         = lapic_resume,
2024         .suspend        = lapic_suspend,
2025 };
2026
2027 static struct sys_device device_lapic = {
2028         .id     = 0,
2029         .cls    = &lapic_sysclass,
2030 };
2031
2032 static void __cpuinit apic_pm_activate(void)
2033 {
2034         apic_pm_state.active = 1;
2035 }
2036
2037 static int __init init_lapic_sysfs(void)
2038 {
2039         int error;
2040
2041         if (!cpu_has_apic)
2042                 return 0;
2043         /* XXX: remove suspend/resume procs if !apic_pm_state.active? */
2044
2045         error = sysdev_class_register(&lapic_sysclass);
2046         if (!error)
2047                 error = sysdev_register(&device_lapic);
2048         return error;
2049 }
2050 device_initcall(init_lapic_sysfs);
2051
2052 #else   /* CONFIG_PM */
2053
2054 static void apic_pm_activate(void) { }
2055
2056 #endif  /* CONFIG_PM */
2057
2058 #ifdef CONFIG_X86_64
2059 /*
2060  * apic_is_clustered_box() -- Check if we can expect good TSC
2061  *
2062  * Thus far, the major user of this is IBM's Summit2 series:
2063  *
2064  * Clustered boxes may have unsynced TSC problems if they are
2065  * multi-chassis. Use available data to take a good guess.
2066  * If in doubt, go HPET.
2067  */
2068 __cpuinit int apic_is_clustered_box(void)
2069 {
2070         int i, clusters, zeros;
2071         unsigned id;
2072         u16 *bios_cpu_apicid;
2073         DECLARE_BITMAP(clustermap, NUM_APIC_CLUSTERS);
2074
2075         /*
2076          * there is not this kind of box with AMD CPU yet.
2077          * Some AMD box with quadcore cpu and 8 sockets apicid
2078          * will be [4, 0x23] or [8, 0x27] could be thought to
2079          * vsmp box still need checking...
2080          */
2081         if ((boot_cpu_data.x86_vendor == X86_VENDOR_AMD) && !is_vsmp_box())
2082                 return 0;
2083
2084         bios_cpu_apicid = early_per_cpu_ptr(x86_bios_cpu_apicid);
2085         bitmap_zero(clustermap, NUM_APIC_CLUSTERS);
2086
2087         for (i = 0; i < nr_cpu_ids; i++) {
2088                 /* are we being called early in kernel startup? */
2089                 if (bios_cpu_apicid) {
2090                         id = bios_cpu_apicid[i];
2091                 } else if (i < nr_cpu_ids) {
2092                         if (cpu_present(i))
2093                                 id = per_cpu(x86_bios_cpu_apicid, i);
2094                         else
2095                                 continue;
2096                 } else
2097                         break;
2098
2099                 if (id != BAD_APICID)
2100                         __set_bit(APIC_CLUSTERID(id), clustermap);
2101         }
2102
2103         /* Problem:  Partially populated chassis may not have CPUs in some of
2104          * the APIC clusters they have been allocated.  Only present CPUs have
2105          * x86_bios_cpu_apicid entries, thus causing zeroes in the bitmap.
2106          * Since clusters are allocated sequentially, count zeros only if
2107          * they are bounded by ones.
2108          */
2109         clusters = 0;
2110         zeros = 0;
2111         for (i = 0; i < NUM_APIC_CLUSTERS; i++) {
2112                 if (test_bit(i, clustermap)) {
2113                         clusters += 1 + zeros;
2114                         zeros = 0;
2115                 } else
2116                         ++zeros;
2117         }
2118
2119         /* ScaleMP vSMPowered boxes have one cluster per board and TSCs are
2120          * not guaranteed to be synced between boards
2121          */
2122         if (is_vsmp_box() && clusters > 1)
2123                 return 1;
2124
2125         /*
2126          * If clusters > 2, then should be multi-chassis.
2127          * May have to revisit this when multi-core + hyperthreaded CPUs come
2128          * out, but AFAIK this will work even for them.
2129          */
2130         return (clusters > 2);
2131 }
2132 #endif
2133
2134 /*
2135  * APIC command line parameters
2136  */
2137 static int __init setup_disableapic(char *arg)
2138 {
2139         disable_apic = 1;
2140         setup_clear_cpu_cap(X86_FEATURE_APIC);
2141         return 0;
2142 }
2143 early_param("disableapic", setup_disableapic);
2144
2145 /* same as disableapic, for compatibility */
2146 static int __init setup_nolapic(char *arg)
2147 {
2148         return setup_disableapic(arg);
2149 }
2150 early_param("nolapic", setup_nolapic);
2151
2152 static int __init parse_lapic_timer_c2_ok(char *arg)
2153 {
2154         local_apic_timer_c2_ok = 1;
2155         return 0;
2156 }
2157 early_param("lapic_timer_c2_ok", parse_lapic_timer_c2_ok);
2158
2159 static int __init parse_disable_apic_timer(char *arg)
2160 {
2161         disable_apic_timer = 1;
2162         return 0;
2163 }
2164 early_param("noapictimer", parse_disable_apic_timer);
2165
2166 static int __init parse_nolapic_timer(char *arg)
2167 {
2168         disable_apic_timer = 1;
2169         return 0;
2170 }
2171 early_param("nolapic_timer", parse_nolapic_timer);
2172
2173 static int __init apic_set_verbosity(char *arg)
2174 {
2175         if (!arg)  {
2176 #ifdef CONFIG_X86_64
2177                 skip_ioapic_setup = 0;
2178                 return 0;
2179 #endif
2180                 return -EINVAL;
2181         }
2182
2183         if (strcmp("debug", arg) == 0)
2184                 apic_verbosity = APIC_DEBUG;
2185         else if (strcmp("verbose", arg) == 0)
2186                 apic_verbosity = APIC_VERBOSE;
2187         else {
2188                 pr_warning("APIC Verbosity level %s not recognised"
2189                         " use apic=verbose or apic=debug\n", arg);
2190                 return -EINVAL;
2191         }
2192
2193         return 0;
2194 }
2195 early_param("apic", apic_set_verbosity);
2196
2197 static int __init lapic_insert_resource(void)
2198 {
2199         if (!apic_phys)
2200                 return -1;
2201
2202         /* Put local APIC into the resource map. */
2203         lapic_resource.start = apic_phys;
2204         lapic_resource.end = lapic_resource.start + PAGE_SIZE - 1;
2205         insert_resource(&iomem_resource, &lapic_resource);
2206
2207         return 0;
2208 }
2209
2210 /*
2211  * need call insert after e820_reserve_resources()
2212  * that is using request_resource
2213  */
2214 late_initcall(lapic_insert_resource);