arch/x86/include/asm/apicdef.h

   1 #ifndef _ASM_X86_APICDEF_H
   2 #define _ASM_X86_APICDEF_H
   3
   4 /*
   5  * Constants for various Intel APICs. (local APIC, IOAPIC, etc.)
   6  *
   7  * Alan Cox <Alan.Cox@linux.org>, 1995.
   8  * Ingo Molnar <mingo@redhat.com>, 1999, 2000
   9  */
  10
  11 #define APIC_DEFAULT_PHYS_BASE  0xfee00000
  12
  13 #define APIC_ID         0x20
  14
  15 #define APIC_LVR        0x30
  16 #define         APIC_LVR_MASK           0xFF00FF
  17 #define         GET_APIC_VERSION(x)     ((x) & 0xFFu)
  18 #define         GET_APIC_MAXLVT(x)      (((x) >> 16) & 0xFFu)
  19 #ifdef CONFIG_X86_32
  20 #  define       APIC_INTEGRATED(x)      ((x) & 0xF0u)
  21 #else
  22 #  define       APIC_INTEGRATED(x)      (1)
  23 #endif
  24 #define         APIC_XAPIC(x)           ((x) >= 0x14)
  25 #define APIC_TASKPRI    0x80
  26 #define         APIC_TPRI_MASK          0xFFu
  27 #define APIC_ARBPRI     0x90
  28 #define         APIC_ARBPRI_MASK        0xFFu
  29 #define APIC_PROCPRI    0xA0
  30 #define APIC_EOI        0xB0
  31 #define         APIC_EIO_ACK            0x0
  32 #define APIC_RRR        0xC0
  33 #define APIC_LDR        0xD0
  34 #define         APIC_LDR_MASK           (0xFFu << 24)
  35 #define         GET_APIC_LOGICAL_ID(x)  (((x) >> 24) & 0xFFu)
  36 #define         SET_APIC_LOGICAL_ID(x)  (((x) << 24))
  37 #define         APIC_ALL_CPUS           0xFFu
  38 #define APIC_DFR        0xE0
  39 #define         APIC_DFR_CLUSTER                0x0FFFFFFFul
  40 #define         APIC_DFR_FLAT                   0xFFFFFFFFul
  41 #define APIC_SPIV       0xF0
  42 #define         APIC_SPIV_FOCUS_DISABLED        (1 << 9)
  43 #define         APIC_SPIV_APIC_ENABLED          (1 << 8)
  44 #define APIC_ISR        0x100
  45 #define APIC_ISR_NR     0x8     /* Number of 32 bit ISR registers. */
  46 #define APIC_TMR        0x180
  47 #define APIC_IRR        0x200
  48 #define APIC_ESR        0x280
  49 #define         APIC_ESR_SEND_CS        0x00001
  50 #define         APIC_ESR_RECV_CS        0x00002
  51 #define         APIC_ESR_SEND_ACC       0x00004
  52 #define         APIC_ESR_RECV_ACC       0x00008
  53 #define         APIC_ESR_SENDILL        0x00020
  54 #define         APIC_ESR_RECVILL        0x00040
  55 #define         APIC_ESR_ILLREGA        0x00080
  56 #define APIC_ICR        0x300
  57 #define         APIC_DEST_SELF          0x40000
  58 #define         APIC_DEST_ALLINC        0x80000
  59 #define         APIC_DEST_ALLBUT        0xC0000
  60 #define         APIC_ICR_RR_MASK        0x30000
  61 #define         APIC_ICR_RR_INVALID     0x00000
  62 #define         APIC_ICR_RR_INPROG      0x10000
  63 #define         APIC_ICR_RR_VALID       0x20000
  64 #define         APIC_INT_LEVELTRIG      0x08000
  65 #define         APIC_INT_ASSERT         0x04000
  66 #define         APIC_ICR_BUSY           0x01000
  67 #define         APIC_DEST_LOGICAL       0x00800
  68 #define         APIC_DEST_PHYSICAL      0x00000
  69 #define         APIC_DM_FIXED           0x00000
  70 #define         APIC_DM_LOWEST          0x00100
  71 #define         APIC_DM_SMI             0x00200
  72 #define         APIC_DM_REMRD           0x00300
  73 #define         APIC_DM_NMI             0x00400
  74 #define         APIC_DM_INIT            0x00500
  75 #define         APIC_DM_STARTUP         0x00600
  76 #define         APIC_DM_EXTINT          0x00700
  77 #define         APIC_VECTOR_MASK        0x000FF
  78 #define APIC_ICR2       0x310
  79 #define         GET_APIC_DEST_FIELD(x)  (((x) >> 24) & 0xFF)
  80 #define         SET_APIC_DEST_FIELD(x)  ((x) << 24)
  81 #define APIC_LVTT       0x320
  82 #define APIC_LVTTHMR    0x330
  83 #define APIC_LVTPC      0x340
  84 #define APIC_LVT0       0x350
  85 #define         APIC_LVT_TIMER_BASE_MASK        (0x3 << 18)
  86 #define         GET_APIC_TIMER_BASE(x)          (((x) >> 18) & 0x3)
  87 #define         SET_APIC_TIMER_BASE(x)          (((x) << 18))
  88 #define         APIC_TIMER_BASE_CLKIN           0x0
  89 #define         APIC_TIMER_BASE_TMBASE          0x1
  90 #define         APIC_TIMER_BASE_DIV             0x2
  91 #define         APIC_LVT_TIMER_PERIODIC         (1 << 17)
  92 #define         APIC_LVT_MASKED                 (1 << 16)
  93 #define         APIC_LVT_LEVEL_TRIGGER          (1 << 15)
  94 #define         APIC_LVT_REMOTE_IRR             (1 << 14)
  95 #define         APIC_INPUT_POLARITY             (1 << 13)
  96 #define         APIC_SEND_PENDING               (1 << 12)
  97 #define         APIC_MODE_MASK                  0x700
  98 #define         GET_APIC_DELIVERY_MODE(x)       (((x) >> 8) & 0x7)
  99 #define         SET_APIC_DELIVERY_MODE(x, y)    (((x) & ~0x700) | ((y) << 8))
 100 #define                 APIC_MODE_FIXED         0x0
 101 #define                 APIC_MODE_NMI           0x4
 102 #define                 APIC_MODE_EXTINT        0x7
 103 #define APIC_LVT1       0x360
 104 #define APIC_LVTERR     0x370
 105 #define APIC_TMICT      0x380
 106 #define APIC_TMCCT      0x390
 107 #define APIC_TDCR       0x3E0
 108 #define APIC_SELF_IPI   0x3F0
 109 #define         APIC_TDR_DIV_TMBASE     (1 << 2)
 110 #define         APIC_TDR_DIV_1          0xB
 111 #define         APIC_TDR_DIV_2          0x0
 112 #define         APIC_TDR_DIV_4          0x1
 113 #define         APIC_TDR_DIV_8          0x2
 114 #define         APIC_TDR_DIV_16         0x3
 115 #define         APIC_TDR_DIV_32         0x8
 116 #define         APIC_TDR_DIV_64         0x9
 117 #define         APIC_TDR_DIV_128        0xA
 118 #define APIC_EILVT0     0x500
 119 #define         APIC_EILVT_NR_AMD_K8    1       /* # of extended interrupts */
 120 #define         APIC_EILVT_NR_AMD_10H   4
 121 #define         APIC_EILVT_LVTOFF(x)    (((x) >> 4) & 0xF)
 122 #define         APIC_EILVT_MSG_FIX      0x0
 123 #define         APIC_EILVT_MSG_SMI      0x2
 124 #define         APIC_EILVT_MSG_NMI      0x4
 125 #define         APIC_EILVT_MSG_EXT      0x7
 126 #define         APIC_EILVT_MASKED       (1 << 16)
 127 #define APIC_EILVT1     0x510
 128 #define APIC_EILVT2     0x520
 129 #define APIC_EILVT3     0x530
 130
 131 #define APIC_BASE (fix_to_virt(FIX_APIC_BASE))
 132 #define APIC_BASE_MSR   0x800
 133 #define X2APIC_ENABLE   (1UL << 10)
 134
 135 /* get MAX_IO_APICS */
 136 #include <asm/apicnum.h>
 137
 138 /*
 139  * All x86-64 systems are xAPIC compatible.
 140  * In the following, "apicid" is a physical APIC ID.
 141  */
 142 #define XAPIC_DEST_CPUS_SHIFT   4
 143 #define XAPIC_DEST_CPUS_MASK    ((1u << XAPIC_DEST_CPUS_SHIFT) - 1)
 144 #define XAPIC_DEST_CLUSTER_MASK (XAPIC_DEST_CPUS_MASK << XAPIC_DEST_CPUS_SHIFT)
 145 #define APIC_CLUSTER(apicid)    ((apicid) & XAPIC_DEST_CLUSTER_MASK)
 146 #define APIC_CLUSTERID(apicid)  (APIC_CLUSTER(apicid) >> XAPIC_DEST_CPUS_SHIFT)
 147 #define APIC_CPUID(apicid)      ((apicid) & XAPIC_DEST_CPUS_MASK)
 148 #define NUM_APIC_CLUSTERS       ((BAD_APICID + 1) >> XAPIC_DEST_CPUS_SHIFT)
 149
 150 /*
 151  * the local APIC register structure, memory mapped. Not terribly well
 152  * tested, but we might eventually use this one in the future - the
 153  * problem why we cannot use it right now is the P5 APIC, it has an
 154  * errata which cannot take 8-bit reads and writes, only 32-bit ones ...
 155  */
 156 #define u32 unsigned int
 157
 158 struct local_apic {
 159
 160 /*000*/ struct { u32 __reserved[4]; } __reserved_01;
 161
 162 /*010*/ struct { u32 __reserved[4]; } __reserved_02;
 163
 164 /*020*/ struct { /* APIC ID Register */
 165                 u32   __reserved_1      : 24,
 166                         phys_apic_id    :  4,
 167                         __reserved_2    :  4;
 168                 u32 __reserved[3];
 169         } id;
 170
 171 /*030*/ const
 172         struct { /* APIC Version Register */
 173                 u32   version           :  8,
 174                         __reserved_1    :  8,
 175                         max_lvt         :  8,
 176                         __reserved_2    :  8;
 177                 u32 __reserved[3];
 178         } version;
 179
 180 /*040*/ struct { u32 __reserved[4]; } __reserved_03;
 181
 182 /*050*/ struct { u32 __reserved[4]; } __reserved_04;
 183
 184 /*060*/ struct { u32 __reserved[4]; } __reserved_05;
 185
 186 /*070*/ struct { u32 __reserved[4]; } __reserved_06;
 187
 188 /*080*/ struct { /* Task Priority Register */
 189                 u32   priority  :  8,
 190                         __reserved_1    : 24;
 191                 u32 __reserved_2[3];
 192         } tpr;
 193
 194 /*090*/ const
 195         struct { /* Arbitration Priority Register */
 196                 u32   priority  :  8,
 197                         __reserved_1    : 24;
 198                 u32 __reserved_2[3];
 199         } apr;
 200
 201 /*0A0*/ const
 202         struct { /* Processor Priority Register */
 203                 u32   priority  :  8,
 204                         __reserved_1    : 24;
 205                 u32 __reserved_2[3];
 206         } ppr;
 207
 208 /*0B0*/ struct { /* End Of Interrupt Register */
 209                 u32   eoi;
 210                 u32 __reserved[3];
 211         } eoi;
 212
 213 /*0C0*/ struct { u32 __reserved[4]; } __reserved_07;
 214
 215 /*0D0*/ struct { /* Logical Destination Register */
 216                 u32   __reserved_1      : 24,
 217                         logical_dest    :  8;
 218                 u32 __reserved_2[3];
 219         } ldr;
 220
 221 /*0E0*/ struct { /* Destination Format Register */
 222                 u32   __reserved_1      : 28,
 223                         model           :  4;
 224                 u32 __reserved_2[3];
 225         } dfr;
 226
 227 /*0F0*/ struct { /* Spurious Interrupt Vector Register */
 228                 u32     spurious_vector :  8,
 229                         apic_enabled    :  1,
 230                         focus_cpu       :  1,
 231                         __reserved_2    : 22;
 232                 u32 __reserved_3[3];
 233         } svr;
 234
 235 /*100*/ struct { /* In Service Register */
 236 /*170*/         u32 bitfield;
 237                 u32 __reserved[3];
 238         } isr [8];
 239
 240 /*180*/ struct { /* Trigger Mode Register */
 241 /*1F0*/         u32 bitfield;
 242                 u32 __reserved[3];
 243         } tmr [8];
 244
 245 /*200*/ struct { /* Interrupt Request Register */
 246 /*270*/         u32 bitfield;
 247                 u32 __reserved[3];
 248         } irr [8];
 249
 250 /*280*/ union { /* Error Status Register */
 251                 struct {
 252                         u32   send_cs_error                     :  1,
 253                                 receive_cs_error                :  1,
 254                                 send_accept_error               :  1,
 255                                 receive_accept_error            :  1,
 256                                 __reserved_1                    :  1,
 257                                 send_illegal_vector             :  1,
 258                                 receive_illegal_vector          :  1,
 259                                 illegal_register_address        :  1,
 260                                 __reserved_2                    : 24;
 261                         u32 __reserved_3[3];
 262                 } error_bits;
 263                 struct {
 264                         u32 errors;
 265                         u32 __reserved_3[3];
 266                 } all_errors;
 267         } esr;
 268
 269 /*290*/ struct { u32 __reserved[4]; } __reserved_08;
 270
 271 /*2A0*/ struct { u32 __reserved[4]; } __reserved_09;
 272
 273 /*2B0*/ struct { u32 __reserved[4]; } __reserved_10;
 274
 275 /*2C0*/ struct { u32 __reserved[4]; } __reserved_11;
 276
 277 /*2D0*/ struct { u32 __reserved[4]; } __reserved_12;
 278
 279 /*2E0*/ struct { u32 __reserved[4]; } __reserved_13;
 280
 281 /*2F0*/ struct { u32 __reserved[4]; } __reserved_14;
 282
 283 /*300*/ struct { /* Interrupt Command Register 1 */
 284                 u32   vector                    :  8,
 285                         delivery_mode           :  3,
 286                         destination_mode        :  1,
 287                         delivery_status         :  1,
 288                         __reserved_1            :  1,
 289                         level                   :  1,
 290                         trigger                 :  1,
 291                         __reserved_2            :  2,
 292                         shorthand               :  2,
 293                         __reserved_3            :  12;
 294                 u32 __reserved_4[3];
 295         } icr1;
 296
 297 /*310*/ struct { /* Interrupt Command Register 2 */
 298                 union {
 299                         u32   __reserved_1      : 24,
 300                                 phys_dest       :  4,
 301                                 __reserved_2    :  4;
 302                         u32   __reserved_3      : 24,
 303                                 logical_dest    :  8;
 304                 } dest;
 305                 u32 __reserved_4[3];
 306         } icr2;
 307
 308 /*320*/ struct { /* LVT - Timer */
 309                 u32   vector            :  8,
 310                         __reserved_1    :  4,
 311                         delivery_status :  1,
 312                         __reserved_2    :  3,
 313                         mask            :  1,
 314                         timer_mode      :  1,
 315                         __reserved_3    : 14;
 316                 u32 __reserved_4[3];
 317         } lvt_timer;
 318
 319 /*330*/ struct { /* LVT - Thermal Sensor */
 320                 u32  vector             :  8,
 321                         delivery_mode   :  3,
 322                         __reserved_1    :  1,
 323                         delivery_status :  1,
 324                         __reserved_2    :  3,
 325                         mask            :  1,
 326                         __reserved_3    : 15;
 327                 u32 __reserved_4[3];
 328         } lvt_thermal;
 329
 330 /*340*/ struct { /* LVT - Performance Counter */
 331                 u32   vector            :  8,
 332                         delivery_mode   :  3,
 333                         __reserved_1    :  1,
 334                         delivery_status :  1,
 335                         __reserved_2    :  3,
 336                         mask            :  1,
 337                         __reserved_3    : 15;
 338                 u32 __reserved_4[3];
 339         } lvt_pc;
 340
 341 /*350*/ struct { /* LVT - LINT0 */
 342                 u32   vector            :  8,
 343                         delivery_mode   :  3,
 344                         __reserved_1    :  1,
 345                         delivery_status :  1,
 346                         polarity        :  1,
 347                         remote_irr      :  1,
 348                         trigger         :  1,
 349                         mask            :  1,
 350                         __reserved_2    : 15;
 351                 u32 __reserved_3[3];
 352         } lvt_lint0;
 353
 354 /*360*/ struct { /* LVT - LINT1 */
 355                 u32   vector            :  8,
 356                         delivery_mode   :  3,
 357                         __reserved_1    :  1,
 358                         delivery_status :  1,
 359                         polarity        :  1,
 360                         remote_irr      :  1,
 361                         trigger         :  1,
 362                         mask            :  1,
 363                         __reserved_2    : 15;
 364                 u32 __reserved_3[3];
 365         } lvt_lint1;
 366
 367 /*370*/ struct { /* LVT - Error */
 368                 u32   vector            :  8,
 369                         __reserved_1    :  4,
 370                         delivery_status :  1,
 371                         __reserved_2    :  3,
 372                         mask            :  1,
 373                         __reserved_3    : 15;
 374                 u32 __reserved_4[3];
 375         } lvt_error;
 376
 377 /*380*/ struct { /* Timer Initial Count Register */
 378                 u32   initial_count;
 379                 u32 __reserved_2[3];
 380         } timer_icr;
 381
 382 /*390*/ const
 383         struct { /* Timer Current Count Register */
 384                 u32   curr_count;
 385                 u32 __reserved_2[3];
 386         } timer_ccr;
 387
 388 /*3A0*/ struct { u32 __reserved[4]; } __reserved_16;
 389
 390 /*3B0*/ struct { u32 __reserved[4]; } __reserved_17;
 391
 392 /*3C0*/ struct { u32 __reserved[4]; } __reserved_18;
 393
 394 /*3D0*/ struct { u32 __reserved[4]; } __reserved_19;
 395
 396 /*3E0*/ struct { /* Timer Divide Configuration Register */
 397                 u32   divisor           :  4,
 398                         __reserved_1    : 28;
 399                 u32 __reserved_2[3];
 400         } timer_dcr;
 401
 402 /*3F0*/ struct { u32 __reserved[4]; } __reserved_20;
 403
 404 } __attribute__ ((packed));
 405
 406 #undef u32
 407
 408 #ifdef CONFIG_X86_32
 409  #define BAD_APICID 0xFFu
 410 #else
 411  #define BAD_APICID 0xFFFFu
 412 #endif
 413 #endif /* _ASM_X86_APICDEF_H */