arch/sh/kernel/cpu/sh4/probe.c

   1 /*
   2  * arch/sh/kernel/cpu/sh4/probe.c
   3  *
   4  * CPU Subtype Probing for SH-4.
   5  *
   6  * Copyright (C) 2001 - 2007  Paul Mundt
   7  * Copyright (C) 2003  Richard Curnow
   8  *
   9  * This file is subject to the terms and conditions of the GNU General Public
  10  * License.  See the file "COPYING" in the main directory of this archive
  11  * for more details.
  12  */
  13 #include <linux/init.h>
  14 #include <linux/io.h>
  15 #include <asm/processor.h>
  16 #include <asm/cache.h>
  17
  18 int __init detect_cpu_and_cache_system(void)
  19 {
  20         unsigned long pvr, prr, cvr;
  21         unsigned long size;
  22
  23         static unsigned long sizes[16] = {
  24                 [1] = (1 << 12),
  25                 [2] = (1 << 13),
  26                 [4] = (1 << 14),
  27                 [8] = (1 << 15),
  28                 [9] = (1 << 16)
  29         };
  30
  31         pvr = (ctrl_inl(CCN_PVR) >> 8) & 0xffffff;
  32         prr = (ctrl_inl(CCN_PRR) >> 4) & 0xff;
  33         cvr = (ctrl_inl(CCN_CVR));
  34
  35         /*
  36          * Setup some sane SH-4 defaults for the icache
  37          */
  38         boot_cpu_data.icache.way_incr           = (1 << 13);
  39         boot_cpu_data.icache.entry_shift        = 5;
  40         boot_cpu_data.icache.sets               = 256;
  41         boot_cpu_data.icache.ways               = 1;
  42         boot_cpu_data.icache.linesz             = L1_CACHE_BYTES;
  43
  44         /*
  45          * And again for the dcache ..
  46          */
  47         boot_cpu_data.dcache.way_incr           = (1 << 14);
  48         boot_cpu_data.dcache.entry_shift        = 5;
  49         boot_cpu_data.dcache.sets               = 512;
  50         boot_cpu_data.dcache.ways               = 1;
  51         boot_cpu_data.dcache.linesz             = L1_CACHE_BYTES;
  52
  53         /*
  54          * Setup some generic flags we can probe on SH-4A parts
  55          */
  56         if (((pvr >> 24) & 0xff) == 0x10) {
  57                 if ((cvr & 0x10000000) == 0)
  58                         boot_cpu_data.flags |= CPU_HAS_DSP;
  59
  60                 boot_cpu_data.flags |= CPU_HAS_LLSC;
  61         }
  62
  63         /* FPU detection works for everyone */
  64         if ((cvr & 0x20000000) == 1)
  65                 boot_cpu_data.flags |= CPU_HAS_FPU;
  66
  67         /* We don't know the chip cut */
  68         boot_cpu_data.cut_major = boot_cpu_data.cut_minor = -1;
  69
  70         /* Mask off the upper chip ID */
  71         pvr &= 0xffff;
  72
  73         /*
  74          * Probe the underlying processor version/revision and
  75          * adjust cpu_data setup accordingly.
  76          */
  77         switch (pvr) {
  78         case 0x205:
  79                 boot_cpu_data.type = CPU_SH7750;
  80                 boot_cpu_data.flags |= CPU_HAS_P2_FLUSH_BUG | CPU_HAS_FPU |
  81                                    CPU_HAS_PERF_COUNTER;
  82                 break;
  83         case 0x206:
  84                 boot_cpu_data.type = CPU_SH7750S;
  85                 boot_cpu_data.flags |= CPU_HAS_P2_FLUSH_BUG | CPU_HAS_FPU |
  86                                    CPU_HAS_PERF_COUNTER;
  87                 break;
  88         case 0x1100:
  89                 boot_cpu_data.type = CPU_SH7751;
  90                 boot_cpu_data.flags |= CPU_HAS_FPU;
  91                 break;
  92         case 0x2001:
  93         case 0x2004:
  94                 boot_cpu_data.type = CPU_SH7770;
  95                 boot_cpu_data.icache.ways = 4;
  96                 boot_cpu_data.dcache.ways = 4;
  97
  98                 boot_cpu_data.flags |= CPU_HAS_FPU | CPU_HAS_LLSC;
  99                 break;
 100         case 0x2006:
 101         case 0x200A:
 102                 if (prr == 0x61)
 103                         boot_cpu_data.type = CPU_SH7781;
 104                 else if (prr == 0xa1)
 105                         boot_cpu_data.type = CPU_SH7763;
 106                 else
 107                         boot_cpu_data.type = CPU_SH7780;
 108
 109                 boot_cpu_data.icache.ways = 4;
 110                 boot_cpu_data.dcache.ways = 4;
 111
 112                 boot_cpu_data.flags |= CPU_HAS_FPU | CPU_HAS_PERF_COUNTER |
 113                                    CPU_HAS_LLSC;
 114                 break;
 115         case 0x3000:
 116         case 0x3003:
 117         case 0x3009:
 118                 boot_cpu_data.type = CPU_SH7343;
 119                 boot_cpu_data.icache.ways = 4;
 120                 boot_cpu_data.dcache.ways = 4;
 121                 boot_cpu_data.flags |= CPU_HAS_LLSC;
 122                 break;
 123         case 0x3004:
 124         case 0x3007:
 125                 boot_cpu_data.type = CPU_SH7785;
 126                 boot_cpu_data.icache.ways = 4;
 127                 boot_cpu_data.dcache.ways = 4;
 128                 boot_cpu_data.flags |= CPU_HAS_FPU | CPU_HAS_PERF_COUNTER |
 129                                           CPU_HAS_LLSC;
 130                 break;
 131         case 0x3008:
 132                 boot_cpu_data.icache.ways = 4;
 133                 boot_cpu_data.dcache.ways = 4;
 134                 boot_cpu_data.flags |= CPU_HAS_LLSC;
 135
 136                 switch (prr) {
 137                 case 0x50:
 138                 case 0x51:
 139                         boot_cpu_data.type = CPU_SH7723;
 140                         boot_cpu_data.flags |= CPU_HAS_FPU | CPU_HAS_L2_CACHE;
 141                         break;
 142                 case 0x70:
 143                         boot_cpu_data.type = CPU_SH7366;
 144                         break;
 145                 case 0xa0:
 146                 case 0xa1:
 147                         boot_cpu_data.type = CPU_SH7722;
 148                         break;
 149                 }
 150                 break;
 151         case 0x4000:    /* 1st cut */
 152         case 0x4001:    /* 2nd cut */
 153                 boot_cpu_data.type = CPU_SHX3;
 154                 boot_cpu_data.icache.ways = 4;
 155                 boot_cpu_data.dcache.ways = 4;
 156                 boot_cpu_data.flags |= CPU_HAS_FPU | CPU_HAS_PERF_COUNTER |
 157                                           CPU_HAS_LLSC;
 158                 break;
 159         case 0x700:
 160                 boot_cpu_data.type = CPU_SH4_501;
 161                 boot_cpu_data.icache.ways = 2;
 162                 boot_cpu_data.dcache.ways = 2;
 163                 break;
 164         case 0x600:
 165                 boot_cpu_data.type = CPU_SH4_202;
 166                 boot_cpu_data.icache.ways = 2;
 167                 boot_cpu_data.dcache.ways = 2;
 168                 boot_cpu_data.flags |= CPU_HAS_FPU;
 169                 break;
 170         case 0x500 ... 0x501:
 171                 switch (prr) {
 172                 case 0x10:
 173                         boot_cpu_data.type = CPU_SH7750R;
 174                         break;
 175                 case 0x11:
 176                         boot_cpu_data.type = CPU_SH7751R;
 177                         break;
 178                 case 0x50 ... 0x5f:
 179                         boot_cpu_data.type = CPU_SH7760;
 180                         break;
 181                 }
 182
 183                 boot_cpu_data.icache.ways = 2;
 184                 boot_cpu_data.dcache.ways = 2;
 185
 186                 boot_cpu_data.flags |= CPU_HAS_FPU;
 187
 188                 break;
 189         default:
 190                 boot_cpu_data.type = CPU_SH_NONE;
 191                 break;
 192         }
 193
 194 #ifdef CONFIG_SH_DIRECT_MAPPED
 195         boot_cpu_data.icache.ways = 1;
 196         boot_cpu_data.dcache.ways = 1;
 197 #endif
 198
 199 #ifdef CONFIG_CPU_HAS_PTEA
 200         boot_cpu_data.flags |= CPU_HAS_PTEA;
 201 #endif
 202
 203         /*
 204          * On anything that's not a direct-mapped cache, look to the CVR
 205          * for I/D-cache specifics.
 206          */
 207         if (boot_cpu_data.icache.ways > 1) {
 208                 size = sizes[(cvr >> 20) & 0xf];
 209                 boot_cpu_data.icache.way_incr   = (size >> 1);
 210                 boot_cpu_data.icache.sets       = (size >> 6);
 211
 212         }
 213
 214         /* And the rest of the D-cache */
 215         if (boot_cpu_data.dcache.ways > 1) {
 216                 size = sizes[(cvr >> 16) & 0xf];
 217                 boot_cpu_data.dcache.way_incr   = (size >> 1);
 218                 boot_cpu_data.dcache.sets       = (size >> 6);
 219         }
 220
 221         /*
 222          * Setup the L2 cache desc
 223          *
 224          * SH-4A's have an optional PIPT L2.
 225          */
 226         if (boot_cpu_data.flags & CPU_HAS_L2_CACHE) {
 227                 /* Bug if we can't decode the L2 info */
 228                 BUG_ON(!(cvr & 0xf));
 229
 230                 /* Silicon and specifications have clearly never met.. */
 231                 cvr ^= 0xf;
 232
 233                 /*
 234                  * Size calculation is much more sensible
 235                  * than it is for the L1.
 236                  *
 237                  * Sizes are 128KB, 258KB, 512KB, and 1MB.
 238                  */
 239                 size = (cvr & 0xf) << 17;
 240
 241                 BUG_ON(!size);
 242
 243                 boot_cpu_data.scache.way_incr           = (1 << 16);
 244                 boot_cpu_data.scache.entry_shift        = 5;
 245                 boot_cpu_data.scache.ways               = 4;
 246                 boot_cpu_data.scache.linesz             = L1_CACHE_BYTES;
 247
 248                 boot_cpu_data.scache.entry_mask =
 249                         (boot_cpu_data.scache.way_incr -
 250                          boot_cpu_data.scache.linesz);
 251
 252                 boot_cpu_data.scache.sets       = size /
 253                         (boot_cpu_data.scache.linesz *
 254                          boot_cpu_data.scache.ways);
 255
 256                 boot_cpu_data.scache.way_size   =
 257                         (boot_cpu_data.scache.sets *
 258                          boot_cpu_data.scache.linesz);
 259         }
 260
 261         return 0;
 262 }