arch/powerpc/kernel/head_fsl_booke.S

   1 /*
   2  * Kernel execution entry point code.
   3  *
   4  *    Copyright (c) 1995-1996 Gary Thomas <gdt@linuxppc.org>
   5  *      Initial PowerPC version.
   6  *    Copyright (c) 1996 Cort Dougan <cort@cs.nmt.edu>
   7  *      Rewritten for PReP
   8  *    Copyright (c) 1996 Paul Mackerras <paulus@cs.anu.edu.au>
   9  *      Low-level exception handers, MMU support, and rewrite.
  10  *    Copyright (c) 1997 Dan Malek <dmalek@jlc.net>
  11  *      PowerPC 8xx modifications.
  12  *    Copyright (c) 1998-1999 TiVo, Inc.
  13  *      PowerPC 403GCX modifications.
  14  *    Copyright (c) 1999 Grant Erickson <grant@lcse.umn.edu>
  15  *      PowerPC 403GCX/405GP modifications.
  16  *    Copyright 2000 MontaVista Software Inc.
  17  *      PPC405 modifications
  18  *      PowerPC 403GCX/405GP modifications.
  19  *      Author: MontaVista Software, Inc.
  20  *              frank_rowand@mvista.com or source@mvista.com
  21  *              debbie_chu@mvista.com
  22  *    Copyright 2002-2004 MontaVista Software, Inc.
  23  *      PowerPC 44x support, Matt Porter <mporter@kernel.crashing.org>
  24  *    Copyright 2004 Freescale Semiconductor, Inc
  25  *      PowerPC e500 modifications, Kumar Gala <galak@kernel.crashing.org>
  26  *
  27  * This program is free software; you can redistribute  it and/or modify it
  28  * under  the terms of  the GNU General  Public License as published by the
  29  * Free Software Foundation;  either version 2 of the  License, or (at your
  30  * option) any later version.
  31  */
  32
  33 #include <linux/threads.h>
  34 #include <asm/processor.h>
  35 #include <asm/page.h>
  36 #include <asm/mmu.h>
  37 #include <asm/pgtable.h>
  38 #include <asm/cputable.h>
  39 #include <asm/thread_info.h>
  40 #include <asm/ppc_asm.h>
  41 #include <asm/asm-offsets.h>
  42 #include <asm/cache.h>
  43 #include "head_booke.h"
  44
  45 /* As with the other PowerPC ports, it is expected that when code
  46  * execution begins here, the following registers contain valid, yet
  47  * optional, information:
  48  *
  49  *   r3 - Board info structure pointer (DRAM, frequency, MAC address, etc.)
  50  *   r4 - Starting address of the init RAM disk
  51  *   r5 - Ending address of the init RAM disk
  52  *   r6 - Start of kernel command line string (e.g. "mem=128")
  53  *   r7 - End of kernel command line string
  54  *
  55  */
  56         .section        .text.head, "ax"
  57 _ENTRY(_stext);
  58 _ENTRY(_start);
  59         /*
  60          * Reserve a word at a fixed location to store the address
  61          * of abatron_pteptrs
  62          */
  63         nop
  64 /*
  65  * Save parameters we are passed
  66  */
  67         mr      r31,r3
  68         mr      r30,r4
  69         mr      r29,r5
  70         mr      r28,r6
  71         mr      r27,r7
  72         li      r25,0           /* phys kernel start (low) */
  73         li      r24,0           /* CPU number */
  74         li      r23,0           /* phys kernel start (high) */
  75
  76 /* We try to not make any assumptions about how the boot loader
  77  * setup or used the TLBs.  We invalidate all mappings from the
  78  * boot loader and load a single entry in TLB1[0] to map the
  79  * first 64M of kernel memory.  Any boot info passed from the
  80  * bootloader needs to live in this first 64M.
  81  *
  82  * Requirement on bootloader:
  83  *  - The page we're executing in needs to reside in TLB1 and
  84  *    have IPROT=1.  If not an invalidate broadcast could
  85  *    evict the entry we're currently executing in.
  86  *
  87  *  r3 = Index of TLB1 were executing in
  88  *  r4 = Current MSR[IS]
  89  *  r5 = Index of TLB1 temp mapping
  90  *
  91  * Later in mapin_ram we will correctly map lowmem, and resize TLB1[0]
  92  * if needed
  93  */
  94
  95 /* 1. Find the index of the entry we're executing in */
  96         bl      invstr                          /* Find our address */
  97 invstr: mflr    r6                              /* Make it accessible */
  98         mfmsr   r7
  99         rlwinm  r4,r7,27,31,31                  /* extract MSR[IS] */
 100         mfspr   r7, SPRN_PID0
 101         slwi    r7,r7,16
 102         or      r7,r7,r4
 103         mtspr   SPRN_MAS6,r7
 104         tlbsx   0,r6                            /* search MSR[IS], SPID=PID0 */
 105 #ifndef CONFIG_E200
 106         mfspr   r7,SPRN_MAS1
 107         andis.  r7,r7,MAS1_VALID@h
 108         bne     match_TLB
 109         mfspr   r7,SPRN_PID1
 110         slwi    r7,r7,16
 111         or      r7,r7,r4
 112         mtspr   SPRN_MAS6,r7
 113         tlbsx   0,r6                            /* search MSR[IS], SPID=PID1 */
 114         mfspr   r7,SPRN_MAS1
 115         andis.  r7,r7,MAS1_VALID@h
 116         bne     match_TLB
 117         mfspr   r7, SPRN_PID2
 118         slwi    r7,r7,16
 119         or      r7,r7,r4
 120         mtspr   SPRN_MAS6,r7
 121         tlbsx   0,r6                            /* Fall through, we had to match */
 122 #endif
 123 match_TLB:
 124         mfspr   r7,SPRN_MAS0
 125         rlwinm  r3,r7,16,20,31                  /* Extract MAS0(Entry) */
 126
 127         mfspr   r7,SPRN_MAS1                    /* Insure IPROT set */
 128         oris    r7,r7,MAS1_IPROT@h
 129         mtspr   SPRN_MAS1,r7
 130         tlbwe
 131
 132 /* 2. Invalidate all entries except the entry we're executing in */
 133         mfspr   r9,SPRN_TLB1CFG
 134         andi.   r9,r9,0xfff
 135         li      r6,0                            /* Set Entry counter to 0 */
 136 1:      lis     r7,0x1000                       /* Set MAS0(TLBSEL) = 1 */
 137         rlwimi  r7,r6,16,4,15                   /* Setup MAS0 = TLBSEL | ESEL(r6) */
 138         mtspr   SPRN_MAS0,r7
 139         tlbre
 140         mfspr   r7,SPRN_MAS1
 141         rlwinm  r7,r7,0,2,31                    /* Clear MAS1 Valid and IPROT */
 142         cmpw    r3,r6
 143         beq     skpinv                          /* Dont update the current execution TLB */
 144         mtspr   SPRN_MAS1,r7
 145         tlbwe
 146         isync
 147 skpinv: addi    r6,r6,1                         /* Increment */
 148         cmpw    r6,r9                           /* Are we done? */
 149         bne     1b                              /* If not, repeat */
 150
 151         /* Invalidate TLB0 */
 152         li      r6,0x04
 153         tlbivax 0,r6
 154 #ifdef CONFIG_SMP
 155         tlbsync
 156 #endif
 157         /* Invalidate TLB1 */
 158         li      r6,0x0c
 159         tlbivax 0,r6
 160 #ifdef CONFIG_SMP
 161         tlbsync
 162 #endif
 163         msync
 164
 165 /* 3. Setup a temp mapping and jump to it */
 166         andi.   r5, r3, 0x1     /* Find an entry not used and is non-zero */
 167         addi    r5, r5, 0x1
 168         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 169         rlwimi  r7,r3,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r3) */
 170         mtspr   SPRN_MAS0,r7
 171         tlbre
 172
 173         /* grab and fixup the RPN */
 174         mfspr   r6,SPRN_MAS1    /* extract MAS1[SIZE] */
 175         rlwinm  r6,r6,25,27,30
 176         li      r8,-1
 177         addi    r6,r6,10
 178         slw     r6,r8,r6        /* convert to mask */
 179
 180         bl      1f              /* Find our address */
 181 1:      mflr    r7
 182
 183         mfspr   r8,SPRN_MAS3
 184 #ifdef CONFIG_PHYS_64BIT
 185         mfspr   r23,SPRN_MAS7
 186 #endif
 187         and     r8,r6,r8
 188         subfic  r9,r6,-4096
 189         and     r9,r9,r7
 190
 191         or      r25,r8,r9
 192         ori     r8,r25,(MAS3_SX|MAS3_SW|MAS3_SR)
 193
 194         /* Just modify the entry ID and EPN for the temp mapping */
 195         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 196         rlwimi  r7,r5,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r5) */
 197         mtspr   SPRN_MAS0,r7
 198         xori    r6,r4,1         /* Setup TMP mapping in the other Address space */
 199         slwi    r6,r6,12
 200         oris    r6,r6,(MAS1_VALID|MAS1_IPROT)@h
 201         ori     r6,r6,(MAS1_TSIZE(BOOKE_PAGESZ_4K))@l
 202         mtspr   SPRN_MAS1,r6
 203         mfspr   r6,SPRN_MAS2
 204         li      r7,0            /* temp EPN = 0 */
 205         rlwimi  r7,r6,0,20,31
 206         mtspr   SPRN_MAS2,r7
 207         mtspr   SPRN_MAS3,r8
 208         tlbwe
 209
 210         xori    r6,r4,1
 211         slwi    r6,r6,5         /* setup new context with other address space */
 212         bl      1f              /* Find our address */
 213 1:      mflr    r9
 214         rlwimi  r7,r9,0,20,31
 215         addi    r7,r7,24
 216         mtspr   SPRN_SRR0,r7
 217         mtspr   SPRN_SRR1,r6
 218         rfi
 219
 220 /* 4. Clear out PIDs & Search info */
 221         li      r6,0
 222         mtspr   SPRN_PID0,r6
 223 #ifndef CONFIG_E200
 224         mtspr   SPRN_PID1,r6
 225         mtspr   SPRN_PID2,r6
 226 #endif
 227         mtspr   SPRN_MAS6,r6
 228
 229 /* 5. Invalidate mapping we started in */
 230         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 231         rlwimi  r7,r3,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r3) */
 232         mtspr   SPRN_MAS0,r7
 233         tlbre
 234         mfspr   r6,SPRN_MAS1
 235         rlwinm  r6,r6,0,2,0     /* clear IPROT */
 236         mtspr   SPRN_MAS1,r6
 237         tlbwe
 238         /* Invalidate TLB1 */
 239         li      r9,0x0c
 240         tlbivax 0,r9
 241 #ifdef CONFIG_SMP
 242         tlbsync
 243 #endif
 244         msync
 245
 246 /* 6. Setup KERNELBASE mapping in TLB1[0] */
 247         lis     r6,0x1000               /* Set MAS0(TLBSEL) = TLB1(1), ESEL = 0 */
 248         mtspr   SPRN_MAS0,r6
 249         lis     r6,(MAS1_VALID|MAS1_IPROT)@h
 250         ori     r6,r6,(MAS1_TSIZE(BOOKE_PAGESZ_64M))@l
 251         mtspr   SPRN_MAS1,r6
 252         li      r7,0
 253         lis     r6,PAGE_OFFSET@h
 254         ori     r6,r6,PAGE_OFFSET@l
 255         rlwimi  r6,r7,0,20,31
 256         mtspr   SPRN_MAS2,r6
 257         mtspr   SPRN_MAS3,r8
 258         tlbwe
 259
 260 /* 7. Jump to KERNELBASE mapping */
 261         lis     r6,KERNELBASE@h
 262         ori     r6,r6,KERNELBASE@l
 263         rlwimi  r6,r7,0,20,31
 264         lis     r7,MSR_KERNEL@h
 265         ori     r7,r7,MSR_KERNEL@l
 266         bl      1f                      /* Find our address */
 267 1:      mflr    r9
 268         rlwimi  r6,r9,0,20,31
 269         addi    r6,r6,24
 270         mtspr   SPRN_SRR0,r6
 271         mtspr   SPRN_SRR1,r7
 272         rfi                             /* start execution out of TLB1[0] entry */
 273
 274 /* 8. Clear out the temp mapping */
 275         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 276         rlwimi  r7,r5,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r5) */
 277         mtspr   SPRN_MAS0,r7
 278         tlbre
 279         mfspr   r8,SPRN_MAS1
 280         rlwinm  r8,r8,0,2,0     /* clear IPROT */
 281         mtspr   SPRN_MAS1,r8
 282         tlbwe
 283         /* Invalidate TLB1 */
 284         li      r9,0x0c
 285         tlbivax 0,r9
 286 #ifdef CONFIG_SMP
 287         tlbsync
 288 #endif
 289         msync
 290
 291         /* Establish the interrupt vector offsets */
 292         SET_IVOR(0,  CriticalInput);
 293         SET_IVOR(1,  MachineCheck);
 294         SET_IVOR(2,  DataStorage);
 295         SET_IVOR(3,  InstructionStorage);
 296         SET_IVOR(4,  ExternalInput);
 297         SET_IVOR(5,  Alignment);
 298         SET_IVOR(6,  Program);
 299         SET_IVOR(7,  FloatingPointUnavailable);
 300         SET_IVOR(8,  SystemCall);
 301         SET_IVOR(9,  AuxillaryProcessorUnavailable);
 302         SET_IVOR(10, Decrementer);
 303         SET_IVOR(11, FixedIntervalTimer);
 304         SET_IVOR(12, WatchdogTimer);
 305         SET_IVOR(13, DataTLBError);
 306         SET_IVOR(14, InstructionTLBError);
 307         SET_IVOR(15, DebugDebug);
 308 #if defined(CONFIG_E500) && !defined(CONFIG_PPC_E500MC)
 309         SET_IVOR(15, DebugCrit);
 310 #endif
 311         SET_IVOR(32, SPEUnavailable);
 312         SET_IVOR(33, SPEFloatingPointData);
 313         SET_IVOR(34, SPEFloatingPointRound);
 314 #ifndef CONFIG_E200
 315         SET_IVOR(35, PerformanceMonitor);
 316 #endif
 317 #ifdef CONFIG_PPC_E500MC
 318         SET_IVOR(36, Doorbell);
 319 #endif
 320
 321         /* Establish the interrupt vector base */
 322         lis     r4,interrupt_base@h     /* IVPR only uses the high 16-bits */
 323         mtspr   SPRN_IVPR,r4
 324
 325         /* Setup the defaults for TLB entries */
 326         li      r2,(MAS4_TSIZED(BOOKE_PAGESZ_4K))@l
 327 #ifdef CONFIG_E200
 328         oris    r2,r2,MAS4_TLBSELD(1)@h
 329 #endif
 330         mtspr   SPRN_MAS4, r2
 331
 332 #if 0
 333         /* Enable DOZE */
 334         mfspr   r2,SPRN_HID0
 335         oris    r2,r2,HID0_DOZE@h
 336         mtspr   SPRN_HID0, r2
 337 #endif
 338 #ifdef CONFIG_E200
 339         /* enable dedicated debug exception handling resources (Debug APU) */
 340         mfspr   r2,SPRN_HID0
 341         ori     r2,r2,HID0_DAPUEN@l
 342         mtspr   SPRN_HID0,r2
 343 #endif
 344
 345 #if !defined(CONFIG_BDI_SWITCH)
 346         /*
 347          * The Abatron BDI JTAG debugger does not tolerate others
 348          * mucking with the debug registers.
 349          */
 350         lis     r2,DBCR0_IDM@h
 351         mtspr   SPRN_DBCR0,r2
 352         isync
 353         /* clear any residual debug events */
 354         li      r2,-1
 355         mtspr   SPRN_DBSR,r2
 356 #endif
 357
 358         /*
 359          * This is where the main kernel code starts.
 360          */
 361
 362         /* ptr to current */
 363         lis     r2,init_task@h
 364         ori     r2,r2,init_task@l
 365
 366         /* ptr to current thread */
 367         addi    r4,r2,THREAD    /* init task's THREAD */
 368         mtspr   SPRN_SPRG3,r4
 369
 370         /* stack */
 371         lis     r1,init_thread_union@h
 372         ori     r1,r1,init_thread_union@l
 373         li      r0,0
 374         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 375
 376         bl      early_init
 377
 378 #ifdef CONFIG_RELOCATABLE
 379         lis     r3,kernstart_addr@ha
 380         la      r3,kernstart_addr@l(r3)
 381 #ifdef CONFIG_PHYS_64BIT
 382         stw     r23,0(r3)
 383         stw     r25,4(r3)
 384 #else
 385         stw     r25,0(r3)
 386 #endif
 387 #endif
 388
 389         mfspr   r3,SPRN_TLB1CFG
 390         andi.   r3,r3,0xfff
 391         lis     r4,num_tlbcam_entries@ha
 392         stw     r3,num_tlbcam_entries@l(r4)
 393 /*
 394  * Decide what sort of machine this is and initialize the MMU.
 395  */
 396         mr      r3,r31
 397         mr      r4,r30
 398         mr      r5,r29
 399         mr      r6,r28
 400         mr      r7,r27
 401         bl      machine_init
 402         bl      MMU_init
 403
 404         /* Setup PTE pointers for the Abatron bdiGDB */
 405         lis     r6, swapper_pg_dir@h
 406         ori     r6, r6, swapper_pg_dir@l
 407         lis     r5, abatron_pteptrs@h
 408         ori     r5, r5, abatron_pteptrs@l
 409         lis     r4, KERNELBASE@h
 410         ori     r4, r4, KERNELBASE@l
 411         stw     r5, 0(r4)       /* Save abatron_pteptrs at a fixed location */
 412         stw     r6, 0(r5)
 413
 414         /* Let's move on */
 415         lis     r4,start_kernel@h
 416         ori     r4,r4,start_kernel@l
 417         lis     r3,MSR_KERNEL@h
 418         ori     r3,r3,MSR_KERNEL@l
 419         mtspr   SPRN_SRR0,r4
 420         mtspr   SPRN_SRR1,r3
 421         rfi                     /* change context and jump to start_kernel */
 422
 423 /* Macros to hide the PTE size differences
 424  *
 425  * FIND_PTE -- walks the page tables given EA & pgdir pointer
 426  *   r10 -- EA of fault
 427  *   r11 -- PGDIR pointer
 428  *   r12 -- free
 429  *   label 2: is the bailout case
 430  *
 431  * if we find the pte (fall through):
 432  *   r11 is low pte word
 433  *   r12 is pointer to the pte
 434  */
 435 #ifdef CONFIG_PTE_64BIT
 436 #define PTE_FLAGS_OFFSET        4
 437 #define FIND_PTE        \
 438         rlwinm  r12, r10, 13, 19, 29;   /* Compute pgdir/pmd offset */  \
 439         lwzx    r11, r12, r11;          /* Get pgd/pmd entry */         \
 440         rlwinm. r12, r11, 0, 0, 20;     /* Extract pt base address */   \
 441         beq     2f;                     /* Bail if no table */          \
 442         rlwimi  r12, r10, 23, 20, 28;   /* Compute pte address */       \
 443         lwz     r11, 4(r12);            /* Get pte entry */
 444 #else
 445 #define PTE_FLAGS_OFFSET        0
 446 #define FIND_PTE        \
 447         rlwimi  r11, r10, 12, 20, 29;   /* Create L1 (pgdir/pmd) address */     \
 448         lwz     r11, 0(r11);            /* Get L1 entry */                      \
 449         rlwinm. r12, r11, 0, 0, 19;     /* Extract L2 (pte) base address */     \
 450         beq     2f;                     /* Bail if no table */                  \
 451         rlwimi  r12, r10, 22, 20, 29;   /* Compute PTE address */               \
 452         lwz     r11, 0(r12);            /* Get Linux PTE */
 453 #endif
 454
 455 /*
 456  * Interrupt vector entry code
 457  *
 458  * The Book E MMUs are always on so we don't need to handle
 459  * interrupts in real mode as with previous PPC processors. In
 460  * this case we handle interrupts in the kernel virtual address
 461  * space.
 462  *
 463  * Interrupt vectors are dynamically placed relative to the
 464  * interrupt prefix as determined by the address of interrupt_base.
 465  * The interrupt vectors offsets are programmed using the labels
 466  * for each interrupt vector entry.
 467  *
 468  * Interrupt vectors must be aligned on a 16 byte boundary.
 469  * We align on a 32 byte cache line boundary for good measure.
 470  */
 471
 472 interrupt_base:
 473         /* Critical Input Interrupt */
 474         CRITICAL_EXCEPTION(0x0100, CriticalInput, unknown_exception)
 475
 476         /* Machine Check Interrupt */
 477 #ifdef CONFIG_E200
 478         /* no RFMCI, MCSRRs on E200 */
 479         CRITICAL_EXCEPTION(0x0200, MachineCheck, machine_check_exception)
 480 #else
 481         MCHECK_EXCEPTION(0x0200, MachineCheck, machine_check_exception)
 482 #endif
 483
 484         /* Data Storage Interrupt */
 485         START_EXCEPTION(DataStorage)
 486         NORMAL_EXCEPTION_PROLOG
 487         mfspr   r5,SPRN_ESR             /* Grab the ESR, save it, pass arg3 */
 488         stw     r5,_ESR(r11)
 489         mfspr   r4,SPRN_DEAR            /* Grab the DEAR, save it, pass arg2 */
 490         andis.  r10,r5,(ESR_ILK|ESR_DLK)@h
 491         bne     1f
 492         EXC_XFER_EE_LITE(0x0300, handle_page_fault)
 493 1:
 494         addi    r3,r1,STACK_FRAME_OVERHEAD
 495         EXC_XFER_EE_LITE(0x0300, CacheLockingException)
 496
 497         /* Instruction Storage Interrupt */
 498         INSTRUCTION_STORAGE_EXCEPTION
 499
 500         /* External Input Interrupt */
 501         EXCEPTION(0x0500, ExternalInput, do_IRQ, EXC_XFER_LITE)
 502
 503         /* Alignment Interrupt */
 504         ALIGNMENT_EXCEPTION
 505
 506         /* Program Interrupt */
 507         PROGRAM_EXCEPTION
 508
 509         /* Floating Point Unavailable Interrupt */
 510 #ifdef CONFIG_PPC_FPU
 511         FP_UNAVAILABLE_EXCEPTION
 512 #else
 513 #ifdef CONFIG_E200
 514         /* E200 treats 'normal' floating point instructions as FP Unavail exception */
 515         EXCEPTION(0x0800, FloatingPointUnavailable, program_check_exception, EXC_XFER_EE)
 516 #else
 517         EXCEPTION(0x0800, FloatingPointUnavailable, unknown_exception, EXC_XFER_EE)
 518 #endif
 519 #endif
 520
 521         /* System Call Interrupt */
 522         START_EXCEPTION(SystemCall)
 523         NORMAL_EXCEPTION_PROLOG
 524         EXC_XFER_EE_LITE(0x0c00, DoSyscall)
 525
 526         /* Auxillary Processor Unavailable Interrupt */
 527         EXCEPTION(0x2900, AuxillaryProcessorUnavailable, unknown_exception, EXC_XFER_EE)
 528
 529         /* Decrementer Interrupt */
 530         DECREMENTER_EXCEPTION
 531
 532         /* Fixed Internal Timer Interrupt */
 533         /* TODO: Add FIT support */
 534         EXCEPTION(0x3100, FixedIntervalTimer, unknown_exception, EXC_XFER_EE)
 535
 536         /* Watchdog Timer Interrupt */
 537 #ifdef CONFIG_BOOKE_WDT
 538         CRITICAL_EXCEPTION(0x3200, WatchdogTimer, WatchdogException)
 539 #else
 540         CRITICAL_EXCEPTION(0x3200, WatchdogTimer, unknown_exception)
 541 #endif
 542
 543         /* Data TLB Error Interrupt */
 544         START_EXCEPTION(DataTLBError)
 545         mtspr   SPRN_SPRG0, r10         /* Save some working registers */
 546         mtspr   SPRN_SPRG1, r11
 547         mtspr   SPRN_SPRG4W, r12
 548         mtspr   SPRN_SPRG5W, r13
 549         mfcr    r11
 550         mtspr   SPRN_SPRG7W, r11
 551         mfspr   r10, SPRN_DEAR          /* Get faulting address */
 552
 553         /* If we are faulting a kernel address, we have to use the
 554          * kernel page tables.
 555          */
 556         lis     r11, PAGE_OFFSET@h
 557         cmplw   5, r10, r11
 558         blt     5, 3f
 559         lis     r11, swapper_pg_dir@h
 560         ori     r11, r11, swapper_pg_dir@l
 561
 562         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
 563         rlwinm  r12,r12,0,16,1
 564         mtspr   SPRN_MAS1,r12
 565
 566         b       4f
 567
 568         /* Get the PGD for the current thread */
 569 3:
 570         mfspr   r11,SPRN_SPRG3
 571         lwz     r11,PGDIR(r11)
 572
 573 4:
 574         /* Mask of required permission bits. Note that while we
 575          * do copy ESR:ST to _PAGE_RW position as trying to write
 576          * to an RO page is pretty common, we don't do it with
 577          * _PAGE_DIRTY. We could do it, but it's a fairly rare
 578          * event so I'd rather take the overhead when it happens
 579          * rather than adding an instruction here. We should measure
 580          * whether the whole thing is worth it in the first place
 581          * as we could avoid loading SPRN_ESR completely in the first
 582          * place...
 583          *
 584          * TODO: Is it worth doing that mfspr & rlwimi in the first
 585          *       place or can we save a couple of instructions here ?
 586          */
 587         mfspr   r12,SPRN_ESR
 588         li      r13,_PAGE_PRESENT|_PAGE_ACCESSED
 589         rlwimi  r13,r12,11,29,29
 590
 591         FIND_PTE
 592         andc.   r13,r13,r11             /* Check permission */
 593         bne     2f                      /* Bail if permission mismach */
 594
 595 #ifdef CONFIG_PTE_64BIT
 596         lwz     r13, 0(r12)
 597 #endif
 598
 599          /* Jump to common tlb load */
 600         b       finish_tlb_load
 601 2:
 602         /* The bailout.  Restore registers to pre-exception conditions
 603          * and call the heavyweights to help us out.
 604          */
 605         mfspr   r11, SPRN_SPRG7R
 606         mtcr    r11
 607         mfspr   r13, SPRN_SPRG5R
 608         mfspr   r12, SPRN_SPRG4R
 609         mfspr   r11, SPRN_SPRG1
 610         mfspr   r10, SPRN_SPRG0
 611         b       DataStorage
 612
 613         /* Instruction TLB Error Interrupt */
 614         /*
 615          * Nearly the same as above, except we get our
 616          * information from different registers and bailout
 617          * to a different point.
 618          */
 619         START_EXCEPTION(InstructionTLBError)
 620         mtspr   SPRN_SPRG0, r10         /* Save some working registers */
 621         mtspr   SPRN_SPRG1, r11
 622         mtspr   SPRN_SPRG4W, r12
 623         mtspr   SPRN_SPRG5W, r13
 624         mfcr    r11
 625         mtspr   SPRN_SPRG7W, r11
 626         mfspr   r10, SPRN_SRR0          /* Get faulting address */
 627
 628         /* If we are faulting a kernel address, we have to use the
 629          * kernel page tables.
 630          */
 631         lis     r11, PAGE_OFFSET@h
 632         cmplw   5, r10, r11
 633         blt     5, 3f
 634         lis     r11, swapper_pg_dir@h
 635         ori     r11, r11, swapper_pg_dir@l
 636
 637         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
 638         rlwinm  r12,r12,0,16,1
 639         mtspr   SPRN_MAS1,r12
 640
 641         b       4f
 642
 643         /* Get the PGD for the current thread */
 644 3:
 645         mfspr   r11,SPRN_SPRG3
 646         lwz     r11,PGDIR(r11)
 647
 648 4:
 649         /* Make up the required permissions */
 650         li      r13,_PAGE_PRESENT | _PAGE_ACCESSED | _PAGE_HWEXEC
 651
 652         FIND_PTE
 653         andc.   r13,r13,r11             /* Check permission */
 654         bne     2f                      /* Bail if permission mismach */
 655
 656 #ifdef CONFIG_PTE_64BIT
 657         lwz     r13, 0(r12)
 658 #endif
 659
 660         /* Jump to common TLB load point */
 661         b       finish_tlb_load
 662
 663 2:
 664         /* The bailout.  Restore registers to pre-exception conditions
 665          * and call the heavyweights to help us out.
 666          */
 667         mfspr   r11, SPRN_SPRG7R
 668         mtcr    r11
 669         mfspr   r13, SPRN_SPRG5R
 670         mfspr   r12, SPRN_SPRG4R
 671         mfspr   r11, SPRN_SPRG1
 672         mfspr   r10, SPRN_SPRG0
 673         b       InstructionStorage
 674
 675 #ifdef CONFIG_SPE
 676         /* SPE Unavailable */
 677         START_EXCEPTION(SPEUnavailable)
 678         NORMAL_EXCEPTION_PROLOG
 679         bne     load_up_spe
 680         addi    r3,r1,STACK_FRAME_OVERHEAD
 681         EXC_XFER_EE_LITE(0x2010, KernelSPE)
 682 #else
 683         EXCEPTION(0x2020, SPEUnavailable, unknown_exception, EXC_XFER_EE)
 684 #endif /* CONFIG_SPE */
 685
 686         /* SPE Floating Point Data */
 687 #ifdef CONFIG_SPE
 688         EXCEPTION(0x2030, SPEFloatingPointData, SPEFloatingPointException, EXC_XFER_EE);
 689 #else
 690         EXCEPTION(0x2040, SPEFloatingPointData, unknown_exception, EXC_XFER_EE)
 691 #endif /* CONFIG_SPE */
 692
 693         /* SPE Floating Point Round */
 694         EXCEPTION(0x2050, SPEFloatingPointRound, unknown_exception, EXC_XFER_EE)
 695
 696         /* Performance Monitor */
 697         EXCEPTION(0x2060, PerformanceMonitor, performance_monitor_exception, EXC_XFER_STD)
 698
 699 #ifdef CONFIG_PPC_E500MC
 700         EXCEPTION(0x2070, Doorbell, unknown_exception, EXC_XFER_EE)
 701 #endif
 702
 703         /* Debug Interrupt */
 704         DEBUG_DEBUG_EXCEPTION
 705 #if defined(CONFIG_E500) && !defined(CONFIG_PPC_E500MC)
 706         DEBUG_CRIT_EXCEPTION
 707 #endif
 708
 709 /*
 710  * Local functions
 711  */
 712
 713 /*
 714  * Both the instruction and data TLB miss get to this
 715  * point to load the TLB.
 716  *      r10 - EA of fault
 717  *      r11 - TLB (info from Linux PTE)
 718  *      r12 - available to use
 719  *      r13 - upper bits of PTE (if PTE_64BIT) or available to use
 720  *      CR5 - results of addr >= PAGE_OFFSET
 721  *      MAS0, MAS1 - loaded with proper value when we get here
 722  *      MAS2, MAS3 - will need additional info from Linux PTE
 723  *      Upon exit, we reload everything and RFI.
 724  */
 725 finish_tlb_load:
 726         /*
 727          * We set execute, because we don't have the granularity to
 728          * properly set this at the page level (Linux problem).
 729          * Many of these bits are software only.  Bits we don't set
 730          * here we (properly should) assume have the appropriate value.
 731          */
 732
 733         mfspr   r12, SPRN_MAS2
 734 #ifdef CONFIG_PTE_64BIT
 735         rlwimi  r12, r11, 26, 24, 31    /* extract ...WIMGE from pte */
 736 #else
 737         rlwimi  r12, r11, 26, 27, 31    /* extract WIMGE from pte */
 738 #endif
 739         mtspr   SPRN_MAS2, r12
 740
 741         li      r10, (_PAGE_HWEXEC | _PAGE_PRESENT)
 742         rlwimi  r10, r11, 31, 29, 29    /* extract _PAGE_DIRTY into SW */
 743         and     r12, r11, r10
 744         andi.   r10, r11, _PAGE_USER    /* Test for _PAGE_USER */
 745         slwi    r10, r12, 1
 746         or      r10, r10, r12
 747         iseleq  r12, r12, r10
 748
 749 #ifdef CONFIG_PTE_64BIT
 750 2:      rlwimi  r12, r13, 24, 0, 7      /* grab RPN[32:39] */
 751         rlwimi  r12, r11, 24, 8, 19     /* grab RPN[40:51] */
 752         mtspr   SPRN_MAS3, r12
 753 BEGIN_FTR_SECTION
 754         srwi    r10, r13, 8             /* grab RPN[8:31] */
 755         mtspr   SPRN_MAS7, r10
 756 END_FTR_SECTION_IFSET(CPU_FTR_BIG_PHYS)
 757 #else
 758 2:      rlwimi  r11, r12, 0, 20, 31     /* Extract RPN from PTE and merge with perms */
 759         mtspr   SPRN_MAS3, r11
 760 #endif
 761 #ifdef CONFIG_E200
 762         /* Round robin TLB1 entries assignment */
 763         mfspr   r12, SPRN_MAS0
 764
 765         /* Extract TLB1CFG(NENTRY) */
 766         mfspr   r11, SPRN_TLB1CFG
 767         andi.   r11, r11, 0xfff
 768
 769         /* Extract MAS0(NV) */
 770         andi.   r13, r12, 0xfff
 771         addi    r13, r13, 1
 772         cmpw    0, r13, r11
 773         addi    r12, r12, 1
 774
 775         /* check if we need to wrap */
 776         blt     7f
 777
 778         /* wrap back to first free tlbcam entry */
 779         lis     r13, tlbcam_index@ha
 780         lwz     r13, tlbcam_index@l(r13)
 781         rlwimi  r12, r13, 0, 20, 31
 782 7:
 783         mtspr   SPRN_MAS0,r12
 784 #endif /* CONFIG_E200 */
 785
 786         tlbwe
 787
 788         /* Done...restore registers and get out of here.  */
 789         mfspr   r11, SPRN_SPRG7R
 790         mtcr    r11
 791         mfspr   r13, SPRN_SPRG5R
 792         mfspr   r12, SPRN_SPRG4R
 793         mfspr   r11, SPRN_SPRG1
 794         mfspr   r10, SPRN_SPRG0
 795         rfi                                     /* Force context change */
 796
 797 #ifdef CONFIG_SPE
 798 /* Note that the SPE support is closely modeled after the AltiVec
 799  * support.  Changes to one are likely to be applicable to the
 800  * other!  */
 801 load_up_spe:
 802 /*
 803  * Disable SPE for the task which had SPE previously,
 804  * and save its SPE registers in its thread_struct.
 805  * Enables SPE for use in the kernel on return.
 806  * On SMP we know the SPE units are free, since we give it up every
 807  * switch.  -- Kumar
 808  */
 809         mfmsr   r5
 810         oris    r5,r5,MSR_SPE@h
 811         mtmsr   r5                      /* enable use of SPE now */
 812         isync
 813 /*
 814  * For SMP, we don't do lazy SPE switching because it just gets too
 815  * horrendously complex, especially when a task switches from one CPU
 816  * to another.  Instead we call giveup_spe in switch_to.
 817  */
 818 #ifndef CONFIG_SMP
 819         lis     r3,last_task_used_spe@ha
 820         lwz     r4,last_task_used_spe@l(r3)
 821         cmpi    0,r4,0
 822         beq     1f
 823         addi    r4,r4,THREAD    /* want THREAD of last_task_used_spe */
 824         SAVE_32EVRS(0,r10,r4)
 825         evxor   evr10, evr10, evr10     /* clear out evr10 */
 826         evmwumiaa evr10, evr10, evr10   /* evr10 <- ACC = 0 * 0 + ACC */
 827         li      r5,THREAD_ACC
 828         evstddx evr10, r4, r5           /* save off accumulator */
 829         lwz     r5,PT_REGS(r4)
 830         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 831         lis     r10,MSR_SPE@h
 832         andc    r4,r4,r10       /* disable SPE for previous task */
 833         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 834 1:
 835 #endif /* !CONFIG_SMP */
 836         /* enable use of SPE after return */
 837         oris    r9,r9,MSR_SPE@h
 838         mfspr   r5,SPRN_SPRG3           /* current task's THREAD (phys) */
 839         li      r4,1
 840         li      r10,THREAD_ACC
 841         stw     r4,THREAD_USED_SPE(r5)
 842         evlddx  evr4,r10,r5
 843         evmra   evr4,evr4
 844         REST_32EVRS(0,r10,r5)
 845 #ifndef CONFIG_SMP
 846         subi    r4,r5,THREAD
 847         stw     r4,last_task_used_spe@l(r3)
 848 #endif /* !CONFIG_SMP */
 849         /* restore registers and return */
 850 2:      REST_4GPRS(3, r11)
 851         lwz     r10,_CCR(r11)
 852         REST_GPR(1, r11)
 853         mtcr    r10
 854         lwz     r10,_LINK(r11)
 855         mtlr    r10
 856         REST_GPR(10, r11)
 857         mtspr   SPRN_SRR1,r9
 858         mtspr   SPRN_SRR0,r12
 859         REST_GPR(9, r11)
 860         REST_GPR(12, r11)
 861         lwz     r11,GPR11(r11)
 862         rfi
 863
 864 /*
 865  * SPE unavailable trap from kernel - print a message, but let
 866  * the task use SPE in the kernel until it returns to user mode.
 867  */
 868 KernelSPE:
 869         lwz     r3,_MSR(r1)
 870         oris    r3,r3,MSR_SPE@h
 871         stw     r3,_MSR(r1)     /* enable use of SPE after return */
 872         lis     r3,87f@h
 873         ori     r3,r3,87f@l
 874         mr      r4,r2           /* current */
 875         lwz     r5,_NIP(r1)
 876         bl      printk
 877         b       ret_from_except
 878 87:     .string "SPE used in kernel  (task=%p, pc=%x)  \n"
 879         .align  4,0
 880
 881 #endif /* CONFIG_SPE */
 882
 883 /*
 884  * Global functions
 885  */
 886
 887 /*
 888  * extern void loadcam_entry(unsigned int index)
 889  *
 890  * Load TLBCAM[index] entry in to the L2 CAM MMU
 891  */
 892 _GLOBAL(loadcam_entry)
 893         lis     r4,TLBCAM@ha
 894         addi    r4,r4,TLBCAM@l
 895         mulli   r5,r3,20
 896         add     r3,r5,r4
 897         lwz     r4,0(r3)
 898         mtspr   SPRN_MAS0,r4
 899         lwz     r4,4(r3)
 900         mtspr   SPRN_MAS1,r4
 901         lwz     r4,8(r3)
 902         mtspr   SPRN_MAS2,r4
 903         lwz     r4,12(r3)
 904         mtspr   SPRN_MAS3,r4
 905         tlbwe
 906         isync
 907         blr
 908
 909 /*
 910  * extern void giveup_altivec(struct task_struct *prev)
 911  *
 912  * The e500 core does not have an AltiVec unit.
 913  */
 914 _GLOBAL(giveup_altivec)
 915         blr
 916
 917 #ifdef CONFIG_SPE
 918 /*
 919  * extern void giveup_spe(struct task_struct *prev)
 920  *
 921  */
 922 _GLOBAL(giveup_spe)
 923         mfmsr   r5
 924         oris    r5,r5,MSR_SPE@h
 925         mtmsr   r5                      /* enable use of SPE now */
 926         isync
 927         cmpi    0,r3,0
 928         beqlr-                          /* if no previous owner, done */
 929         addi    r3,r3,THREAD            /* want THREAD of task */
 930         lwz     r5,PT_REGS(r3)
 931         cmpi    0,r5,0
 932         SAVE_32EVRS(0, r4, r3)
 933         evxor   evr6, evr6, evr6        /* clear out evr6 */
 934         evmwumiaa evr6, evr6, evr6      /* evr6 <- ACC = 0 * 0 + ACC */
 935         li      r4,THREAD_ACC
 936         evstddx evr6, r4, r3            /* save off accumulator */
 937         mfspr   r6,SPRN_SPEFSCR
 938         stw     r6,THREAD_SPEFSCR(r3)   /* save spefscr register value */
 939         beq     1f
 940         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 941         lis     r3,MSR_SPE@h
 942         andc    r4,r4,r3                /* disable SPE for previous task */
 943         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 944 1:
 945 #ifndef CONFIG_SMP
 946         li      r5,0
 947         lis     r4,last_task_used_spe@ha
 948         stw     r5,last_task_used_spe@l(r4)
 949 #endif /* !CONFIG_SMP */
 950         blr
 951 #endif /* CONFIG_SPE */
 952
 953 /*
 954  * extern void giveup_fpu(struct task_struct *prev)
 955  *
 956  * Not all FSL Book-E cores have an FPU
 957  */
 958 #ifndef CONFIG_PPC_FPU
 959 _GLOBAL(giveup_fpu)
 960         blr
 961 #endif
 962
 963 /*
 964  * extern void abort(void)
 965  *
 966  * At present, this routine just applies a system reset.
 967  */
 968 _GLOBAL(abort)
 969         li      r13,0
 970         mtspr   SPRN_DBCR0,r13          /* disable all debug events */
 971         isync
 972         mfmsr   r13
 973         ori     r13,r13,MSR_DE@l        /* Enable Debug Events */
 974         mtmsr   r13
 975         isync
 976         mfspr   r13,SPRN_DBCR0
 977         lis     r13,(DBCR0_IDM|DBCR0_RST_CHIP)@h
 978         mtspr   SPRN_DBCR0,r13
 979         isync
 980
 981 _GLOBAL(set_context)
 982
 983 #ifdef CONFIG_BDI_SWITCH
 984         /* Context switch the PTE pointer for the Abatron BDI2000.
 985          * The PGDIR is the second parameter.
 986          */
 987         lis     r5, abatron_pteptrs@h
 988         ori     r5, r5, abatron_pteptrs@l
 989         stw     r4, 0x4(r5)
 990 #endif
 991         mtspr   SPRN_PID,r3
 992         isync                   /* Force context change */
 993         blr
 994
 995 _GLOBAL(flush_dcache_L1)
 996         mfspr   r3,SPRN_L1CFG0
 997
 998         rlwinm  r5,r3,9,3       /* Extract cache block size */
 999         twlgti  r5,1            /* Only 32 and 64 byte cache blocks
1000                                  * are currently defined.
1001                                  */
1002         li      r4,32
1003         subfic  r6,r5,2         /* r6 = log2(1KiB / cache block size) -
1004                                  *      log2(number of ways)
1005                                  */
1006         slw     r5,r4,r5        /* r5 = cache block size */
1007
1008         rlwinm  r7,r3,0,0xff    /* Extract number of KiB in the cache */
1009         mulli   r7,r7,13        /* An 8-way cache will require 13
1010                                  * loads per set.
1011                                  */
1012         slw     r7,r7,r6
1013
1014         /* save off HID0 and set DCFA */
1015         mfspr   r8,SPRN_HID0
1016         ori     r9,r8,HID0_DCFA@l
1017         mtspr   SPRN_HID0,r9
1018         isync
1019
1020         lis     r4,KERNELBASE@h
1021         mtctr   r7
1022
1023 1:      lwz     r3,0(r4)        /* Load... */
1024         add     r4,r4,r5
1025         bdnz    1b
1026
1027         msync
1028         lis     r4,KERNELBASE@h
1029         mtctr   r7
1030
1031 1:      dcbf    0,r4            /* ...and flush. */
1032         add     r4,r4,r5
1033         bdnz    1b
1034
1035         /* restore HID0 */
1036         mtspr   SPRN_HID0,r8
1037         isync
1038
1039         blr
1040
1041 /*
1042  * We put a few things here that have to be page-aligned. This stuff
1043  * goes at the beginning of the data segment, which is page-aligned.
1044  */
1045         .data
1046         .align  12
1047         .globl  sdata
1048 sdata:
1049         .globl  empty_zero_page
1050 empty_zero_page:
1051         .space  4096
1052         .globl  swapper_pg_dir
1053 swapper_pg_dir:
1054         .space  PGD_TABLE_SIZE
1055
1056 /*
1057  * Room for two PTE pointers, usually the kernel and current user pointers
1058  * to their respective root page table.
1059  */
1060 abatron_pteptrs:
1061         .space  8