arch/powerpc/kernel/head_fsl_booke.S

   1 /*
   2  * Kernel execution entry point code.
   3  *
   4  *    Copyright (c) 1995-1996 Gary Thomas <gdt@linuxppc.org>
   5  *      Initial PowerPC version.
   6  *    Copyright (c) 1996 Cort Dougan <cort@cs.nmt.edu>
   7  *      Rewritten for PReP
   8  *    Copyright (c) 1996 Paul Mackerras <paulus@cs.anu.edu.au>
   9  *      Low-level exception handers, MMU support, and rewrite.
  10  *    Copyright (c) 1997 Dan Malek <dmalek@jlc.net>
  11  *      PowerPC 8xx modifications.
  12  *    Copyright (c) 1998-1999 TiVo, Inc.
  13  *      PowerPC 403GCX modifications.
  14  *    Copyright (c) 1999 Grant Erickson <grant@lcse.umn.edu>
  15  *      PowerPC 403GCX/405GP modifications.
  16  *    Copyright 2000 MontaVista Software Inc.
  17  *      PPC405 modifications
  18  *      PowerPC 403GCX/405GP modifications.
  19  *      Author: MontaVista Software, Inc.
  20  *              frank_rowand@mvista.com or source@mvista.com
  21  *              debbie_chu@mvista.com
  22  *    Copyright 2002-2004 MontaVista Software, Inc.
  23  *      PowerPC 44x support, Matt Porter <mporter@kernel.crashing.org>
  24  *    Copyright 2004 Freescale Semiconductor, Inc
  25  *      PowerPC e500 modifications, Kumar Gala <galak@kernel.crashing.org>
  26  *
  27  * This program is free software; you can redistribute  it and/or modify it
  28  * under  the terms of  the GNU General  Public License as published by the
  29  * Free Software Foundation;  either version 2 of the  License, or (at your
  30  * option) any later version.
  31  */
  32
  33 #include <linux/threads.h>
  34 #include <asm/processor.h>
  35 #include <asm/page.h>
  36 #include <asm/mmu.h>
  37 #include <asm/pgtable.h>
  38 #include <asm/cputable.h>
  39 #include <asm/thread_info.h>
  40 #include <asm/ppc_asm.h>
  41 #include <asm/asm-offsets.h>
  42 #include <asm/cache.h>
  43 #include "head_booke.h"
  44
  45 /* As with the other PowerPC ports, it is expected that when code
  46  * execution begins here, the following registers contain valid, yet
  47  * optional, information:
  48  *
  49  *   r3 - Board info structure pointer (DRAM, frequency, MAC address, etc.)
  50  *   r4 - Starting address of the init RAM disk
  51  *   r5 - Ending address of the init RAM disk
  52  *   r6 - Start of kernel command line string (e.g. "mem=128")
  53  *   r7 - End of kernel command line string
  54  *
  55  */
  56         .section        .text.head, "ax"
  57 _ENTRY(_stext);
  58 _ENTRY(_start);
  59         /*
  60          * Reserve a word at a fixed location to store the address
  61          * of abatron_pteptrs
  62          */
  63         nop
  64 /*
  65  * Save parameters we are passed
  66  */
  67         mr      r31,r3
  68         mr      r30,r4
  69         mr      r29,r5
  70         mr      r28,r6
  71         mr      r27,r7
  72         li      r25,0           /* phys kernel start (low) */
  73         li      r24,0           /* CPU number */
  74         li      r23,0           /* phys kernel start (high) */
  75
  76 /* We try to not make any assumptions about how the boot loader
  77  * setup or used the TLBs.  We invalidate all mappings from the
  78  * boot loader and load a single entry in TLB1[0] to map the
  79  * first 64M of kernel memory.  Any boot info passed from the
  80  * bootloader needs to live in this first 64M.
  81  *
  82  * Requirement on bootloader:
  83  *  - The page we're executing in needs to reside in TLB1 and
  84  *    have IPROT=1.  If not an invalidate broadcast could
  85  *    evict the entry we're currently executing in.
  86  *
  87  *  r3 = Index of TLB1 were executing in
  88  *  r4 = Current MSR[IS]
  89  *  r5 = Index of TLB1 temp mapping
  90  *
  91  * Later in mapin_ram we will correctly map lowmem, and resize TLB1[0]
  92  * if needed
  93  */
  94
  95 _ENTRY(__early_start)
  96 /* 1. Find the index of the entry we're executing in */
  97         bl      invstr                          /* Find our address */
  98 invstr: mflr    r6                              /* Make it accessible */
  99         mfmsr   r7
 100         rlwinm  r4,r7,27,31,31                  /* extract MSR[IS] */
 101         mfspr   r7, SPRN_PID0
 102         slwi    r7,r7,16
 103         or      r7,r7,r4
 104         mtspr   SPRN_MAS6,r7
 105         tlbsx   0,r6                            /* search MSR[IS], SPID=PID0 */
 106 #ifndef CONFIG_E200
 107         mfspr   r7,SPRN_MAS1
 108         andis.  r7,r7,MAS1_VALID@h
 109         bne     match_TLB
 110         mfspr   r7,SPRN_PID1
 111         slwi    r7,r7,16
 112         or      r7,r7,r4
 113         mtspr   SPRN_MAS6,r7
 114         tlbsx   0,r6                            /* search MSR[IS], SPID=PID1 */
 115         mfspr   r7,SPRN_MAS1
 116         andis.  r7,r7,MAS1_VALID@h
 117         bne     match_TLB
 118         mfspr   r7, SPRN_PID2
 119         slwi    r7,r7,16
 120         or      r7,r7,r4
 121         mtspr   SPRN_MAS6,r7
 122         tlbsx   0,r6                            /* Fall through, we had to match */
 123 #endif
 124 match_TLB:
 125         mfspr   r7,SPRN_MAS0
 126         rlwinm  r3,r7,16,20,31                  /* Extract MAS0(Entry) */
 127
 128         mfspr   r7,SPRN_MAS1                    /* Insure IPROT set */
 129         oris    r7,r7,MAS1_IPROT@h
 130         mtspr   SPRN_MAS1,r7
 131         tlbwe
 132
 133 /* 2. Invalidate all entries except the entry we're executing in */
 134         mfspr   r9,SPRN_TLB1CFG
 135         andi.   r9,r9,0xfff
 136         li      r6,0                            /* Set Entry counter to 0 */
 137 1:      lis     r7,0x1000                       /* Set MAS0(TLBSEL) = 1 */
 138         rlwimi  r7,r6,16,4,15                   /* Setup MAS0 = TLBSEL | ESEL(r6) */
 139         mtspr   SPRN_MAS0,r7
 140         tlbre
 141         mfspr   r7,SPRN_MAS1
 142         rlwinm  r7,r7,0,2,31                    /* Clear MAS1 Valid and IPROT */
 143         cmpw    r3,r6
 144         beq     skpinv                          /* Dont update the current execution TLB */
 145         mtspr   SPRN_MAS1,r7
 146         tlbwe
 147         isync
 148 skpinv: addi    r6,r6,1                         /* Increment */
 149         cmpw    r6,r9                           /* Are we done? */
 150         bne     1b                              /* If not, repeat */
 151
 152         /* Invalidate TLB0 */
 153         li      r6,0x04
 154         tlbivax 0,r6
 155         TLBSYNC
 156         /* Invalidate TLB1 */
 157         li      r6,0x0c
 158         tlbivax 0,r6
 159         TLBSYNC
 160
 161 /* 3. Setup a temp mapping and jump to it */
 162         andi.   r5, r3, 0x1     /* Find an entry not used and is non-zero */
 163         addi    r5, r5, 0x1
 164         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 165         rlwimi  r7,r3,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r3) */
 166         mtspr   SPRN_MAS0,r7
 167         tlbre
 168
 169         /* grab and fixup the RPN */
 170         mfspr   r6,SPRN_MAS1    /* extract MAS1[SIZE] */
 171         rlwinm  r6,r6,25,27,30
 172         li      r8,-1
 173         addi    r6,r6,10
 174         slw     r6,r8,r6        /* convert to mask */
 175
 176         bl      1f              /* Find our address */
 177 1:      mflr    r7
 178
 179         mfspr   r8,SPRN_MAS3
 180 #ifdef CONFIG_PHYS_64BIT
 181         mfspr   r23,SPRN_MAS7
 182 #endif
 183         and     r8,r6,r8
 184         subfic  r9,r6,-4096
 185         and     r9,r9,r7
 186
 187         or      r25,r8,r9
 188         ori     r8,r25,(MAS3_SX|MAS3_SW|MAS3_SR)
 189
 190         /* Just modify the entry ID and EPN for the temp mapping */
 191         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 192         rlwimi  r7,r5,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r5) */
 193         mtspr   SPRN_MAS0,r7
 194         xori    r6,r4,1         /* Setup TMP mapping in the other Address space */
 195         slwi    r6,r6,12
 196         oris    r6,r6,(MAS1_VALID|MAS1_IPROT)@h
 197         ori     r6,r6,(MAS1_TSIZE(BOOKE_PAGESZ_4K))@l
 198         mtspr   SPRN_MAS1,r6
 199         mfspr   r6,SPRN_MAS2
 200         li      r7,0            /* temp EPN = 0 */
 201         rlwimi  r7,r6,0,20,31
 202         mtspr   SPRN_MAS2,r7
 203         mtspr   SPRN_MAS3,r8
 204         tlbwe
 205
 206         xori    r6,r4,1
 207         slwi    r6,r6,5         /* setup new context with other address space */
 208         bl      1f              /* Find our address */
 209 1:      mflr    r9
 210         rlwimi  r7,r9,0,20,31
 211         addi    r7,r7,24
 212         mtspr   SPRN_SRR0,r7
 213         mtspr   SPRN_SRR1,r6
 214         rfi
 215
 216 /* 4. Clear out PIDs & Search info */
 217         li      r6,0
 218         mtspr   SPRN_PID0,r6
 219 #ifndef CONFIG_E200
 220         mtspr   SPRN_PID1,r6
 221         mtspr   SPRN_PID2,r6
 222 #endif
 223         mtspr   SPRN_MAS6,r6
 224
 225 /* 5. Invalidate mapping we started in */
 226         lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 227         rlwimi  r7,r3,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r3) */
 228         mtspr   SPRN_MAS0,r7
 229         tlbre
 230         mfspr   r6,SPRN_MAS1
 231         rlwinm  r6,r6,0,2,0     /* clear IPROT */
 232         mtspr   SPRN_MAS1,r6
 233         tlbwe
 234         /* Invalidate TLB1 */
 235         li      r9,0x0c
 236         tlbivax 0,r9
 237         TLBSYNC
 238
 239 /* The mapping only needs to be cache-coherent on SMP */
 240 #ifdef CONFIG_SMP
 241 #define M_IF_SMP        MAS2_M
 242 #else
 243 #define M_IF_SMP        0
 244 #endif
 245
 246 /* 6. Setup KERNELBASE mapping in TLB1[0] */
 247         lis     r6,0x1000               /* Set MAS0(TLBSEL) = TLB1(1), ESEL = 0 */
 248         mtspr   SPRN_MAS0,r6
 249         lis     r6,(MAS1_VALID|MAS1_IPROT)@h
 250         ori     r6,r6,(MAS1_TSIZE(BOOKE_PAGESZ_64M))@l
 251         mtspr   SPRN_MAS1,r6
 252         lis     r6,MAS2_VAL(PAGE_OFFSET, BOOKE_PAGESZ_64M, M_IF_SMP)@h
 253         ori     r6,r6,MAS2_VAL(PAGE_OFFSET, BOOKE_PAGESZ_64M, M_IF_SMP)@l
 254         mtspr   SPRN_MAS2,r6
 255         mtspr   SPRN_MAS3,r8
 256         tlbwe
 257
 258 /* 7. Jump to KERNELBASE mapping */
 259         lis     r6,(KERNELBASE & ~0xfff)@h
 260         ori     r6,r6,(KERNELBASE & ~0xfff)@l
 261         lis     r7,MSR_KERNEL@h
 262         ori     r7,r7,MSR_KERNEL@l
 263         bl      1f                      /* Find our address */
 264 1:      mflr    r9
 265         rlwimi  r6,r9,0,20,31
 266         addi    r6,r6,(2f - 1b)
 267         mtspr   SPRN_SRR0,r6
 268         mtspr   SPRN_SRR1,r7
 269         rfi                             /* start execution out of TLB1[0] entry */
 270
 271 /* 8. Clear out the temp mapping */
 272 2:      lis     r7,0x1000       /* Set MAS0(TLBSEL) = 1 */
 273         rlwimi  r7,r5,16,4,15   /* Setup MAS0 = TLBSEL | ESEL(r5) */
 274         mtspr   SPRN_MAS0,r7
 275         tlbre
 276         mfspr   r8,SPRN_MAS1
 277         rlwinm  r8,r8,0,2,0     /* clear IPROT */
 278         mtspr   SPRN_MAS1,r8
 279         tlbwe
 280         /* Invalidate TLB1 */
 281         li      r9,0x0c
 282         tlbivax 0,r9
 283         TLBSYNC
 284
 285         /* Establish the interrupt vector offsets */
 286         SET_IVOR(0,  CriticalInput);
 287         SET_IVOR(1,  MachineCheck);
 288         SET_IVOR(2,  DataStorage);
 289         SET_IVOR(3,  InstructionStorage);
 290         SET_IVOR(4,  ExternalInput);
 291         SET_IVOR(5,  Alignment);
 292         SET_IVOR(6,  Program);
 293         SET_IVOR(7,  FloatingPointUnavailable);
 294         SET_IVOR(8,  SystemCall);
 295         SET_IVOR(9,  AuxillaryProcessorUnavailable);
 296         SET_IVOR(10, Decrementer);
 297         SET_IVOR(11, FixedIntervalTimer);
 298         SET_IVOR(12, WatchdogTimer);
 299         SET_IVOR(13, DataTLBError);
 300         SET_IVOR(14, InstructionTLBError);
 301         SET_IVOR(15, DebugDebug);
 302 #if defined(CONFIG_E500) && !defined(CONFIG_PPC_E500MC)
 303         SET_IVOR(15, DebugCrit);
 304 #endif
 305         SET_IVOR(32, SPEUnavailable);
 306         SET_IVOR(33, SPEFloatingPointData);
 307         SET_IVOR(34, SPEFloatingPointRound);
 308 #ifndef CONFIG_E200
 309         SET_IVOR(35, PerformanceMonitor);
 310 #endif
 311 #ifdef CONFIG_PPC_E500MC
 312         SET_IVOR(36, Doorbell);
 313 #endif
 314
 315         /* Establish the interrupt vector base */
 316         lis     r4,interrupt_base@h     /* IVPR only uses the high 16-bits */
 317         mtspr   SPRN_IVPR,r4
 318
 319         /* Setup the defaults for TLB entries */
 320         li      r2,(MAS4_TSIZED(BOOKE_PAGESZ_4K))@l
 321 #ifdef CONFIG_E200
 322         oris    r2,r2,MAS4_TLBSELD(1)@h
 323 #endif
 324         mtspr   SPRN_MAS4, r2
 325
 326 #if 0
 327         /* Enable DOZE */
 328         mfspr   r2,SPRN_HID0
 329         oris    r2,r2,HID0_DOZE@h
 330         mtspr   SPRN_HID0, r2
 331 #endif
 332 #ifdef CONFIG_E200
 333         /* enable dedicated debug exception handling resources (Debug APU) */
 334         mfspr   r2,SPRN_HID0
 335         ori     r2,r2,HID0_DAPUEN@l
 336         mtspr   SPRN_HID0,r2
 337 #endif
 338
 339 #if !defined(CONFIG_BDI_SWITCH)
 340         /*
 341          * The Abatron BDI JTAG debugger does not tolerate others
 342          * mucking with the debug registers.
 343          */
 344         lis     r2,DBCR0_IDM@h
 345         mtspr   SPRN_DBCR0,r2
 346         isync
 347         /* clear any residual debug events */
 348         li      r2,-1
 349         mtspr   SPRN_DBSR,r2
 350 #endif
 351
 352 #ifdef CONFIG_SMP
 353         /* Check to see if we're the second processor, and jump
 354          * to the secondary_start code if so
 355          */
 356         mfspr   r24,SPRN_PIR
 357         cmpwi   r24,0
 358         bne     __secondary_start
 359 #endif
 360
 361         /*
 362          * This is where the main kernel code starts.
 363          */
 364
 365         /* ptr to current */
 366         lis     r2,init_task@h
 367         ori     r2,r2,init_task@l
 368
 369         /* ptr to current thread */
 370         addi    r4,r2,THREAD    /* init task's THREAD */
 371         mtspr   SPRN_SPRG3,r4
 372
 373         /* stack */
 374         lis     r1,init_thread_union@h
 375         ori     r1,r1,init_thread_union@l
 376         li      r0,0
 377         stwu    r0,THREAD_SIZE-STACK_FRAME_OVERHEAD(r1)
 378
 379         bl      early_init
 380
 381 #ifdef CONFIG_RELOCATABLE
 382         lis     r3,kernstart_addr@ha
 383         la      r3,kernstart_addr@l(r3)
 384 #ifdef CONFIG_PHYS_64BIT
 385         stw     r23,0(r3)
 386         stw     r25,4(r3)
 387 #else
 388         stw     r25,0(r3)
 389 #endif
 390 #endif
 391
 392         mfspr   r3,SPRN_TLB1CFG
 393         andi.   r3,r3,0xfff
 394         lis     r4,num_tlbcam_entries@ha
 395         stw     r3,num_tlbcam_entries@l(r4)
 396 /*
 397  * Decide what sort of machine this is and initialize the MMU.
 398  */
 399         mr      r3,r31
 400         mr      r4,r30
 401         mr      r5,r29
 402         mr      r6,r28
 403         mr      r7,r27
 404         bl      machine_init
 405         bl      MMU_init
 406
 407         /* Setup PTE pointers for the Abatron bdiGDB */
 408         lis     r6, swapper_pg_dir@h
 409         ori     r6, r6, swapper_pg_dir@l
 410         lis     r5, abatron_pteptrs@h
 411         ori     r5, r5, abatron_pteptrs@l
 412         lis     r4, KERNELBASE@h
 413         ori     r4, r4, KERNELBASE@l
 414         stw     r5, 0(r4)       /* Save abatron_pteptrs at a fixed location */
 415         stw     r6, 0(r5)
 416
 417         /* Let's move on */
 418         lis     r4,start_kernel@h
 419         ori     r4,r4,start_kernel@l
 420         lis     r3,MSR_KERNEL@h
 421         ori     r3,r3,MSR_KERNEL@l
 422         mtspr   SPRN_SRR0,r4
 423         mtspr   SPRN_SRR1,r3
 424         rfi                     /* change context and jump to start_kernel */
 425
 426 /* Macros to hide the PTE size differences
 427  *
 428  * FIND_PTE -- walks the page tables given EA & pgdir pointer
 429  *   r10 -- EA of fault
 430  *   r11 -- PGDIR pointer
 431  *   r12 -- free
 432  *   label 2: is the bailout case
 433  *
 434  * if we find the pte (fall through):
 435  *   r11 is low pte word
 436  *   r12 is pointer to the pte
 437  */
 438 #ifdef CONFIG_PTE_64BIT
 439 #define FIND_PTE        \
 440         rlwinm  r12, r10, 13, 19, 29;   /* Compute pgdir/pmd offset */  \
 441         lwzx    r11, r12, r11;          /* Get pgd/pmd entry */         \
 442         rlwinm. r12, r11, 0, 0, 20;     /* Extract pt base address */   \
 443         beq     2f;                     /* Bail if no table */          \
 444         rlwimi  r12, r10, 23, 20, 28;   /* Compute pte address */       \
 445         lwz     r11, 4(r12);            /* Get pte entry */
 446 #else
 447 #define FIND_PTE        \
 448         rlwimi  r11, r10, 12, 20, 29;   /* Create L1 (pgdir/pmd) address */     \
 449         lwz     r11, 0(r11);            /* Get L1 entry */                      \
 450         rlwinm. r12, r11, 0, 0, 19;     /* Extract L2 (pte) base address */     \
 451         beq     2f;                     /* Bail if no table */                  \
 452         rlwimi  r12, r10, 22, 20, 29;   /* Compute PTE address */               \
 453         lwz     r11, 0(r12);            /* Get Linux PTE */
 454 #endif
 455
 456 /*
 457  * Interrupt vector entry code
 458  *
 459  * The Book E MMUs are always on so we don't need to handle
 460  * interrupts in real mode as with previous PPC processors. In
 461  * this case we handle interrupts in the kernel virtual address
 462  * space.
 463  *
 464  * Interrupt vectors are dynamically placed relative to the
 465  * interrupt prefix as determined by the address of interrupt_base.
 466  * The interrupt vectors offsets are programmed using the labels
 467  * for each interrupt vector entry.
 468  *
 469  * Interrupt vectors must be aligned on a 16 byte boundary.
 470  * We align on a 32 byte cache line boundary for good measure.
 471  */
 472
 473 interrupt_base:
 474         /* Critical Input Interrupt */
 475         CRITICAL_EXCEPTION(0x0100, CriticalInput, unknown_exception)
 476
 477         /* Machine Check Interrupt */
 478 #ifdef CONFIG_E200
 479         /* no RFMCI, MCSRRs on E200 */
 480         CRITICAL_EXCEPTION(0x0200, MachineCheck, machine_check_exception)
 481 #else
 482         MCHECK_EXCEPTION(0x0200, MachineCheck, machine_check_exception)
 483 #endif
 484
 485         /* Data Storage Interrupt */
 486         START_EXCEPTION(DataStorage)
 487         NORMAL_EXCEPTION_PROLOG
 488         mfspr   r5,SPRN_ESR             /* Grab the ESR, save it, pass arg3 */
 489         stw     r5,_ESR(r11)
 490         mfspr   r4,SPRN_DEAR            /* Grab the DEAR, save it, pass arg2 */
 491         andis.  r10,r5,(ESR_ILK|ESR_DLK)@h
 492         bne     1f
 493         EXC_XFER_EE_LITE(0x0300, handle_page_fault)
 494 1:
 495         addi    r3,r1,STACK_FRAME_OVERHEAD
 496         EXC_XFER_EE_LITE(0x0300, CacheLockingException)
 497
 498         /* Instruction Storage Interrupt */
 499         INSTRUCTION_STORAGE_EXCEPTION
 500
 501         /* External Input Interrupt */
 502         EXCEPTION(0x0500, ExternalInput, do_IRQ, EXC_XFER_LITE)
 503
 504         /* Alignment Interrupt */
 505         ALIGNMENT_EXCEPTION
 506
 507         /* Program Interrupt */
 508         PROGRAM_EXCEPTION
 509
 510         /* Floating Point Unavailable Interrupt */
 511 #ifdef CONFIG_PPC_FPU
 512         FP_UNAVAILABLE_EXCEPTION
 513 #else
 514 #ifdef CONFIG_E200
 515         /* E200 treats 'normal' floating point instructions as FP Unavail exception */
 516         EXCEPTION(0x0800, FloatingPointUnavailable, program_check_exception, EXC_XFER_EE)
 517 #else
 518         EXCEPTION(0x0800, FloatingPointUnavailable, unknown_exception, EXC_XFER_EE)
 519 #endif
 520 #endif
 521
 522         /* System Call Interrupt */
 523         START_EXCEPTION(SystemCall)
 524         NORMAL_EXCEPTION_PROLOG
 525         EXC_XFER_EE_LITE(0x0c00, DoSyscall)
 526
 527         /* Auxillary Processor Unavailable Interrupt */
 528         EXCEPTION(0x2900, AuxillaryProcessorUnavailable, unknown_exception, EXC_XFER_EE)
 529
 530         /* Decrementer Interrupt */
 531         DECREMENTER_EXCEPTION
 532
 533         /* Fixed Internal Timer Interrupt */
 534         /* TODO: Add FIT support */
 535         EXCEPTION(0x3100, FixedIntervalTimer, unknown_exception, EXC_XFER_EE)
 536
 537         /* Watchdog Timer Interrupt */
 538 #ifdef CONFIG_BOOKE_WDT
 539         CRITICAL_EXCEPTION(0x3200, WatchdogTimer, WatchdogException)
 540 #else
 541         CRITICAL_EXCEPTION(0x3200, WatchdogTimer, unknown_exception)
 542 #endif
 543
 544         /* Data TLB Error Interrupt */
 545         START_EXCEPTION(DataTLBError)
 546         mtspr   SPRN_SPRG0, r10         /* Save some working registers */
 547         mtspr   SPRN_SPRG1, r11
 548         mtspr   SPRN_SPRG4W, r12
 549         mtspr   SPRN_SPRG5W, r13
 550         mfcr    r11
 551         mtspr   SPRN_SPRG7W, r11
 552         mfspr   r10, SPRN_DEAR          /* Get faulting address */
 553
 554         /* If we are faulting a kernel address, we have to use the
 555          * kernel page tables.
 556          */
 557         lis     r11, PAGE_OFFSET@h
 558         cmplw   5, r10, r11
 559         blt     5, 3f
 560         lis     r11, swapper_pg_dir@h
 561         ori     r11, r11, swapper_pg_dir@l
 562
 563         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
 564         rlwinm  r12,r12,0,16,1
 565         mtspr   SPRN_MAS1,r12
 566
 567         b       4f
 568
 569         /* Get the PGD for the current thread */
 570 3:
 571         mfspr   r11,SPRN_SPRG3
 572         lwz     r11,PGDIR(r11)
 573
 574 4:
 575         /* Mask of required permission bits. Note that while we
 576          * do copy ESR:ST to _PAGE_RW position as trying to write
 577          * to an RO page is pretty common, we don't do it with
 578          * _PAGE_DIRTY. We could do it, but it's a fairly rare
 579          * event so I'd rather take the overhead when it happens
 580          * rather than adding an instruction here. We should measure
 581          * whether the whole thing is worth it in the first place
 582          * as we could avoid loading SPRN_ESR completely in the first
 583          * place...
 584          *
 585          * TODO: Is it worth doing that mfspr & rlwimi in the first
 586          *       place or can we save a couple of instructions here ?
 587          */
 588         mfspr   r12,SPRN_ESR
 589         li      r13,_PAGE_PRESENT|_PAGE_ACCESSED
 590         rlwimi  r13,r12,11,29,29
 591
 592         FIND_PTE
 593         andc.   r13,r13,r11             /* Check permission */
 594
 595 #ifdef CONFIG_PTE_64BIT
 596 #ifdef CONFIG_SMP
 597         subf    r10,r11,r12             /* create false data dep */
 598         lwzx    r13,r11,r10             /* Get upper pte bits */
 599 #else
 600         lwz     r13,0(r12)              /* Get upper pte bits */
 601 #endif
 602 #endif
 603
 604         bne     2f                      /* Bail if permission/valid mismach */
 605
 606         /* Jump to common tlb load */
 607         b       finish_tlb_load
 608 2:
 609         /* The bailout.  Restore registers to pre-exception conditions
 610          * and call the heavyweights to help us out.
 611          */
 612         mfspr   r11, SPRN_SPRG7R
 613         mtcr    r11
 614         mfspr   r13, SPRN_SPRG5R
 615         mfspr   r12, SPRN_SPRG4R
 616         mfspr   r11, SPRN_SPRG1
 617         mfspr   r10, SPRN_SPRG0
 618         b       DataStorage
 619
 620         /* Instruction TLB Error Interrupt */
 621         /*
 622          * Nearly the same as above, except we get our
 623          * information from different registers and bailout
 624          * to a different point.
 625          */
 626         START_EXCEPTION(InstructionTLBError)
 627         mtspr   SPRN_SPRG0, r10         /* Save some working registers */
 628         mtspr   SPRN_SPRG1, r11
 629         mtspr   SPRN_SPRG4W, r12
 630         mtspr   SPRN_SPRG5W, r13
 631         mfcr    r11
 632         mtspr   SPRN_SPRG7W, r11
 633         mfspr   r10, SPRN_SRR0          /* Get faulting address */
 634
 635         /* If we are faulting a kernel address, we have to use the
 636          * kernel page tables.
 637          */
 638         lis     r11, PAGE_OFFSET@h
 639         cmplw   5, r10, r11
 640         blt     5, 3f
 641         lis     r11, swapper_pg_dir@h
 642         ori     r11, r11, swapper_pg_dir@l
 643
 644         mfspr   r12,SPRN_MAS1           /* Set TID to 0 */
 645         rlwinm  r12,r12,0,16,1
 646         mtspr   SPRN_MAS1,r12
 647
 648         b       4f
 649
 650         /* Get the PGD for the current thread */
 651 3:
 652         mfspr   r11,SPRN_SPRG3
 653         lwz     r11,PGDIR(r11)
 654
 655 4:
 656         /* Make up the required permissions */
 657         li      r13,_PAGE_PRESENT | _PAGE_ACCESSED | _PAGE_HWEXEC
 658
 659         FIND_PTE
 660         andc.   r13,r13,r11             /* Check permission */
 661
 662 #ifdef CONFIG_PTE_64BIT
 663 #ifdef CONFIG_SMP
 664         subf    r10,r11,r12             /* create false data dep */
 665         lwzx    r13,r11,r10             /* Get upper pte bits */
 666 #else
 667         lwz     r13,0(r12)              /* Get upper pte bits */
 668 #endif
 669 #endif
 670
 671         bne     2f                      /* Bail if permission mismach */
 672
 673         /* Jump to common TLB load point */
 674         b       finish_tlb_load
 675
 676 2:
 677         /* The bailout.  Restore registers to pre-exception conditions
 678          * and call the heavyweights to help us out.
 679          */
 680         mfspr   r11, SPRN_SPRG7R
 681         mtcr    r11
 682         mfspr   r13, SPRN_SPRG5R
 683         mfspr   r12, SPRN_SPRG4R
 684         mfspr   r11, SPRN_SPRG1
 685         mfspr   r10, SPRN_SPRG0
 686         b       InstructionStorage
 687
 688 #ifdef CONFIG_SPE
 689         /* SPE Unavailable */
 690         START_EXCEPTION(SPEUnavailable)
 691         NORMAL_EXCEPTION_PROLOG
 692         bne     load_up_spe
 693         addi    r3,r1,STACK_FRAME_OVERHEAD
 694         EXC_XFER_EE_LITE(0x2010, KernelSPE)
 695 #else
 696         EXCEPTION(0x2020, SPEUnavailable, unknown_exception, EXC_XFER_EE)
 697 #endif /* CONFIG_SPE */
 698
 699         /* SPE Floating Point Data */
 700 #ifdef CONFIG_SPE
 701         EXCEPTION(0x2030, SPEFloatingPointData, SPEFloatingPointException, EXC_XFER_EE);
 702
 703         /* SPE Floating Point Round */
 704         EXCEPTION(0x2050, SPEFloatingPointRound, SPEFloatingPointRoundException, EXC_XFER_EE)
 705 #else
 706         EXCEPTION(0x2040, SPEFloatingPointData, unknown_exception, EXC_XFER_EE)
 707         EXCEPTION(0x2050, SPEFloatingPointRound, unknown_exception, EXC_XFER_EE)
 708 #endif /* CONFIG_SPE */
 709
 710         /* Performance Monitor */
 711         EXCEPTION(0x2060, PerformanceMonitor, performance_monitor_exception, EXC_XFER_STD)
 712
 713 #ifdef CONFIG_PPC_E500MC
 714         EXCEPTION(0x2070, Doorbell, unknown_exception, EXC_XFER_EE)
 715 #endif
 716
 717         /* Debug Interrupt */
 718         DEBUG_DEBUG_EXCEPTION
 719 #if defined(CONFIG_E500) && !defined(CONFIG_PPC_E500MC)
 720         DEBUG_CRIT_EXCEPTION
 721 #endif
 722
 723 /*
 724  * Local functions
 725  */
 726
 727 /*
 728  * Both the instruction and data TLB miss get to this
 729  * point to load the TLB.
 730  *      r10 - available to use
 731  *      r11 - TLB (info from Linux PTE)
 732  *      r12 - available to use
 733  *      r13 - upper bits of PTE (if PTE_64BIT) or available to use
 734  *      CR5 - results of addr >= PAGE_OFFSET
 735  *      MAS0, MAS1 - loaded with proper value when we get here
 736  *      MAS2, MAS3 - will need additional info from Linux PTE
 737  *      Upon exit, we reload everything and RFI.
 738  */
 739 finish_tlb_load:
 740         /*
 741          * We set execute, because we don't have the granularity to
 742          * properly set this at the page level (Linux problem).
 743          * Many of these bits are software only.  Bits we don't set
 744          * here we (properly should) assume have the appropriate value.
 745          */
 746
 747         mfspr   r12, SPRN_MAS2
 748 #ifdef CONFIG_PTE_64BIT
 749         rlwimi  r12, r11, 26, 24, 31    /* extract ...WIMGE from pte */
 750 #else
 751         rlwimi  r12, r11, 26, 27, 31    /* extract WIMGE from pte */
 752 #endif
 753 #ifdef CONFIG_SMP
 754         ori     r12, r12, MAS2_M
 755 #endif
 756         mtspr   SPRN_MAS2, r12
 757
 758         li      r10, (_PAGE_HWEXEC | _PAGE_PRESENT)
 759         rlwimi  r10, r11, 31, 29, 29    /* extract _PAGE_DIRTY into SW */
 760         and     r12, r11, r10
 761         andi.   r10, r11, _PAGE_USER    /* Test for _PAGE_USER */
 762         slwi    r10, r12, 1
 763         or      r10, r10, r12
 764         iseleq  r12, r12, r10
 765
 766 #ifdef CONFIG_PTE_64BIT
 767         rlwimi  r12, r13, 24, 0, 7      /* grab RPN[32:39] */
 768         rlwimi  r12, r11, 24, 8, 19     /* grab RPN[40:51] */
 769         mtspr   SPRN_MAS3, r12
 770 BEGIN_MMU_FTR_SECTION
 771         srwi    r10, r13, 8             /* grab RPN[8:31] */
 772         mtspr   SPRN_MAS7, r10
 773 END_MMU_FTR_SECTION_IFSET(MMU_FTR_BIG_PHYS)
 774 #else
 775         rlwimi  r11, r12, 0, 20, 31     /* Extract RPN from PTE and merge with perms */
 776         mtspr   SPRN_MAS3, r11
 777 #endif
 778 #ifdef CONFIG_E200
 779         /* Round robin TLB1 entries assignment */
 780         mfspr   r12, SPRN_MAS0
 781
 782         /* Extract TLB1CFG(NENTRY) */
 783         mfspr   r11, SPRN_TLB1CFG
 784         andi.   r11, r11, 0xfff
 785
 786         /* Extract MAS0(NV) */
 787         andi.   r13, r12, 0xfff
 788         addi    r13, r13, 1
 789         cmpw    0, r13, r11
 790         addi    r12, r12, 1
 791
 792         /* check if we need to wrap */
 793         blt     7f
 794
 795         /* wrap back to first free tlbcam entry */
 796         lis     r13, tlbcam_index@ha
 797         lwz     r13, tlbcam_index@l(r13)
 798         rlwimi  r12, r13, 0, 20, 31
 799 7:
 800         mtspr   SPRN_MAS0,r12
 801 #endif /* CONFIG_E200 */
 802
 803         tlbwe
 804
 805         /* Done...restore registers and get out of here.  */
 806         mfspr   r11, SPRN_SPRG7R
 807         mtcr    r11
 808         mfspr   r13, SPRN_SPRG5R
 809         mfspr   r12, SPRN_SPRG4R
 810         mfspr   r11, SPRN_SPRG1
 811         mfspr   r10, SPRN_SPRG0
 812         rfi                                     /* Force context change */
 813
 814 #ifdef CONFIG_SPE
 815 /* Note that the SPE support is closely modeled after the AltiVec
 816  * support.  Changes to one are likely to be applicable to the
 817  * other!  */
 818 load_up_spe:
 819 /*
 820  * Disable SPE for the task which had SPE previously,
 821  * and save its SPE registers in its thread_struct.
 822  * Enables SPE for use in the kernel on return.
 823  * On SMP we know the SPE units are free, since we give it up every
 824  * switch.  -- Kumar
 825  */
 826         mfmsr   r5
 827         oris    r5,r5,MSR_SPE@h
 828         mtmsr   r5                      /* enable use of SPE now */
 829         isync
 830 /*
 831  * For SMP, we don't do lazy SPE switching because it just gets too
 832  * horrendously complex, especially when a task switches from one CPU
 833  * to another.  Instead we call giveup_spe in switch_to.
 834  */
 835 #ifndef CONFIG_SMP
 836         lis     r3,last_task_used_spe@ha
 837         lwz     r4,last_task_used_spe@l(r3)
 838         cmpi    0,r4,0
 839         beq     1f
 840         addi    r4,r4,THREAD    /* want THREAD of last_task_used_spe */
 841         SAVE_32EVRS(0,r10,r4)
 842         evxor   evr10, evr10, evr10     /* clear out evr10 */
 843         evmwumiaa evr10, evr10, evr10   /* evr10 <- ACC = 0 * 0 + ACC */
 844         li      r5,THREAD_ACC
 845         evstddx evr10, r4, r5           /* save off accumulator */
 846         lwz     r5,PT_REGS(r4)
 847         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 848         lis     r10,MSR_SPE@h
 849         andc    r4,r4,r10       /* disable SPE for previous task */
 850         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 851 1:
 852 #endif /* !CONFIG_SMP */
 853         /* enable use of SPE after return */
 854         oris    r9,r9,MSR_SPE@h
 855         mfspr   r5,SPRN_SPRG3           /* current task's THREAD (phys) */
 856         li      r4,1
 857         li      r10,THREAD_ACC
 858         stw     r4,THREAD_USED_SPE(r5)
 859         evlddx  evr4,r10,r5
 860         evmra   evr4,evr4
 861         REST_32EVRS(0,r10,r5)
 862 #ifndef CONFIG_SMP
 863         subi    r4,r5,THREAD
 864         stw     r4,last_task_used_spe@l(r3)
 865 #endif /* !CONFIG_SMP */
 866         /* restore registers and return */
 867 2:      REST_4GPRS(3, r11)
 868         lwz     r10,_CCR(r11)
 869         REST_GPR(1, r11)
 870         mtcr    r10
 871         lwz     r10,_LINK(r11)
 872         mtlr    r10
 873         REST_GPR(10, r11)
 874         mtspr   SPRN_SRR1,r9
 875         mtspr   SPRN_SRR0,r12
 876         REST_GPR(9, r11)
 877         REST_GPR(12, r11)
 878         lwz     r11,GPR11(r11)
 879         rfi
 880
 881 /*
 882  * SPE unavailable trap from kernel - print a message, but let
 883  * the task use SPE in the kernel until it returns to user mode.
 884  */
 885 KernelSPE:
 886         lwz     r3,_MSR(r1)
 887         oris    r3,r3,MSR_SPE@h
 888         stw     r3,_MSR(r1)     /* enable use of SPE after return */
 889         lis     r3,87f@h
 890         ori     r3,r3,87f@l
 891         mr      r4,r2           /* current */
 892         lwz     r5,_NIP(r1)
 893         bl      printk
 894         b       ret_from_except
 895 87:     .string "SPE used in kernel  (task=%p, pc=%x)  \n"
 896         .align  4,0
 897
 898 #endif /* CONFIG_SPE */
 899
 900 /*
 901  * Global functions
 902  */
 903
 904 /*
 905  * extern void loadcam_entry(unsigned int index)
 906  *
 907  * Load TLBCAM[index] entry in to the L2 CAM MMU
 908  */
 909 _GLOBAL(loadcam_entry)
 910         lis     r4,TLBCAM@ha
 911         addi    r4,r4,TLBCAM@l
 912         mulli   r5,r3,20
 913         add     r3,r5,r4
 914         lwz     r4,0(r3)
 915         mtspr   SPRN_MAS0,r4
 916         lwz     r4,4(r3)
 917         mtspr   SPRN_MAS1,r4
 918         lwz     r4,8(r3)
 919         mtspr   SPRN_MAS2,r4
 920         lwz     r4,12(r3)
 921         mtspr   SPRN_MAS3,r4
 922         tlbwe
 923         isync
 924         blr
 925
 926 /*
 927  * extern void giveup_altivec(struct task_struct *prev)
 928  *
 929  * The e500 core does not have an AltiVec unit.
 930  */
 931 _GLOBAL(giveup_altivec)
 932         blr
 933
 934 #ifdef CONFIG_SPE
 935 /*
 936  * extern void giveup_spe(struct task_struct *prev)
 937  *
 938  */
 939 _GLOBAL(giveup_spe)
 940         mfmsr   r5
 941         oris    r5,r5,MSR_SPE@h
 942         mtmsr   r5                      /* enable use of SPE now */
 943         isync
 944         cmpi    0,r3,0
 945         beqlr-                          /* if no previous owner, done */
 946         addi    r3,r3,THREAD            /* want THREAD of task */
 947         lwz     r5,PT_REGS(r3)
 948         cmpi    0,r5,0
 949         SAVE_32EVRS(0, r4, r3)
 950         evxor   evr6, evr6, evr6        /* clear out evr6 */
 951         evmwumiaa evr6, evr6, evr6      /* evr6 <- ACC = 0 * 0 + ACC */
 952         li      r4,THREAD_ACC
 953         evstddx evr6, r4, r3            /* save off accumulator */
 954         mfspr   r6,SPRN_SPEFSCR
 955         stw     r6,THREAD_SPEFSCR(r3)   /* save spefscr register value */
 956         beq     1f
 957         lwz     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 958         lis     r3,MSR_SPE@h
 959         andc    r4,r4,r3                /* disable SPE for previous task */
 960         stw     r4,_MSR-STACK_FRAME_OVERHEAD(r5)
 961 1:
 962 #ifndef CONFIG_SMP
 963         li      r5,0
 964         lis     r4,last_task_used_spe@ha
 965         stw     r5,last_task_used_spe@l(r4)
 966 #endif /* !CONFIG_SMP */
 967         blr
 968 #endif /* CONFIG_SPE */
 969
 970 /*
 971  * extern void giveup_fpu(struct task_struct *prev)
 972  *
 973  * Not all FSL Book-E cores have an FPU
 974  */
 975 #ifndef CONFIG_PPC_FPU
 976 _GLOBAL(giveup_fpu)
 977         blr
 978 #endif
 979
 980 /*
 981  * extern void abort(void)
 982  *
 983  * At present, this routine just applies a system reset.
 984  */
 985 _GLOBAL(abort)
 986         li      r13,0
 987         mtspr   SPRN_DBCR0,r13          /* disable all debug events */
 988         isync
 989         mfmsr   r13
 990         ori     r13,r13,MSR_DE@l        /* Enable Debug Events */
 991         mtmsr   r13
 992         isync
 993         mfspr   r13,SPRN_DBCR0
 994         lis     r13,(DBCR0_IDM|DBCR0_RST_CHIP)@h
 995         mtspr   SPRN_DBCR0,r13
 996         isync
 997
 998 _GLOBAL(set_context)
 999
1000 #ifdef CONFIG_BDI_SWITCH
1001         /* Context switch the PTE pointer for the Abatron BDI2000.
1002          * The PGDIR is the second parameter.
1003          */
1004         lis     r5, abatron_pteptrs@h
1005         ori     r5, r5, abatron_pteptrs@l
1006         stw     r4, 0x4(r5)
1007 #endif
1008         mtspr   SPRN_PID,r3
1009         isync                   /* Force context change */
1010         blr
1011
1012 _GLOBAL(flush_dcache_L1)
1013         mfspr   r3,SPRN_L1CFG0
1014
1015         rlwinm  r5,r3,9,3       /* Extract cache block size */
1016         twlgti  r5,1            /* Only 32 and 64 byte cache blocks
1017                                  * are currently defined.
1018                                  */
1019         li      r4,32
1020         subfic  r6,r5,2         /* r6 = log2(1KiB / cache block size) -
1021                                  *      log2(number of ways)
1022                                  */
1023         slw     r5,r4,r5        /* r5 = cache block size */
1024
1025         rlwinm  r7,r3,0,0xff    /* Extract number of KiB in the cache */
1026         mulli   r7,r7,13        /* An 8-way cache will require 13
1027                                  * loads per set.
1028                                  */
1029         slw     r7,r7,r6
1030
1031         /* save off HID0 and set DCFA */
1032         mfspr   r8,SPRN_HID0
1033         ori     r9,r8,HID0_DCFA@l
1034         mtspr   SPRN_HID0,r9
1035         isync
1036
1037         lis     r4,KERNELBASE@h
1038         mtctr   r7
1039
1040 1:      lwz     r3,0(r4)        /* Load... */
1041         add     r4,r4,r5
1042         bdnz    1b
1043
1044         msync
1045         lis     r4,KERNELBASE@h
1046         mtctr   r7
1047
1048 1:      dcbf    0,r4            /* ...and flush. */
1049         add     r4,r4,r5
1050         bdnz    1b
1051
1052         /* restore HID0 */
1053         mtspr   SPRN_HID0,r8
1054         isync
1055
1056         blr
1057
1058 #ifdef CONFIG_SMP
1059 /* When we get here, r24 needs to hold the CPU # */
1060         .globl __secondary_start
1061 __secondary_start:
1062         lis     r3,__secondary_hold_acknowledge@h
1063         ori     r3,r3,__secondary_hold_acknowledge@l
1064         stw     r24,0(r3)
1065
1066         li      r3,0
1067         mr      r4,r24          /* Why? */
1068         bl      call_setup_cpu
1069
1070         lis     r3,tlbcam_index@ha
1071         lwz     r3,tlbcam_index@l(r3)
1072         mtctr   r3
1073         li      r26,0           /* r26 safe? */
1074
1075         /* Load each CAM entry */
1076 1:      mr      r3,r26
1077         bl      loadcam_entry
1078         addi    r26,r26,1
1079         bdnz    1b
1080
1081         /* get current_thread_info and current */
1082         lis     r1,secondary_ti@ha
1083         lwz     r1,secondary_ti@l(r1)
1084         lwz     r2,TI_TASK(r1)
1085
1086         /* stack */
1087         addi    r1,r1,THREAD_SIZE-STACK_FRAME_OVERHEAD
1088         li      r0,0
1089         stw     r0,0(r1)
1090
1091         /* ptr to current thread */
1092         addi    r4,r2,THREAD    /* address of our thread_struct */
1093         mtspr   SPRN_SPRG3,r4
1094
1095         /* Setup the defaults for TLB entries */
1096         li      r4,(MAS4_TSIZED(BOOKE_PAGESZ_4K))@l
1097         mtspr   SPRN_MAS4,r4
1098
1099         /* Jump to start_secondary */
1100         lis     r4,MSR_KERNEL@h
1101         ori     r4,r4,MSR_KERNEL@l
1102         lis     r3,start_secondary@h
1103         ori     r3,r3,start_secondary@l
1104         mtspr   SPRN_SRR0,r3
1105         mtspr   SPRN_SRR1,r4
1106         sync
1107         rfi
1108         sync
1109
1110         .globl __secondary_hold_acknowledge
1111 __secondary_hold_acknowledge:
1112         .long   -1
1113 #endif
1114
1115 /*
1116  * We put a few things here that have to be page-aligned. This stuff
1117  * goes at the beginning of the data segment, which is page-aligned.
1118  */
1119         .data
1120         .align  12
1121         .globl  sdata
1122 sdata:
1123         .globl  empty_zero_page
1124 empty_zero_page:
1125         .space  4096
1126         .globl  swapper_pg_dir
1127 swapper_pg_dir:
1128         .space  PGD_TABLE_SIZE
1129
1130 /*
1131  * Room for two PTE pointers, usually the kernel and current user pointers
1132  * to their respective root page table.
1133  */
1134 abatron_pteptrs:
1135         .space  8