arch/mips/kernel/traps.c

   1 /*
   2  * This file is subject to the terms and conditions of the GNU General Public
   3  * License.  See the file "COPYING" in the main directory of this archive
   4  * for more details.
   5  *
   6  * Copyright (C) 1994 - 1999, 2000, 01, 06 Ralf Baechle
   7  * Copyright (C) 1995, 1996 Paul M. Antoine
   8  * Copyright (C) 1998 Ulf Carlsson
   9  * Copyright (C) 1999 Silicon Graphics, Inc.
  10  * Kevin D. Kissell, kevink@mips.com and Carsten Langgaard, carstenl@mips.com
  11  * Copyright (C) 2000, 01 MIPS Technologies, Inc.
  12  * Copyright (C) 2002, 2003, 2004, 2005  Maciej W. Rozycki
  13  */
  14 #include <linux/init.h>
  15 #include <linux/mm.h>
  16 #include <linux/module.h>
  17 #include <linux/sched.h>
  18 #include <linux/smp.h>
  19 #include <linux/smp_lock.h>
  20 #include <linux/spinlock.h>
  21 #include <linux/kallsyms.h>
  22 #include <linux/bootmem.h>
  23 #include <linux/interrupt.h>
  24
  25 #include <asm/bootinfo.h>
  26 #include <asm/branch.h>
  27 #include <asm/break.h>
  28 #include <asm/cpu.h>
  29 #include <asm/dsp.h>
  30 #include <asm/fpu.h>
  31 #include <asm/mipsregs.h>
  32 #include <asm/mipsmtregs.h>
  33 #include <asm/module.h>
  34 #include <asm/pgtable.h>
  35 #include <asm/ptrace.h>
  36 #include <asm/sections.h>
  37 #include <asm/system.h>
  38 #include <asm/tlbdebug.h>
  39 #include <asm/traps.h>
  40 #include <asm/uaccess.h>
  41 #include <asm/mmu_context.h>
  42 #include <asm/watch.h>
  43 #include <asm/types.h>
  44 #include <asm/stacktrace.h>
  45
  46 extern asmlinkage void handle_int(void);
  47 extern asmlinkage void handle_tlbm(void);
  48 extern asmlinkage void handle_tlbl(void);
  49 extern asmlinkage void handle_tlbs(void);
  50 extern asmlinkage void handle_adel(void);
  51 extern asmlinkage void handle_ades(void);
  52 extern asmlinkage void handle_ibe(void);
  53 extern asmlinkage void handle_dbe(void);
  54 extern asmlinkage void handle_sys(void);
  55 extern asmlinkage void handle_bp(void);
  56 extern asmlinkage void handle_ri(void);
  57 extern asmlinkage void handle_ri_rdhwr_vivt(void);
  58 extern asmlinkage void handle_ri_rdhwr(void);
  59 extern asmlinkage void handle_cpu(void);
  60 extern asmlinkage void handle_ov(void);
  61 extern asmlinkage void handle_tr(void);
  62 extern asmlinkage void handle_fpe(void);
  63 extern asmlinkage void handle_mdmx(void);
  64 extern asmlinkage void handle_watch(void);
  65 extern asmlinkage void handle_mt(void);
  66 extern asmlinkage void handle_dsp(void);
  67 extern asmlinkage void handle_mcheck(void);
  68 extern asmlinkage void handle_reserved(void);
  69
  70 extern int fpu_emulator_cop1Handler(struct pt_regs *xcp,
  71         struct mips_fpu_struct *ctx, int has_fpu);
  72
  73 void (*board_be_init)(void);
  74 int (*board_be_handler)(struct pt_regs *regs, int is_fixup);
  75 void (*board_nmi_handler_setup)(void);
  76 void (*board_ejtag_handler_setup)(void);
  77 void (*board_bind_eic_interrupt)(int irq, int regset);
  78
  79
  80 static void show_raw_backtrace(unsigned long reg29)
  81 {
  82         unsigned long *sp = (unsigned long *)reg29;
  83         unsigned long addr;
  84
  85         printk("Call Trace:");
  86 #ifdef CONFIG_KALLSYMS
  87         printk("\n");
  88 #endif
  89         while (!kstack_end(sp)) {
  90                 addr = *sp++;
  91                 if (__kernel_text_address(addr))
  92                         print_ip_sym(addr);
  93         }
  94         printk("\n");
  95 }
  96
  97 #ifdef CONFIG_KALLSYMS
  98 int raw_show_trace;
  99 static int __init set_raw_show_trace(char *str)
 100 {
 101         raw_show_trace = 1;
 102         return 1;
 103 }
 104 __setup("raw_show_trace", set_raw_show_trace);
 105 #endif
 106
 107 static void show_backtrace(struct task_struct *task, struct pt_regs *regs)
 108 {
 109         unsigned long sp = regs->regs[29];
 110         unsigned long ra = regs->regs[31];
 111         unsigned long pc = regs->cp0_epc;
 112
 113         if (raw_show_trace || !__kernel_text_address(pc)) {
 114                 show_raw_backtrace(sp);
 115                 return;
 116         }
 117         printk("Call Trace:\n");
 118         do {
 119                 print_ip_sym(pc);
 120                 pc = unwind_stack(task, &sp, pc, &ra);
 121         } while (pc);
 122         printk("\n");
 123 }
 124
 125 /*
 126  * This routine abuses get_user()/put_user() to reference pointers
 127  * with at least a bit of error checking ...
 128  */
 129 static void show_stacktrace(struct task_struct *task, struct pt_regs *regs)
 130 {
 131         const int field = 2 * sizeof(unsigned long);
 132         long stackdata;
 133         int i;
 134         unsigned long *sp = (unsigned long *)regs->regs[29];
 135
 136         printk("Stack :");
 137         i = 0;
 138         while ((unsigned long) sp & (PAGE_SIZE - 1)) {
 139                 if (i && ((i % (64 / field)) == 0))
 140                         printk("\n       ");
 141                 if (i > 39) {
 142                         printk(" ...");
 143                         break;
 144                 }
 145
 146                 if (__get_user(stackdata, sp++)) {
 147                         printk(" (Bad stack address)");
 148                         break;
 149                 }
 150
 151                 printk(" %0*lx", field, stackdata);
 152                 i++;
 153         }
 154         printk("\n");
 155         show_backtrace(task, regs);
 156 }
 157
 158 void show_stack(struct task_struct *task, unsigned long *sp)
 159 {
 160         struct pt_regs regs;
 161         if (sp) {
 162                 regs.regs[29] = (unsigned long)sp;
 163                 regs.regs[31] = 0;
 164                 regs.cp0_epc = 0;
 165         } else {
 166                 if (task && task != current) {
 167                         regs.regs[29] = task->thread.reg29;
 168                         regs.regs[31] = 0;
 169                         regs.cp0_epc = task->thread.reg31;
 170                 } else {
 171                         prepare_frametrace(&regs);
 172                 }
 173         }
 174         show_stacktrace(task, &regs);
 175 }
 176
 177 /*
 178  * The architecture-independent dump_stack generator
 179  */
 180 void dump_stack(void)
 181 {
 182         struct pt_regs regs;
 183
 184         prepare_frametrace(&regs);
 185         show_backtrace(current, &regs);
 186 }
 187
 188 EXPORT_SYMBOL(dump_stack);
 189
 190 void show_code(unsigned int *pc)
 191 {
 192         long i;
 193
 194         printk("\nCode:");
 195
 196         for(i = -3 ; i < 6 ; i++) {
 197                 unsigned int insn;
 198                 if (__get_user(insn, pc + i)) {
 199                         printk(" (Bad address in epc)\n");
 200                         break;
 201                 }
 202                 printk("%c%08x%c", (i?' ':'<'), insn, (i?' ':'>'));
 203         }
 204 }
 205
 206 void show_regs(struct pt_regs *regs)
 207 {
 208         const int field = 2 * sizeof(unsigned long);
 209         unsigned int cause = regs->cp0_cause;
 210         int i;
 211
 212         printk("Cpu %d\n", smp_processor_id());
 213
 214         /*
 215          * Saved main processor registers
 216          */
 217         for (i = 0; i < 32; ) {
 218                 if ((i % 4) == 0)
 219                         printk("$%2d   :", i);
 220                 if (i == 0)
 221                         printk(" %0*lx", field, 0UL);
 222                 else if (i == 26 || i == 27)
 223                         printk(" %*s", field, "");
 224                 else
 225                         printk(" %0*lx", field, regs->regs[i]);
 226
 227                 i++;
 228                 if ((i % 4) == 0)
 229                         printk("\n");
 230         }
 231
 232         printk("Hi    : %0*lx\n", field, regs->hi);
 233         printk("Lo    : %0*lx\n", field, regs->lo);
 234
 235         /*
 236          * Saved cp0 registers
 237          */
 238         printk("epc   : %0*lx ", field, regs->cp0_epc);
 239         print_symbol("%s ", regs->cp0_epc);
 240         printk("    %s\n", print_tainted());
 241         printk("ra    : %0*lx ", field, regs->regs[31]);
 242         print_symbol("%s\n", regs->regs[31]);
 243
 244         printk("Status: %08x    ", (uint32_t) regs->cp0_status);
 245
 246         if (current_cpu_data.isa_level == MIPS_CPU_ISA_I) {
 247                 if (regs->cp0_status & ST0_KUO)
 248                         printk("KUo ");
 249                 if (regs->cp0_status & ST0_IEO)
 250                         printk("IEo ");
 251                 if (regs->cp0_status & ST0_KUP)
 252                         printk("KUp ");
 253                 if (regs->cp0_status & ST0_IEP)
 254                         printk("IEp ");
 255                 if (regs->cp0_status & ST0_KUC)
 256                         printk("KUc ");
 257                 if (regs->cp0_status & ST0_IEC)
 258                         printk("IEc ");
 259         } else {
 260                 if (regs->cp0_status & ST0_KX)
 261                         printk("KX ");
 262                 if (regs->cp0_status & ST0_SX)
 263                         printk("SX ");
 264                 if (regs->cp0_status & ST0_UX)
 265                         printk("UX ");
 266                 switch (regs->cp0_status & ST0_KSU) {
 267                 case KSU_USER:
 268                         printk("USER ");
 269                         break;
 270                 case KSU_SUPERVISOR:
 271                         printk("SUPERVISOR ");
 272                         break;
 273                 case KSU_KERNEL:
 274                         printk("KERNEL ");
 275                         break;
 276                 default:
 277                         printk("BAD_MODE ");
 278                         break;
 279                 }
 280                 if (regs->cp0_status & ST0_ERL)
 281                         printk("ERL ");
 282                 if (regs->cp0_status & ST0_EXL)
 283                         printk("EXL ");
 284                 if (regs->cp0_status & ST0_IE)
 285                         printk("IE ");
 286         }
 287         printk("\n");
 288
 289         printk("Cause : %08x\n", cause);
 290
 291         cause = (cause & CAUSEF_EXCCODE) >> CAUSEB_EXCCODE;
 292         if (1 <= cause && cause <= 5)
 293                 printk("BadVA : %0*lx\n", field, regs->cp0_badvaddr);
 294
 295         printk("PrId  : %08x\n", read_c0_prid());
 296 }
 297
 298 void show_registers(struct pt_regs *regs)
 299 {
 300         show_regs(regs);
 301         print_modules();
 302         printk("Process %s (pid: %d, threadinfo=%p, task=%p)\n",
 303                 current->comm, current->pid, current_thread_info(), current);
 304         show_stacktrace(current, regs);
 305         show_code((unsigned int *) regs->cp0_epc);
 306         printk("\n");
 307 }
 308
 309 static DEFINE_SPINLOCK(die_lock);
 310
 311 NORET_TYPE void ATTRIB_NORET die(const char * str, struct pt_regs * regs)
 312 {
 313         static int die_counter;
 314 #ifdef CONFIG_MIPS_MT_SMTC
 315         unsigned long dvpret = dvpe();
 316 #endif /* CONFIG_MIPS_MT_SMTC */
 317
 318         console_verbose();
 319         spin_lock_irq(&die_lock);
 320         bust_spinlocks(1);
 321 #ifdef CONFIG_MIPS_MT_SMTC
 322         mips_mt_regdump(dvpret);
 323 #endif /* CONFIG_MIPS_MT_SMTC */
 324         printk("%s[#%d]:\n", str, ++die_counter);
 325         show_registers(regs);
 326         spin_unlock_irq(&die_lock);
 327
 328         if (in_interrupt())
 329                 panic("Fatal exception in interrupt");
 330
 331         if (panic_on_oops) {
 332                 printk(KERN_EMERG "Fatal exception: panic in 5 seconds\n");
 333                 ssleep(5);
 334                 panic("Fatal exception");
 335         }
 336
 337         do_exit(SIGSEGV);
 338 }
 339
 340 extern const struct exception_table_entry __start___dbe_table[];
 341 extern const struct exception_table_entry __stop___dbe_table[];
 342
 343 __asm__(
 344 "       .section        __dbe_table, \"a\"\n"
 345 "       .previous                       \n");
 346
 347 /* Given an address, look for it in the exception tables. */
 348 static const struct exception_table_entry *search_dbe_tables(unsigned long addr)
 349 {
 350         const struct exception_table_entry *e;
 351
 352         e = search_extable(__start___dbe_table, __stop___dbe_table - 1, addr);
 353         if (!e)
 354                 e = search_module_dbetables(addr);
 355         return e;
 356 }
 357
 358 asmlinkage void do_be(struct pt_regs *regs)
 359 {
 360         const int field = 2 * sizeof(unsigned long);
 361         const struct exception_table_entry *fixup = NULL;
 362         int data = regs->cp0_cause & 4;
 363         int action = MIPS_BE_FATAL;
 364
 365         /* XXX For now.  Fixme, this searches the wrong table ...  */
 366         if (data && !user_mode(regs))
 367                 fixup = search_dbe_tables(exception_epc(regs));
 368
 369         if (fixup)
 370                 action = MIPS_BE_FIXUP;
 371
 372         if (board_be_handler)
 373                 action = board_be_handler(regs, fixup != 0);
 374
 375         switch (action) {
 376         case MIPS_BE_DISCARD:
 377                 return;
 378         case MIPS_BE_FIXUP:
 379                 if (fixup) {
 380                         regs->cp0_epc = fixup->nextinsn;
 381                         return;
 382                 }
 383                 break;
 384         default:
 385                 break;
 386         }
 387
 388         /*
 389          * Assume it would be too dangerous to continue ...
 390          */
 391         printk(KERN_ALERT "%s bus error, epc == %0*lx, ra == %0*lx\n",
 392                data ? "Data" : "Instruction",
 393                field, regs->cp0_epc, field, regs->regs[31]);
 394         die_if_kernel("Oops", regs);
 395         force_sig(SIGBUS, current);
 396 }
 397
 398 /*
 399  * ll/sc emulation
 400  */
 401
 402 #define OPCODE 0xfc000000
 403 #define BASE   0x03e00000
 404 #define RT     0x001f0000
 405 #define OFFSET 0x0000ffff
 406 #define LL     0xc0000000
 407 #define SC     0xe0000000
 408 #define SPEC3  0x7c000000
 409 #define RD     0x0000f800
 410 #define FUNC   0x0000003f
 411 #define RDHWR  0x0000003b
 412
 413 /*
 414  * The ll_bit is cleared by r*_switch.S
 415  */
 416
 417 unsigned long ll_bit;
 418
 419 static struct task_struct *ll_task = NULL;
 420
 421 static inline void simulate_ll(struct pt_regs *regs, unsigned int opcode)
 422 {
 423         unsigned long value, __user *vaddr;
 424         long offset;
 425         int signal = 0;
 426
 427         /*
 428          * analyse the ll instruction that just caused a ri exception
 429          * and put the referenced address to addr.
 430          */
 431
 432         /* sign extend offset */
 433         offset = opcode & OFFSET;
 434         offset <<= 16;
 435         offset >>= 16;
 436
 437         vaddr = (unsigned long __user *)
 438                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 439
 440         if ((unsigned long)vaddr & 3) {
 441                 signal = SIGBUS;
 442                 goto sig;
 443         }
 444         if (get_user(value, vaddr)) {
 445                 signal = SIGSEGV;
 446                 goto sig;
 447         }
 448
 449         preempt_disable();
 450
 451         if (ll_task == NULL || ll_task == current) {
 452                 ll_bit = 1;
 453         } else {
 454                 ll_bit = 0;
 455         }
 456         ll_task = current;
 457
 458         preempt_enable();
 459
 460         compute_return_epc(regs);
 461
 462         regs->regs[(opcode & RT) >> 16] = value;
 463
 464         return;
 465
 466 sig:
 467         force_sig(signal, current);
 468 }
 469
 470 static inline void simulate_sc(struct pt_regs *regs, unsigned int opcode)
 471 {
 472         unsigned long __user *vaddr;
 473         unsigned long reg;
 474         long offset;
 475         int signal = 0;
 476
 477         /*
 478          * analyse the sc instruction that just caused a ri exception
 479          * and put the referenced address to addr.
 480          */
 481
 482         /* sign extend offset */
 483         offset = opcode & OFFSET;
 484         offset <<= 16;
 485         offset >>= 16;
 486
 487         vaddr = (unsigned long __user *)
 488                 ((unsigned long)(regs->regs[(opcode & BASE) >> 21]) + offset);
 489         reg = (opcode & RT) >> 16;
 490
 491         if ((unsigned long)vaddr & 3) {
 492                 signal = SIGBUS;
 493                 goto sig;
 494         }
 495
 496         preempt_disable();
 497
 498         if (ll_bit == 0 || ll_task != current) {
 499                 compute_return_epc(regs);
 500                 regs->regs[reg] = 0;
 501                 preempt_enable();
 502                 return;
 503         }
 504
 505         preempt_enable();
 506
 507         if (put_user(regs->regs[reg], vaddr)) {
 508                 signal = SIGSEGV;
 509                 goto sig;
 510         }
 511
 512         compute_return_epc(regs);
 513         regs->regs[reg] = 1;
 514
 515         return;
 516
 517 sig:
 518         force_sig(signal, current);
 519 }
 520
 521 /*
 522  * ll uses the opcode of lwc0 and sc uses the opcode of swc0.  That is both
 523  * opcodes are supposed to result in coprocessor unusable exceptions if
 524  * executed on ll/sc-less processors.  That's the theory.  In practice a
 525  * few processors such as NEC's VR4100 throw reserved instruction exceptions
 526  * instead, so we're doing the emulation thing in both exception handlers.
 527  */
 528 static inline int simulate_llsc(struct pt_regs *regs)
 529 {
 530         unsigned int opcode;
 531
 532         if (get_user(opcode, (unsigned int __user *) exception_epc(regs)))
 533                 goto out_sigsegv;
 534
 535         if ((opcode & OPCODE) == LL) {
 536                 simulate_ll(regs, opcode);
 537                 return 0;
 538         }
 539         if ((opcode & OPCODE) == SC) {
 540                 simulate_sc(regs, opcode);
 541                 return 0;
 542         }
 543
 544         return -EFAULT;                 /* Strange things going on ... */
 545
 546 out_sigsegv:
 547         force_sig(SIGSEGV, current);
 548         return -EFAULT;
 549 }
 550
 551 /*
 552  * Simulate trapping 'rdhwr' instructions to provide user accessible
 553  * registers not implemented in hardware.  The only current use of this
 554  * is the thread area pointer.
 555  */
 556 static inline int simulate_rdhwr(struct pt_regs *regs)
 557 {
 558         struct thread_info *ti = task_thread_info(current);
 559         unsigned int opcode;
 560
 561         if (get_user(opcode, (unsigned int __user *) exception_epc(regs)))
 562                 goto out_sigsegv;
 563
 564         if (unlikely(compute_return_epc(regs)))
 565                 return -EFAULT;
 566
 567         if ((opcode & OPCODE) == SPEC3 && (opcode & FUNC) == RDHWR) {
 568                 int rd = (opcode & RD) >> 11;
 569                 int rt = (opcode & RT) >> 16;
 570                 switch (rd) {
 571                         case 29:
 572                                 regs->regs[rt] = ti->tp_value;
 573                                 return 0;
 574                         default:
 575                                 return -EFAULT;
 576                 }
 577         }
 578
 579         /* Not ours.  */
 580         return -EFAULT;
 581
 582 out_sigsegv:
 583         force_sig(SIGSEGV, current);
 584         return -EFAULT;
 585 }
 586
 587 asmlinkage void do_ov(struct pt_regs *regs)
 588 {
 589         siginfo_t info;
 590
 591         die_if_kernel("Integer overflow", regs);
 592
 593         info.si_code = FPE_INTOVF;
 594         info.si_signo = SIGFPE;
 595         info.si_errno = 0;
 596         info.si_addr = (void __user *) regs->cp0_epc;
 597         force_sig_info(SIGFPE, &info, current);
 598 }
 599
 600 /*
 601  * XXX Delayed fp exceptions when doing a lazy ctx switch XXX
 602  */
 603 asmlinkage void do_fpe(struct pt_regs *regs, unsigned long fcr31)
 604 {
 605         die_if_kernel("FP exception in kernel code", regs);
 606
 607         if (fcr31 & FPU_CSR_UNI_X) {
 608                 int sig;
 609
 610                 preempt_disable();
 611
 612 #ifdef CONFIG_PREEMPT
 613                 if (!is_fpu_owner()) {
 614                         /* We might lose fpu before disabling preempt... */
 615                         own_fpu();
 616                         BUG_ON(!used_math());
 617                         restore_fp(current);
 618                 }
 619 #endif
 620                 /*
 621                  * Unimplemented operation exception.  If we've got the full
 622                  * software emulator on-board, let's use it...
 623                  *
 624                  * Force FPU to dump state into task/thread context.  We're
 625                  * moving a lot of data here for what is probably a single
 626                  * instruction, but the alternative is to pre-decode the FP
 627                  * register operands before invoking the emulator, which seems
 628                  * a bit extreme for what should be an infrequent event.
 629                  */
 630                 save_fp(current);
 631                 /* Ensure 'resume' not overwrite saved fp context again. */
 632                 lose_fpu();
 633
 634                 preempt_enable();
 635
 636                 /* Run the emulator */
 637                 sig = fpu_emulator_cop1Handler (regs, &current->thread.fpu, 1);
 638
 639                 preempt_disable();
 640
 641                 own_fpu();      /* Using the FPU again.  */
 642                 /*
 643                  * We can't allow the emulated instruction to leave any of
 644                  * the cause bit set in $fcr31.
 645                  */
 646                 current->thread.fpu.fcr31 &= ~FPU_CSR_ALL_X;
 647
 648                 /* Restore the hardware register state */
 649                 restore_fp(current);
 650
 651                 preempt_enable();
 652
 653                 /* If something went wrong, signal */
 654                 if (sig)
 655                         force_sig(sig, current);
 656
 657                 return;
 658         }
 659
 660         force_sig(SIGFPE, current);
 661 }
 662
 663 asmlinkage void do_bp(struct pt_regs *regs)
 664 {
 665         unsigned int opcode, bcode;
 666         siginfo_t info;
 667
 668         if (get_user(opcode, (unsigned int __user *) exception_epc(regs)))
 669                 goto out_sigsegv;
 670
 671         /*
 672          * There is the ancient bug in the MIPS assemblers that the break
 673          * code starts left to bit 16 instead to bit 6 in the opcode.
 674          * Gas is bug-compatible, but not always, grrr...
 675          * We handle both cases with a simple heuristics.  --macro
 676          */
 677         bcode = ((opcode >> 6) & ((1 << 20) - 1));
 678         if (bcode < (1 << 10))
 679                 bcode <<= 10;
 680
 681         /*
 682          * (A short test says that IRIX 5.3 sends SIGTRAP for all break
 683          * insns, even for break codes that indicate arithmetic failures.
 684          * Weird ...)
 685          * But should we continue the brokenness???  --macro
 686          */
 687         switch (bcode) {
 688         case BRK_OVERFLOW << 10:
 689         case BRK_DIVZERO << 10:
 690                 die_if_kernel("Break instruction in kernel code", regs);
 691                 if (bcode == (BRK_DIVZERO << 10))
 692                         info.si_code = FPE_INTDIV;
 693                 else
 694                         info.si_code = FPE_INTOVF;
 695                 info.si_signo = SIGFPE;
 696                 info.si_errno = 0;
 697                 info.si_addr = (void __user *) regs->cp0_epc;
 698                 force_sig_info(SIGFPE, &info, current);
 699                 break;
 700         case BRK_BUG:
 701                 die("Kernel bug detected", regs);
 702                 break;
 703         default:
 704                 die_if_kernel("Break instruction in kernel code", regs);
 705                 force_sig(SIGTRAP, current);
 706         }
 707         return;
 708
 709 out_sigsegv:
 710         force_sig(SIGSEGV, current);
 711 }
 712
 713 asmlinkage void do_tr(struct pt_regs *regs)
 714 {
 715         unsigned int opcode, tcode = 0;
 716         siginfo_t info;
 717
 718         if (get_user(opcode, (unsigned int __user *) exception_epc(regs)))
 719                 goto out_sigsegv;
 720
 721         /* Immediate versions don't provide a code.  */
 722         if (!(opcode & OPCODE))
 723                 tcode = ((opcode >> 6) & ((1 << 10) - 1));
 724
 725         /*
 726          * (A short test says that IRIX 5.3 sends SIGTRAP for all trap
 727          * insns, even for trap codes that indicate arithmetic failures.
 728          * Weird ...)
 729          * But should we continue the brokenness???  --macro
 730          */
 731         switch (tcode) {
 732         case BRK_OVERFLOW:
 733         case BRK_DIVZERO:
 734                 die_if_kernel("Trap instruction in kernel code", regs);
 735                 if (tcode == BRK_DIVZERO)
 736                         info.si_code = FPE_INTDIV;
 737                 else
 738                         info.si_code = FPE_INTOVF;
 739                 info.si_signo = SIGFPE;
 740                 info.si_errno = 0;
 741                 info.si_addr = (void __user *) regs->cp0_epc;
 742                 force_sig_info(SIGFPE, &info, current);
 743                 break;
 744         case BRK_BUG:
 745                 die("Kernel bug detected", regs);
 746                 break;
 747         default:
 748                 die_if_kernel("Trap instruction in kernel code", regs);
 749                 force_sig(SIGTRAP, current);
 750         }
 751         return;
 752
 753 out_sigsegv:
 754         force_sig(SIGSEGV, current);
 755 }
 756
 757 asmlinkage void do_ri(struct pt_regs *regs)
 758 {
 759         die_if_kernel("Reserved instruction in kernel code", regs);
 760
 761         if (!cpu_has_llsc)
 762                 if (!simulate_llsc(regs))
 763                         return;
 764
 765         if (!simulate_rdhwr(regs))
 766                 return;
 767
 768         force_sig(SIGILL, current);
 769 }
 770
 771 asmlinkage void do_cpu(struct pt_regs *regs)
 772 {
 773         unsigned int cpid;
 774
 775         die_if_kernel("do_cpu invoked from kernel context!", regs);
 776
 777         cpid = (regs->cp0_cause >> CAUSEB_CE) & 3;
 778
 779         switch (cpid) {
 780         case 0:
 781                 if (!cpu_has_llsc)
 782                         if (!simulate_llsc(regs))
 783                                 return;
 784
 785                 if (!simulate_rdhwr(regs))
 786                         return;
 787
 788                 break;
 789
 790         case 1:
 791                 preempt_disable();
 792
 793                 own_fpu();
 794                 if (used_math()) {      /* Using the FPU again.  */
 795                         restore_fp(current);
 796                 } else {                        /* First time FPU user.  */
 797                         init_fpu();
 798                         set_used_math();
 799                 }
 800
 801                 if (cpu_has_fpu) {
 802                         preempt_enable();
 803                 } else {
 804                         int sig;
 805                         preempt_enable();
 806                         sig = fpu_emulator_cop1Handler(regs,
 807                                                 &current->thread.fpu, 0);
 808                         if (sig)
 809                                 force_sig(sig, current);
 810 #ifdef CONFIG_MIPS_MT_FPAFF
 811                         else {
 812                         /*
 813                          * MIPS MT processors may have fewer FPU contexts
 814                          * than CPU threads. If we've emulated more than
 815                          * some threshold number of instructions, force
 816                          * migration to a "CPU" that has FP support.
 817                          */
 818                          if(mt_fpemul_threshold > 0
 819                          && ((current->thread.emulated_fp++
 820                             > mt_fpemul_threshold))) {
 821                           /*
 822                            * If there's no FPU present, or if the
 823                            * application has already restricted
 824                            * the allowed set to exclude any CPUs
 825                            * with FPUs, we'll skip the procedure.
 826                            */
 827                           if (cpus_intersects(current->cpus_allowed,
 828                                                 mt_fpu_cpumask)) {
 829                             cpumask_t tmask;
 830
 831                             cpus_and(tmask,
 832                                         current->thread.user_cpus_allowed,
 833                                         mt_fpu_cpumask);
 834                             set_cpus_allowed(current, tmask);
 835                             current->thread.mflags |= MF_FPUBOUND;
 836                           }
 837                          }
 838                         }
 839 #endif /* CONFIG_MIPS_MT_FPAFF */
 840                 }
 841
 842                 return;
 843
 844         case 2:
 845         case 3:
 846                 die_if_kernel("do_cpu invoked from kernel context!", regs);
 847                 break;
 848         }
 849
 850         force_sig(SIGILL, current);
 851 }
 852
 853 asmlinkage void do_mdmx(struct pt_regs *regs)
 854 {
 855         force_sig(SIGILL, current);
 856 }
 857
 858 asmlinkage void do_watch(struct pt_regs *regs)
 859 {
 860         /*
 861          * We use the watch exception where available to detect stack
 862          * overflows.
 863          */
 864         dump_tlb_all();
 865         show_regs(regs);
 866         panic("Caught WATCH exception - probably caused by stack overflow.");
 867 }
 868
 869 asmlinkage void do_mcheck(struct pt_regs *regs)
 870 {
 871         const int field = 2 * sizeof(unsigned long);
 872         int multi_match = regs->cp0_status & ST0_TS;
 873
 874         show_regs(regs);
 875
 876         if (multi_match) {
 877                 printk("Index   : %0x\n", read_c0_index());
 878                 printk("Pagemask: %0x\n", read_c0_pagemask());
 879                 printk("EntryHi : %0*lx\n", field, read_c0_entryhi());
 880                 printk("EntryLo0: %0*lx\n", field, read_c0_entrylo0());
 881                 printk("EntryLo1: %0*lx\n", field, read_c0_entrylo1());
 882                 printk("\n");
 883                 dump_tlb_all();
 884         }
 885
 886         show_code((unsigned int *) regs->cp0_epc);
 887
 888         /*
 889          * Some chips may have other causes of machine check (e.g. SB1
 890          * graduation timer)
 891          */
 892         panic("Caught Machine Check exception - %scaused by multiple "
 893               "matching entries in the TLB.",
 894               (multi_match) ? "" : "not ");
 895 }
 896
 897 asmlinkage void do_mt(struct pt_regs *regs)
 898 {
 899         int subcode;
 900
 901         subcode = (read_vpe_c0_vpecontrol() & VPECONTROL_EXCPT)
 902                         >> VPECONTROL_EXCPT_SHIFT;
 903         switch (subcode) {
 904         case 0:
 905                 printk(KERN_DEBUG "Thread Underflow\n");
 906                 break;
 907         case 1:
 908                 printk(KERN_DEBUG "Thread Overflow\n");
 909                 break;
 910         case 2:
 911                 printk(KERN_DEBUG "Invalid YIELD Qualifier\n");
 912                 break;
 913         case 3:
 914                 printk(KERN_DEBUG "Gating Storage Exception\n");
 915                 break;
 916         case 4:
 917                 printk(KERN_DEBUG "YIELD Scheduler Exception\n");
 918                 break;
 919         case 5:
 920                 printk(KERN_DEBUG "Gating Storage Schedulier Exception\n");
 921                 break;
 922         default:
 923                 printk(KERN_DEBUG "*** UNKNOWN THREAD EXCEPTION %d ***\n",
 924                         subcode);
 925                 break;
 926         }
 927         die_if_kernel("MIPS MT Thread exception in kernel", regs);
 928
 929         force_sig(SIGILL, current);
 930 }
 931
 932
 933 asmlinkage void do_dsp(struct pt_regs *regs)
 934 {
 935         if (cpu_has_dsp)
 936                 panic("Unexpected DSP exception\n");
 937
 938         force_sig(SIGILL, current);
 939 }
 940
 941 asmlinkage void do_reserved(struct pt_regs *regs)
 942 {
 943         /*
 944          * Game over - no way to handle this if it ever occurs.  Most probably
 945          * caused by a new unknown cpu type or after another deadly
 946          * hard/software error.
 947          */
 948         show_regs(regs);
 949         panic("Caught reserved exception %ld - should not happen.",
 950               (regs->cp0_cause & 0x7f) >> 2);
 951 }
 952
 953 asmlinkage void do_default_vi(struct pt_regs *regs)
 954 {
 955         show_regs(regs);
 956         panic("Caught unexpected vectored interrupt.");
 957 }
 958
 959 /*
 960  * Some MIPS CPUs can enable/disable for cache parity detection, but do
 961  * it different ways.
 962  */
 963 static inline void parity_protection_init(void)
 964 {
 965         switch (current_cpu_data.cputype) {
 966         case CPU_24K:
 967         case CPU_34K:
 968         case CPU_5KC:
 969                 write_c0_ecc(0x80000000);
 970                 back_to_back_c0_hazard();
 971                 /* Set the PE bit (bit 31) in the c0_errctl register. */
 972                 printk(KERN_INFO "Cache parity protection %sabled\n",
 973                        (read_c0_ecc() & 0x80000000) ? "en" : "dis");
 974                 break;
 975         case CPU_20KC:
 976         case CPU_25KF:
 977                 /* Clear the DE bit (bit 16) in the c0_status register. */
 978                 printk(KERN_INFO "Enable cache parity protection for "
 979                        "MIPS 20KC/25KF CPUs.\n");
 980                 clear_c0_status(ST0_DE);
 981                 break;
 982         default:
 983                 break;
 984         }
 985 }
 986
 987 asmlinkage void cache_parity_error(void)
 988 {
 989         const int field = 2 * sizeof(unsigned long);
 990         unsigned int reg_val;
 991
 992         /* For the moment, report the problem and hang. */
 993         printk("Cache error exception:\n");
 994         printk("cp0_errorepc == %0*lx\n", field, read_c0_errorepc());
 995         reg_val = read_c0_cacheerr();
 996         printk("c0_cacheerr == %08x\n", reg_val);
 997
 998         printk("Decoded c0_cacheerr: %s cache fault in %s reference.\n",
 999                reg_val & (1<<30) ? "secondary" : "primary",
1000                reg_val & (1<<31) ? "data" : "insn");
1001         printk("Error bits: %s%s%s%s%s%s%s\n",
1002                reg_val & (1<<29) ? "ED " : "",
1003                reg_val & (1<<28) ? "ET " : "",
1004                reg_val & (1<<26) ? "EE " : "",
1005                reg_val & (1<<25) ? "EB " : "",
1006                reg_val & (1<<24) ? "EI " : "",
1007                reg_val & (1<<23) ? "E1 " : "",
1008                reg_val & (1<<22) ? "E0 " : "");
1009         printk("IDX: 0x%08x\n", reg_val & ((1<<22)-1));
1010
1011 #if defined(CONFIG_CPU_MIPS32) || defined(CONFIG_CPU_MIPS64)
1012         if (reg_val & (1<<22))
1013                 printk("DErrAddr0: 0x%0*lx\n", field, read_c0_derraddr0());
1014
1015         if (reg_val & (1<<23))
1016                 printk("DErrAddr1: 0x%0*lx\n", field, read_c0_derraddr1());
1017 #endif
1018
1019         panic("Can't handle the cache error!");
1020 }
1021
1022 /*
1023  * SDBBP EJTAG debug exception handler.
1024  * We skip the instruction and return to the next instruction.
1025  */
1026 void ejtag_exception_handler(struct pt_regs *regs)
1027 {
1028         const int field = 2 * sizeof(unsigned long);
1029         unsigned long depc, old_epc;
1030         unsigned int debug;
1031
1032         printk(KERN_DEBUG "SDBBP EJTAG debug exception - not handled yet, just ignored!\n");
1033         depc = read_c0_depc();
1034         debug = read_c0_debug();
1035         printk(KERN_DEBUG "c0_depc = %0*lx, DEBUG = %08x\n", field, depc, debug);
1036         if (debug & 0x80000000) {
1037                 /*
1038                  * In branch delay slot.
1039                  * We cheat a little bit here and use EPC to calculate the
1040                  * debug return address (DEPC). EPC is restored after the
1041                  * calculation.
1042                  */
1043                 old_epc = regs->cp0_epc;
1044                 regs->cp0_epc = depc;
1045                 __compute_return_epc(regs);
1046                 depc = regs->cp0_epc;
1047                 regs->cp0_epc = old_epc;
1048         } else
1049                 depc += 4;
1050         write_c0_depc(depc);
1051
1052 #if 0
1053         printk(KERN_DEBUG "\n\n----- Enable EJTAG single stepping ----\n\n");
1054         write_c0_debug(debug | 0x100);
1055 #endif
1056 }
1057
1058 /*
1059  * NMI exception handler.
1060  */
1061 void nmi_exception_handler(struct pt_regs *regs)
1062 {
1063 #ifdef CONFIG_MIPS_MT_SMTC
1064         unsigned long dvpret = dvpe();
1065         bust_spinlocks(1);
1066         printk("NMI taken!!!!\n");
1067         mips_mt_regdump(dvpret);
1068 #else
1069         bust_spinlocks(1);
1070         printk("NMI taken!!!!\n");
1071 #endif /* CONFIG_MIPS_MT_SMTC */
1072         die("NMI", regs);
1073         while(1) ;
1074 }
1075
1076 #define VECTORSPACING 0x100     /* for EI/VI mode */
1077
1078 unsigned long ebase;
1079 unsigned long exception_handlers[32];
1080 unsigned long vi_handlers[64];
1081
1082 /*
1083  * As a side effect of the way this is implemented we're limited
1084  * to interrupt handlers in the address range from
1085  * KSEG0 <= x < KSEG0 + 256mb on the Nevada.  Oh well ...
1086  */
1087 void *set_except_vector(int n, void *addr)
1088 {
1089         unsigned long handler = (unsigned long) addr;
1090         unsigned long old_handler = exception_handlers[n];
1091
1092         exception_handlers[n] = handler;
1093         if (n == 0 && cpu_has_divec) {
1094                 *(volatile u32 *)(ebase + 0x200) = 0x08000000 |
1095                                                  (0x03ffffff & (handler >> 2));
1096                 flush_icache_range(ebase + 0x200, ebase + 0x204);
1097         }
1098         return (void *)old_handler;
1099 }
1100
1101 #ifdef CONFIG_CPU_MIPSR2_SRS
1102 /*
1103  * MIPSR2 shadow register set allocation
1104  * FIXME: SMP...
1105  */
1106
1107 static struct shadow_registers {
1108         /*
1109          * Number of shadow register sets supported
1110          */
1111         unsigned long sr_supported;
1112         /*
1113          * Bitmap of allocated shadow registers
1114          */
1115         unsigned long sr_allocated;
1116 } shadow_registers;
1117
1118 static void mips_srs_init(void)
1119 {
1120         shadow_registers.sr_supported = ((read_c0_srsctl() >> 26) & 0x0f) + 1;
1121         printk(KERN_INFO "%ld MIPSR2 register sets available\n",
1122                shadow_registers.sr_supported);
1123         shadow_registers.sr_allocated = 1;      /* Set 0 used by kernel */
1124 }
1125
1126 int mips_srs_max(void)
1127 {
1128         return shadow_registers.sr_supported;
1129 }
1130
1131 int mips_srs_alloc(void)
1132 {
1133         struct shadow_registers *sr = &shadow_registers;
1134         int set;
1135
1136 again:
1137         set = find_first_zero_bit(&sr->sr_allocated, sr->sr_supported);
1138         if (set >= sr->sr_supported)
1139                 return -1;
1140
1141         if (test_and_set_bit(set, &sr->sr_allocated))
1142                 goto again;
1143
1144         return set;
1145 }
1146
1147 void mips_srs_free(int set)
1148 {
1149         struct shadow_registers *sr = &shadow_registers;
1150
1151         clear_bit(set, &sr->sr_allocated);
1152 }
1153
1154 static void *set_vi_srs_handler(int n, void *addr, int srs)
1155 {
1156         unsigned long handler;
1157         unsigned long old_handler = vi_handlers[n];
1158         u32 *w;
1159         unsigned char *b;
1160
1161         if (!cpu_has_veic && !cpu_has_vint)
1162                 BUG();
1163
1164         if (addr == NULL) {
1165                 handler = (unsigned long) do_default_vi;
1166                 srs = 0;
1167         } else
1168                 handler = (unsigned long) addr;
1169         vi_handlers[n] = (unsigned long) addr;
1170
1171         b = (unsigned char *)(ebase + 0x200 + n*VECTORSPACING);
1172
1173         if (srs >= mips_srs_max())
1174                 panic("Shadow register set %d not supported", srs);
1175
1176         if (cpu_has_veic) {
1177                 if (board_bind_eic_interrupt)
1178                         board_bind_eic_interrupt (n, srs);
1179         } else if (cpu_has_vint) {
1180                 /* SRSMap is only defined if shadow sets are implemented */
1181                 if (mips_srs_max() > 1)
1182                         change_c0_srsmap (0xf << n*4, srs << n*4);
1183         }
1184
1185         if (srs == 0) {
1186                 /*
1187                  * If no shadow set is selected then use the default handler
1188                  * that does normal register saving and a standard interrupt exit
1189                  */
1190
1191                 extern char except_vec_vi, except_vec_vi_lui;
1192                 extern char except_vec_vi_ori, except_vec_vi_end;
1193 #ifdef CONFIG_MIPS_MT_SMTC
1194                 /*
1195                  * We need to provide the SMTC vectored interrupt handler
1196                  * not only with the address of the handler, but with the
1197                  * Status.IM bit to be masked before going there.
1198                  */
1199                 extern char except_vec_vi_mori;
1200                 const int mori_offset = &except_vec_vi_mori - &except_vec_vi;
1201 #endif /* CONFIG_MIPS_MT_SMTC */
1202                 const int handler_len = &except_vec_vi_end - &except_vec_vi;
1203                 const int lui_offset = &except_vec_vi_lui - &except_vec_vi;
1204                 const int ori_offset = &except_vec_vi_ori - &except_vec_vi;
1205
1206                 if (handler_len > VECTORSPACING) {
1207                         /*
1208                          * Sigh... panicing won't help as the console
1209                          * is probably not configured :(
1210                          */
1211                         panic ("VECTORSPACING too small");
1212                 }
1213
1214                 memcpy (b, &except_vec_vi, handler_len);
1215 #ifdef CONFIG_MIPS_MT_SMTC
1216                 if (n > 7)
1217                         printk("Vector index %d exceeds SMTC maximum\n", n);
1218                 w = (u32 *)(b + mori_offset);
1219                 *w = (*w & 0xffff0000) | (0x100 << n);
1220 #endif /* CONFIG_MIPS_MT_SMTC */
1221                 w = (u32 *)(b + lui_offset);
1222                 *w = (*w & 0xffff0000) | (((u32)handler >> 16) & 0xffff);
1223                 w = (u32 *)(b + ori_offset);
1224                 *w = (*w & 0xffff0000) | ((u32)handler & 0xffff);
1225                 flush_icache_range((unsigned long)b, (unsigned long)(b+handler_len));
1226         }
1227         else {
1228                 /*
1229                  * In other cases jump directly to the interrupt handler
1230                  *
1231                  * It is the handlers responsibility to save registers if required
1232                  * (eg hi/lo) and return from the exception using "eret"
1233                  */
1234                 w = (u32 *)b;
1235                 *w++ = 0x08000000 | (((u32)handler >> 2) & 0x03fffff); /* j handler */
1236                 *w = 0;
1237                 flush_icache_range((unsigned long)b, (unsigned long)(b+8));
1238         }
1239
1240         return (void *)old_handler;
1241 }
1242
1243 void *set_vi_handler(int n, void *addr)
1244 {
1245         return set_vi_srs_handler(n, addr, 0);
1246 }
1247
1248 #else
1249
1250 static inline void mips_srs_init(void)
1251 {
1252 }
1253
1254 #endif /* CONFIG_CPU_MIPSR2_SRS */
1255
1256 /*
1257  * This is used by native signal handling
1258  */
1259 asmlinkage int (*save_fp_context)(struct sigcontext *sc);
1260 asmlinkage int (*restore_fp_context)(struct sigcontext *sc);
1261
1262 extern asmlinkage int _save_fp_context(struct sigcontext *sc);
1263 extern asmlinkage int _restore_fp_context(struct sigcontext *sc);
1264
1265 extern asmlinkage int fpu_emulator_save_context(struct sigcontext *sc);
1266 extern asmlinkage int fpu_emulator_restore_context(struct sigcontext *sc);
1267
1268 #ifdef CONFIG_SMP
1269 static int smp_save_fp_context(struct sigcontext *sc)
1270 {
1271         return cpu_has_fpu
1272                ? _save_fp_context(sc)
1273                : fpu_emulator_save_context(sc);
1274 }
1275
1276 static int smp_restore_fp_context(struct sigcontext *sc)
1277 {
1278         return cpu_has_fpu
1279                ? _restore_fp_context(sc)
1280                : fpu_emulator_restore_context(sc);
1281 }
1282 #endif
1283
1284 static inline void signal_init(void)
1285 {
1286 #ifdef CONFIG_SMP
1287         /* For now just do the cpu_has_fpu check when the functions are invoked */
1288         save_fp_context = smp_save_fp_context;
1289         restore_fp_context = smp_restore_fp_context;
1290 #else
1291         if (cpu_has_fpu) {
1292                 save_fp_context = _save_fp_context;
1293                 restore_fp_context = _restore_fp_context;
1294         } else {
1295                 save_fp_context = fpu_emulator_save_context;
1296                 restore_fp_context = fpu_emulator_restore_context;
1297         }
1298 #endif
1299 }
1300
1301 #ifdef CONFIG_MIPS32_COMPAT
1302
1303 /*
1304  * This is used by 32-bit signal stuff on the 64-bit kernel
1305  */
1306 asmlinkage int (*save_fp_context32)(struct sigcontext32 *sc);
1307 asmlinkage int (*restore_fp_context32)(struct sigcontext32 *sc);
1308
1309 extern asmlinkage int _save_fp_context32(struct sigcontext32 *sc);
1310 extern asmlinkage int _restore_fp_context32(struct sigcontext32 *sc);
1311
1312 extern asmlinkage int fpu_emulator_save_context32(struct sigcontext32 *sc);
1313 extern asmlinkage int fpu_emulator_restore_context32(struct sigcontext32 *sc);
1314
1315 static inline void signal32_init(void)
1316 {
1317         if (cpu_has_fpu) {
1318                 save_fp_context32 = _save_fp_context32;
1319                 restore_fp_context32 = _restore_fp_context32;
1320         } else {
1321                 save_fp_context32 = fpu_emulator_save_context32;
1322                 restore_fp_context32 = fpu_emulator_restore_context32;
1323         }
1324 }
1325 #endif
1326
1327 extern void cpu_cache_init(void);
1328 extern void tlb_init(void);
1329 extern void flush_tlb_handlers(void);
1330
1331 void __init per_cpu_trap_init(void)
1332 {
1333         unsigned int cpu = smp_processor_id();
1334         unsigned int status_set = ST0_CU0;
1335 #ifdef CONFIG_MIPS_MT_SMTC
1336         int secondaryTC = 0;
1337         int bootTC = (cpu == 0);
1338
1339         /*
1340          * Only do per_cpu_trap_init() for first TC of Each VPE.
1341          * Note that this hack assumes that the SMTC init code
1342          * assigns TCs consecutively and in ascending order.
1343          */
1344
1345         if (((read_c0_tcbind() & TCBIND_CURTC) != 0) &&
1346             ((read_c0_tcbind() & TCBIND_CURVPE) == cpu_data[cpu - 1].vpe_id))
1347                 secondaryTC = 1;
1348 #endif /* CONFIG_MIPS_MT_SMTC */
1349
1350         /*
1351          * Disable coprocessors and select 32-bit or 64-bit addressing
1352          * and the 16/32 or 32/32 FPR register model.  Reset the BEV
1353          * flag that some firmware may have left set and the TS bit (for
1354          * IP27).  Set XX for ISA IV code to work.
1355          */
1356 #ifdef CONFIG_64BIT
1357         status_set |= ST0_FR|ST0_KX|ST0_SX|ST0_UX;
1358 #endif
1359         if (current_cpu_data.isa_level == MIPS_CPU_ISA_IV)
1360                 status_set |= ST0_XX;
1361         change_c0_status(ST0_CU|ST0_MX|ST0_RE|ST0_FR|ST0_BEV|ST0_TS|ST0_KX|ST0_SX|ST0_UX,
1362                          status_set);
1363
1364         if (cpu_has_dsp)
1365                 set_c0_status(ST0_MX);
1366
1367 #ifdef CONFIG_CPU_MIPSR2
1368         write_c0_hwrena (0x0000000f); /* Allow rdhwr to all registers */
1369 #endif
1370
1371 #ifdef CONFIG_MIPS_MT_SMTC
1372         if (!secondaryTC) {
1373 #endif /* CONFIG_MIPS_MT_SMTC */
1374
1375         /*
1376          * Interrupt handling.
1377          */
1378         if (cpu_has_veic || cpu_has_vint) {
1379                 write_c0_ebase (ebase);
1380                 /* Setting vector spacing enables EI/VI mode  */
1381                 change_c0_intctl (0x3e0, VECTORSPACING);
1382         }
1383         if (cpu_has_divec) {
1384                 if (cpu_has_mipsmt) {
1385                         unsigned int vpflags = dvpe();
1386                         set_c0_cause(CAUSEF_IV);
1387                         evpe(vpflags);
1388                 } else
1389                         set_c0_cause(CAUSEF_IV);
1390         }
1391 #ifdef CONFIG_MIPS_MT_SMTC
1392         }
1393 #endif /* CONFIG_MIPS_MT_SMTC */
1394
1395         cpu_data[cpu].asid_cache = ASID_FIRST_VERSION;
1396         TLBMISS_HANDLER_SETUP();
1397
1398         atomic_inc(&init_mm.mm_count);
1399         current->active_mm = &init_mm;
1400         BUG_ON(current->mm);
1401         enter_lazy_tlb(&init_mm, current);
1402
1403 #ifdef CONFIG_MIPS_MT_SMTC
1404         if (bootTC) {
1405 #endif /* CONFIG_MIPS_MT_SMTC */
1406                 cpu_cache_init();
1407                 tlb_init();
1408 #ifdef CONFIG_MIPS_MT_SMTC
1409         }
1410 #endif /* CONFIG_MIPS_MT_SMTC */
1411 }
1412
1413 /* Install CPU exception handler */
1414 void __init set_handler (unsigned long offset, void *addr, unsigned long size)
1415 {
1416         memcpy((void *)(ebase + offset), addr, size);
1417         flush_icache_range(ebase + offset, ebase + offset + size);
1418 }
1419
1420 /* Install uncached CPU exception handler */
1421 void __init set_uncached_handler (unsigned long offset, void *addr, unsigned long size)
1422 {
1423 #ifdef CONFIG_32BIT
1424         unsigned long uncached_ebase = KSEG1ADDR(ebase);
1425 #endif
1426 #ifdef CONFIG_64BIT
1427         unsigned long uncached_ebase = TO_UNCAC(ebase);
1428 #endif
1429
1430         memcpy((void *)(uncached_ebase + offset), addr, size);
1431 }
1432
1433 static int __initdata rdhwr_noopt;
1434 static int __init set_rdhwr_noopt(char *str)
1435 {
1436         rdhwr_noopt = 1;
1437         return 1;
1438 }
1439
1440 __setup("rdhwr_noopt", set_rdhwr_noopt);
1441
1442 void __init trap_init(void)
1443 {
1444         extern char except_vec3_generic, except_vec3_r4000;
1445         extern char except_vec4;
1446         unsigned long i;
1447
1448         if (cpu_has_veic || cpu_has_vint)
1449                 ebase = (unsigned long) alloc_bootmem_low_pages (0x200 + VECTORSPACING*64);
1450         else
1451                 ebase = CAC_BASE;
1452
1453         mips_srs_init();
1454
1455         per_cpu_trap_init();
1456
1457         /*
1458          * Copy the generic exception handlers to their final destination.
1459          * This will be overriden later as suitable for a particular
1460          * configuration.
1461          */
1462         set_handler(0x180, &except_vec3_generic, 0x80);
1463
1464         /*
1465          * Setup default vectors
1466          */
1467         for (i = 0; i <= 31; i++)
1468                 set_except_vector(i, handle_reserved);
1469
1470         /*
1471          * Copy the EJTAG debug exception vector handler code to it's final
1472          * destination.
1473          */
1474         if (cpu_has_ejtag && board_ejtag_handler_setup)
1475                 board_ejtag_handler_setup ();
1476
1477         /*
1478          * Only some CPUs have the watch exceptions.
1479          */
1480         if (cpu_has_watch)
1481                 set_except_vector(23, handle_watch);
1482
1483         /*
1484          * Initialise interrupt handlers
1485          */
1486         if (cpu_has_veic || cpu_has_vint) {
1487                 int nvec = cpu_has_veic ? 64 : 8;
1488                 for (i = 0; i < nvec; i++)
1489                         set_vi_handler(i, NULL);
1490         }
1491         else if (cpu_has_divec)
1492                 set_handler(0x200, &except_vec4, 0x8);
1493
1494         /*
1495          * Some CPUs can enable/disable for cache parity detection, but does
1496          * it different ways.
1497          */
1498         parity_protection_init();
1499
1500         /*
1501          * The Data Bus Errors / Instruction Bus Errors are signaled
1502          * by external hardware.  Therefore these two exceptions
1503          * may have board specific handlers.
1504          */
1505         if (board_be_init)
1506                 board_be_init();
1507
1508         set_except_vector(0, handle_int);
1509         set_except_vector(1, handle_tlbm);
1510         set_except_vector(2, handle_tlbl);
1511         set_except_vector(3, handle_tlbs);
1512
1513         set_except_vector(4, handle_adel);
1514         set_except_vector(5, handle_ades);
1515
1516         set_except_vector(6, handle_ibe);
1517         set_except_vector(7, handle_dbe);
1518
1519         set_except_vector(8, handle_sys);
1520         set_except_vector(9, handle_bp);
1521         set_except_vector(10, rdhwr_noopt ? handle_ri :
1522                           (cpu_has_vtag_icache ?
1523                            handle_ri_rdhwr_vivt : handle_ri_rdhwr));
1524         set_except_vector(11, handle_cpu);
1525         set_except_vector(12, handle_ov);
1526         set_except_vector(13, handle_tr);
1527
1528         if (current_cpu_data.cputype == CPU_R6000 ||
1529             current_cpu_data.cputype == CPU_R6000A) {
1530                 /*
1531                  * The R6000 is the only R-series CPU that features a machine
1532                  * check exception (similar to the R4000 cache error) and
1533                  * unaligned ldc1/sdc1 exception.  The handlers have not been
1534                  * written yet.  Well, anyway there is no R6000 machine on the
1535                  * current list of targets for Linux/MIPS.
1536                  * (Duh, crap, there is someone with a triple R6k machine)
1537                  */
1538                 //set_except_vector(14, handle_mc);
1539                 //set_except_vector(15, handle_ndc);
1540         }
1541
1542
1543         if (board_nmi_handler_setup)
1544                 board_nmi_handler_setup();
1545
1546         if (cpu_has_fpu && !cpu_has_nofpuex)
1547                 set_except_vector(15, handle_fpe);
1548
1549         set_except_vector(22, handle_mdmx);
1550
1551         if (cpu_has_mcheck)
1552                 set_except_vector(24, handle_mcheck);
1553
1554         if (cpu_has_mipsmt)
1555                 set_except_vector(25, handle_mt);
1556
1557         if (cpu_has_dsp)
1558                 set_except_vector(26, handle_dsp);
1559
1560         if (cpu_has_vce)
1561                 /* Special exception: R4[04]00 uses also the divec space. */
1562                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_r4000, 0x100);
1563         else if (cpu_has_4kex)
1564                 memcpy((void *)(CAC_BASE + 0x180), &except_vec3_generic, 0x80);
1565         else
1566                 memcpy((void *)(CAC_BASE + 0x080), &except_vec3_generic, 0x80);
1567
1568         signal_init();
1569 #ifdef CONFIG_MIPS32_COMPAT
1570         signal32_init();
1571 #endif
1572
1573         flush_icache_range(ebase, ebase + 0x400);
1574         flush_tlb_handlers();
1575 }