arch/blackfin/mach-bf548/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf548/head.S
   3  * Based on:     arch/blackfin/mach-bf537/head.S
   4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
   5  *
   6  * Created:      1998
   7  * Description:  Startup code for Blackfin BF548
   8  *
   9  * Modified:
  10  *               Copyright 2004-2007 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  34 #include <asm/clocks.h>
  35 #include <mach/mem_init.h>
  36 #endif
  37
  38 .section .l1.text
  39 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  40 ENTRY(_start_dma_code)
  41
  42         /* Enable PHY CLK buffer output */
  43         p0.h = hi(VR_CTL);
  44         p0.l = lo(VR_CTL);
  45         r0.l = w[p0];
  46         bitset(r0, 14);
  47         w[p0] = r0.l;
  48         ssync;
  49
  50         p0.h = hi(SIC_IWR0);
  51         p0.l = lo(SIC_IWR0);
  52         r0.l = 0x1;
  53         r0.h = 0x0;
  54         [p0] = r0;
  55         SSYNC;
  56
  57         /*
  58          *  Set PLL_CTL
  59          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
  60          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
  61          *   - [7]     = output delay (add 200ps of delay to mem signals)
  62          *   - [6]     = input delay (add 200ps of input delay to mem signals)
  63          *   - [5]     = PDWN      : 1=All Clocks off
  64          *   - [3]     = STOPCK    : 1=Core Clock off
  65          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
  66          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
  67          *   all other bits set to zero
  68          */
  69
  70         p0.h = hi(PLL_LOCKCNT);
  71         p0.l = lo(PLL_LOCKCNT);
  72         r0 = 0x300(Z);
  73         w[p0] = r0.l;
  74         ssync;
  75
  76         /* enable self refresh via SRREQ */
  77         P2.H = hi(EBIU_RSTCTL);
  78         P2.L = lo(EBIU_RSTCTL);
  79         R0 = [P2];
  80         BITSET (R0, 3);
  81         [P2] = R0;
  82         SSYNC;
  83
  84         /* wait for SRACK bit to be set */
  85 .LSRR_MODE:
  86         R0 = [P2];
  87         CC = BITTST(R0, 4);
  88         if !CC JUMP .LSRR_MODE;
  89
  90         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
  91         r0 = r0 << 9;                    /* Shift it over,                  */
  92         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
  93         r0 = r1 | r0;
  94         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
  95         r1 = r1 << 8;                    /* Shift it over                   */
  96         r0 = r1 | r0;                    /* add them all together           */
  97
  98         p0.h = hi(PLL_CTL);
  99         p0.l = lo(PLL_CTL);              /* Load the address                */
 100         cli r2;                          /* Disable interrupts              */
 101         ssync;
 102         w[p0] = r0.l;                    /* Set the value                   */
 103         idle;                            /* Wait for the PLL to stablize    */
 104         sti r2;                          /* Enable interrupts               */
 105
 106 .Lcheck_again:
 107         p0.h = hi(PLL_STAT);
 108         p0.l = lo(PLL_STAT);
 109         R0 = W[P0](Z);
 110         CC = BITTST(R0,5);
 111         if ! CC jump .Lcheck_again;
 112
 113         /* Configure SCLK & CCLK Dividers */
 114         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 115         p0.h = hi(PLL_DIV);
 116         p0.l = lo(PLL_DIV);
 117         w[p0] = r0.l;
 118         ssync;
 119
 120         /* disable self refresh by clearing SRREQ */
 121         P2.H = hi(EBIU_RSTCTL);
 122         P2.L = lo(EBIU_RSTCTL);
 123         R0 = [P2];
 124         CC = BITTST(R0, 0);
 125         if CC jump .Lskipddrrst;
 126         BITSET (R0, 0);
 127 .Lskipddrrst:
 128         BITCLR (R0, 3);
 129         [P2] = R0;
 130         SSYNC;
 131
 132         p0.l = lo(EBIU_DDRCTL0);
 133         p0.h = hi(EBIU_DDRCTL0);
 134         r0.l = lo(mem_DDRCTL0);
 135         r0.h = hi(mem_DDRCTL0);
 136         [p0] = r0;
 137         ssync;
 138
 139         p0.l = lo(EBIU_DDRCTL1);
 140         p0.h = hi(EBIU_DDRCTL1);
 141         r0.l = lo(mem_DDRCTL1);
 142         r0.h = hi(mem_DDRCTL1);
 143         [p0] = r0;
 144         ssync;
 145
 146         p0.l = lo(EBIU_DDRCTL2);
 147         p0.h = hi(EBIU_DDRCTL2);
 148         r0.l = lo(mem_DDRCTL2);
 149         r0.h = hi(mem_DDRCTL2);
 150         [p0] = r0;
 151         ssync;
 152
 153         RTS;
 154 ENDPROC(_start_dma_code)
 155 #endif /* CONFIG_BFIN_KERNEL_CLOCK */