arch/blackfin/mach-bf548/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf548/head.S
   3  * Based on:     arch/blackfin/mach-bf537/head.S
   4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
   5  *
   6  * Created:      1998
   7  * Description:  Startup code for Blackfin BF548
   8  *
   9  * Modified:
  10  *               Copyright 2004-2007 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  34 #include <asm/mach-common/clocks.h>
  35 #include <asm/mach/mem_init.h>
  36 #endif
  37
  38 .extern _bf53x_relocate_l1_mem
  39
  40 __INIT
  41
  42 ENTRY(_mach_early_start)
  43         rts;
  44 ENDPROC(_mach_early_start)
  45
  46 __FINIT
  47
  48 .section .l1.text
  49 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  50 ENTRY(_start_dma_code)
  51
  52         /* Enable PHY CLK buffer output */
  53         p0.h = hi(VR_CTL);
  54         p0.l = lo(VR_CTL);
  55         r0.l = w[p0];
  56         bitset(r0, 14);
  57         w[p0] = r0.l;
  58         ssync;
  59
  60         p0.h = hi(SIC_IWR0);
  61         p0.l = lo(SIC_IWR0);
  62         r0.l = 0x1;
  63         r0.h = 0x0;
  64         [p0] = r0;
  65         SSYNC;
  66
  67         /*
  68          *  Set PLL_CTL
  69          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
  70          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
  71          *   - [7]     = output delay (add 200ps of delay to mem signals)
  72          *   - [6]     = input delay (add 200ps of input delay to mem signals)
  73          *   - [5]     = PDWN      : 1=All Clocks off
  74          *   - [3]     = STOPCK    : 1=Core Clock off
  75          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
  76          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
  77          *   all other bits set to zero
  78          */
  79
  80         p0.h = hi(PLL_LOCKCNT);
  81         p0.l = lo(PLL_LOCKCNT);
  82         r0 = 0x300(Z);
  83         w[p0] = r0.l;
  84         ssync;
  85
  86 #if defined(CONFIG_BF54x)
  87         P2.H = hi(EBIU_RSTCTL);
  88         P2.L = lo(EBIU_RSTCTL);
  89         R0 = [P2];
  90         BITSET (R0, 3);
  91 #else
  92         P2.H = hi(EBIU_SDGCTL);
  93         P2.L = lo(EBIU_SDGCTL);
  94         R0 = [P2];
  95         BITSET (R0, 24);
  96 #endif
  97         [P2] = R0;
  98         SSYNC;
  99 #if defined(CONFIG_BF54x)
 100 .LSRR_MODE:
 101         R0 = [P2];
 102         CC = BITTST(R0, 4);
 103         if !CC JUMP .LSRR_MODE;
 104 #endif
 105
 106         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
 107         r0 = r0 << 9;                    /* Shift it over,                  */
 108         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
 109         r0 = r1 | r0;
 110         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
 111         r1 = r1 << 8;                    /* Shift it over                   */
 112         r0 = r1 | r0;                    /* add them all together           */
 113
 114         p0.h = hi(PLL_CTL);
 115         p0.l = lo(PLL_CTL);              /* Load the address                */
 116         cli r2;                          /* Disable interrupts              */
 117         ssync;
 118         w[p0] = r0.l;                    /* Set the value                   */
 119         idle;                            /* Wait for the PLL to stablize    */
 120         sti r2;                          /* Enable interrupts               */
 121
 122 .Lcheck_again:
 123         p0.h = hi(PLL_STAT);
 124         p0.l = lo(PLL_STAT);
 125         R0 = W[P0](Z);
 126         CC = BITTST(R0,5);
 127         if ! CC jump .Lcheck_again;
 128
 129         /* Configure SCLK & CCLK Dividers */
 130         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 131         p0.h = hi(PLL_DIV);
 132         p0.l = lo(PLL_DIV);
 133         w[p0] = r0.l;
 134         ssync;
 135
 136 #if defined(CONFIG_BF54x)
 137         P2.H = hi(EBIU_RSTCTL);
 138         P2.L = lo(EBIU_RSTCTL);
 139         R0 = [P2];
 140         CC = BITTST(R0, 0);
 141         if CC jump .Lskipddrrst;
 142         BITSET (R0, 0);
 143 .Lskipddrrst:
 144         BITCLR (R0, 3);
 145         [P2] = R0;
 146         SSYNC;
 147
 148         p0.l = lo(EBIU_DDRCTL0);
 149         p0.h = hi(EBIU_DDRCTL0);
 150         r0.l = lo(mem_DDRCTL0);
 151         r0.h = hi(mem_DDRCTL0);
 152         [p0] = r0;
 153         ssync;
 154
 155         p0.l = lo(EBIU_DDRCTL1);
 156         p0.h = hi(EBIU_DDRCTL1);
 157         r0.l = lo(mem_DDRCTL1);
 158         r0.h = hi(mem_DDRCTL1);
 159         [p0] = r0;
 160         ssync;
 161
 162         p0.l = lo(EBIU_DDRCTL2);
 163         p0.h = hi(EBIU_DDRCTL2);
 164         r0.l = lo(mem_DDRCTL2);
 165         r0.h = hi(mem_DDRCTL2);
 166         [p0] = r0;
 167         ssync;
 168 #else
 169         p0.l = lo(EBIU_SDRRC);
 170         p0.h = hi(EBIU_SDRRC);
 171         r0 = mem_SDRRC;
 172         w[p0] = r0.l;
 173         ssync;
 174
 175         p0.l = LO(EBIU_SDBCTL);
 176         p0.h = HI(EBIU_SDBCTL);     /* SDRAM Memory Bank Control Register */
 177         r0 = mem_SDBCTL;
 178         w[p0] = r0.l;
 179         ssync;
 180
 181         P2.H = hi(EBIU_SDGCTL);
 182         P2.L = lo(EBIU_SDGCTL);
 183         R0 = [P2];
 184         BITCLR (R0, 24);
 185         p0.h = hi(EBIU_SDSTAT);
 186         p0.l = lo(EBIU_SDSTAT);
 187         r2.l = w[p0];
 188         cc = bittst(r2,3);
 189         if !cc jump .Lskip;
 190         NOP;
 191         BITSET (R0, 23);
 192 .Lskip:
 193         [P2] = R0;
 194         SSYNC;
 195
 196         R0.L = lo(mem_SDGCTL);
 197         R0.H = hi(mem_SDGCTL);
 198         R1 = [p2];
 199         R1 = R1 | R0;
 200         [P2] = R1;
 201         SSYNC;
 202 #endif
 203
 204         RTS;
 205 ENDPROC(_start_dma_code)
 206 #endif /* CONFIG_BFIN_KERNEL_CLOCK */