arch/blackfin/mach-bf537/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf537/head.S
   3  * Based on:     arch/blackfin/mach-bf533/head.S
   4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
   5  *
   6  * Created:      1998
   7  * Description:  Startup code for Blackfin BF537
   8  *
   9  * Modified:
  10  *               Copyright 2004-2006 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  34 #include <asm/mach-common/clocks.h>
  35 #include <asm/mach/mem_init.h>
  36 #endif
  37
  38 .extern _bf53x_relocate_l1_mem
  39
  40 __INIT
  41
  42 ENTRY(_mach_early_start)
  43         /* Initialise General-Purpose I/O Modules on BF537 */
  44         p0.h = hi(BFIN_PORT_MUX);
  45         p0.l = lo(BFIN_PORT_MUX);
  46         R0 = (PGDE_UART | PFTE_UART)(Z);
  47         W[P0] = R0.L; /* Enable both UARTS */
  48         SSYNC;
  49
  50         /* Enable peripheral function of PORTF for UART0 and UART1 */
  51         p0.h = hi(PORTF_FER);
  52         p0.l = lo(PORTF_FER);
  53         R0 = 0x000F(Z);
  54         W[P0] = R0.L;
  55         SSYNC;
  56
  57         /* Initialise UART - when booting from u-boot, the UART is not disabled
  58          * so if we dont initalize here, our serial console gets hosed */
  59         p0.h = hi(BFIN_UART_LCR);
  60         p0.l = lo(BFIN_UART_LCR);
  61         r0 = 0x0(Z);
  62         w[p0] = r0.L;   /* To enable DLL writes */
  63         ssync;
  64
  65         p0.h = hi(BFIN_UART_DLL);
  66         p0.l = lo(BFIN_UART_DLL);
  67         r0 = 0x0(Z);
  68         w[p0] = r0.L;
  69         ssync;
  70
  71         p0.h = hi(BFIN_UART_DLH);
  72         p0.l = lo(BFIN_UART_DLH);
  73         r0 = 0x00(Z);
  74         w[p0] = r0.L;
  75         ssync;
  76
  77         p0.h = hi(BFIN_UART_GCTL);
  78         p0.l = lo(BFIN_UART_GCTL);
  79         r0 = 0x0(Z);
  80         w[p0] = r0.L;   /* To enable UART clock */
  81         ssync;
  82
  83         rts;
  84 ENDPROC(_mach_early_start)
  85
  86 __FINIT
  87
  88 .section .l1.text
  89 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  90 ENTRY(_start_dma_code)
  91
  92         /* Enable PHY CLK buffer output */
  93         p0.h = hi(VR_CTL);
  94         p0.l = lo(VR_CTL);
  95         r0.l = w[p0];
  96         bitset(r0, 14);
  97         w[p0] = r0.l;
  98         ssync;
  99
 100         p0.h = hi(SIC_IWR);
 101         p0.l = lo(SIC_IWR);
 102         r0.l = 0x1;
 103         r0.h = 0x0;
 104         [p0] = r0;
 105         SSYNC;
 106
 107         /*
 108          *  Set PLL_CTL
 109          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
 110          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
 111          *   - [7]     = output delay (add 200ps of delay to mem signals)
 112          *   - [6]     = input delay (add 200ps of input delay to mem signals)
 113          *   - [5]     = PDWN      : 1=All Clocks off
 114          *   - [3]     = STOPCK    : 1=Core Clock off
 115          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
 116          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
 117          *   all other bits set to zero
 118          */
 119
 120         p0.h = hi(PLL_LOCKCNT);
 121         p0.l = lo(PLL_LOCKCNT);
 122         r0 = 0x300(Z);
 123         w[p0] = r0.l;
 124         ssync;
 125
 126         P2.H = hi(EBIU_SDGCTL);
 127         P2.L = lo(EBIU_SDGCTL);
 128         R0 = [P2];
 129         BITSET (R0, 24);
 130         [P2] = R0;
 131         SSYNC;
 132
 133         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
 134         r0 = r0 << 9;                    /* Shift it over,                  */
 135         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
 136         r0 = r1 | r0;
 137         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
 138         r1 = r1 << 8;                    /* Shift it over                   */
 139         r0 = r1 | r0;                    /* add them all together           */
 140
 141         p0.h = hi(PLL_CTL);
 142         p0.l = lo(PLL_CTL);              /* Load the address                */
 143         cli r2;                          /* Disable interrupts              */
 144         ssync;
 145         w[p0] = r0.l;                    /* Set the value                   */
 146         idle;                            /* Wait for the PLL to stablize    */
 147         sti r2;                          /* Enable interrupts               */
 148
 149 .Lcheck_again:
 150         p0.h = hi(PLL_STAT);
 151         p0.l = lo(PLL_STAT);
 152         R0 = W[P0](Z);
 153         CC = BITTST(R0,5);
 154         if ! CC jump .Lcheck_again;
 155
 156         /* Configure SCLK & CCLK Dividers */
 157         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 158         p0.h = hi(PLL_DIV);
 159         p0.l = lo(PLL_DIV);
 160         w[p0] = r0.l;
 161         ssync;
 162
 163         p0.l = lo(EBIU_SDRRC);
 164         p0.h = hi(EBIU_SDRRC);
 165         r0 = mem_SDRRC;
 166         w[p0] = r0.l;
 167         ssync;
 168
 169         P2.H = hi(EBIU_SDGCTL);
 170         P2.L = lo(EBIU_SDGCTL);
 171         R0 = [P2];
 172         BITCLR (R0, 24);
 173         p0.h = hi(EBIU_SDSTAT);
 174         p0.l = lo(EBIU_SDSTAT);
 175         r2.l = w[p0];
 176         cc = bittst(r2,3);
 177         if !cc jump .Lskip;
 178         NOP;
 179         BITSET (R0, 23);
 180 .Lskip:
 181         [P2] = R0;
 182         SSYNC;
 183
 184         R0.L = lo(mem_SDGCTL);
 185         R0.H = hi(mem_SDGCTL);
 186         R1 = [p2];
 187         R1 = R1 | R0;
 188         [P2] = R1;
 189         SSYNC;
 190
 191         RTS;
 192 ENDPROC(_start_dma_code)
 193 #endif /* CONFIG_BFIN_KERNEL_CLOCK */