arch/blackfin/mach-bf537/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf537/head.S
   3  * Based on:     arch/blackfin/mach-bf533/head.S
   4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
   5  *
   6  * Created:      1998
   7  * Description:  Startup code for Blackfin BF537
   8  *
   9  * Modified:
  10  *               Copyright 2004-2006 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  34 #include <asm/mach-common/clocks.h>
  35 #include <asm/mach/mem_init.h>
  36 #endif
  37
  38 .extern _bf53x_relocate_l1_mem
  39
  40 __INIT
  41
  42 ENTRY(_mach_early_start)
  43         /* Initialise General-Purpose I/O Modules on BF537 */
  44         p0.h = hi(BFIN_PORT_MUX);
  45         p0.l = lo(BFIN_PORT_MUX);
  46         R0 = (PGDE_UART | PFTE_UART)(Z);
  47         W[P0] = R0.L; /* Enable both UARTS */
  48         SSYNC;
  49
  50         /* Enable peripheral function of PORTF for UART0 and UART1 */
  51         p0.h = hi(PORTF_FER);
  52         p0.l = lo(PORTF_FER);
  53         R0 = 0x000F(Z);
  54         W[P0] = R0.L;
  55         SSYNC;
  56
  57 #if !defined(CONFIG_BF534)
  58         p0.h = hi(EMAC_SYSTAT);
  59         p0.l = lo(EMAC_SYSTAT);
  60         R0.h = 0xFFFF; /* Clear EMAC Interrupt Status bits */
  61         R0.l = 0xFFFF;
  62         [P0] = R0;
  63         SSYNC;
  64 #endif
  65
  66         /* Initialise UART - when booting from u-boot, the UART is not disabled
  67          * so if we dont initalize here, our serial console gets hosed */
  68         p0.h = hi(BFIN_UART_LCR);
  69         p0.l = lo(BFIN_UART_LCR);
  70         r0 = 0x0(Z);
  71         w[p0] = r0.L;   /* To enable DLL writes */
  72         ssync;
  73
  74         p0.h = hi(BFIN_UART_DLL);
  75         p0.l = lo(BFIN_UART_DLL);
  76         r0 = 0x0(Z);
  77         w[p0] = r0.L;
  78         ssync;
  79
  80         p0.h = hi(BFIN_UART_DLH);
  81         p0.l = lo(BFIN_UART_DLH);
  82         r0 = 0x00(Z);
  83         w[p0] = r0.L;
  84         ssync;
  85
  86         p0.h = hi(BFIN_UART_GCTL);
  87         p0.l = lo(BFIN_UART_GCTL);
  88         r0 = 0x0(Z);
  89         w[p0] = r0.L;   /* To enable UART clock */
  90         ssync;
  91
  92         rts;
  93 ENDPROC(_mach_early_start)
  94
  95 __FINIT
  96
  97 .section .l1.text
  98 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  99 ENTRY(_start_dma_code)
 100
 101         /* Enable PHY CLK buffer output */
 102         p0.h = hi(VR_CTL);
 103         p0.l = lo(VR_CTL);
 104         r0.l = w[p0];
 105         bitset(r0, 14);
 106         w[p0] = r0.l;
 107         ssync;
 108
 109         p0.h = hi(SIC_IWR);
 110         p0.l = lo(SIC_IWR);
 111         r0.l = 0x1;
 112         r0.h = 0x0;
 113         [p0] = r0;
 114         SSYNC;
 115
 116         /*
 117          *  Set PLL_CTL
 118          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
 119          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
 120          *   - [7]     = output delay (add 200ps of delay to mem signals)
 121          *   - [6]     = input delay (add 200ps of input delay to mem signals)
 122          *   - [5]     = PDWN      : 1=All Clocks off
 123          *   - [3]     = STOPCK    : 1=Core Clock off
 124          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
 125          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
 126          *   all other bits set to zero
 127          */
 128
 129         p0.h = hi(PLL_LOCKCNT);
 130         p0.l = lo(PLL_LOCKCNT);
 131         r0 = 0x300(Z);
 132         w[p0] = r0.l;
 133         ssync;
 134
 135         P2.H = hi(EBIU_SDGCTL);
 136         P2.L = lo(EBIU_SDGCTL);
 137         R0 = [P2];
 138         BITSET (R0, 24);
 139         [P2] = R0;
 140         SSYNC;
 141
 142         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
 143         r0 = r0 << 9;                    /* Shift it over,                  */
 144         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
 145         r0 = r1 | r0;
 146         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
 147         r1 = r1 << 8;                    /* Shift it over                   */
 148         r0 = r1 | r0;                    /* add them all together           */
 149
 150         p0.h = hi(PLL_CTL);
 151         p0.l = lo(PLL_CTL);              /* Load the address                */
 152         cli r2;                          /* Disable interrupts              */
 153         ssync;
 154         w[p0] = r0.l;                    /* Set the value                   */
 155         idle;                            /* Wait for the PLL to stablize    */
 156         sti r2;                          /* Enable interrupts               */
 157
 158 .Lcheck_again:
 159         p0.h = hi(PLL_STAT);
 160         p0.l = lo(PLL_STAT);
 161         R0 = W[P0](Z);
 162         CC = BITTST(R0,5);
 163         if ! CC jump .Lcheck_again;
 164
 165         /* Configure SCLK & CCLK Dividers */
 166         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 167         p0.h = hi(PLL_DIV);
 168         p0.l = lo(PLL_DIV);
 169         w[p0] = r0.l;
 170         ssync;
 171
 172         p0.l = lo(EBIU_SDRRC);
 173         p0.h = hi(EBIU_SDRRC);
 174         r0 = mem_SDRRC;
 175         w[p0] = r0.l;
 176         ssync;
 177
 178         P2.H = hi(EBIU_SDGCTL);
 179         P2.L = lo(EBIU_SDGCTL);
 180         R0 = [P2];
 181         BITCLR (R0, 24);
 182         p0.h = hi(EBIU_SDSTAT);
 183         p0.l = lo(EBIU_SDSTAT);
 184         r2.l = w[p0];
 185         cc = bittst(r2,3);
 186         if !cc jump .Lskip;
 187         NOP;
 188         BITSET (R0, 23);
 189 .Lskip:
 190         [P2] = R0;
 191         SSYNC;
 192
 193         R0.L = lo(mem_SDGCTL);
 194         R0.H = hi(mem_SDGCTL);
 195         R1 = [p2];
 196         R1 = R1 | R0;
 197         [P2] = R1;
 198         SSYNC;
 199
 200         p0.h = hi(SIC_IWR);
 201         p0.l = lo(SIC_IWR);
 202         r0.l = lo(IWR_ENABLE_ALL);
 203         r0.h = hi(IWR_ENABLE_ALL);
 204         [p0] = r0;
 205         SSYNC;
 206
 207         RTS;
 208 ENDPROC(_start_dma_code)
 209 #endif /* CONFIG_BFIN_KERNEL_CLOCK */