arch/blackfin/mach-bf537/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf537/head.S
   3  * Based on:     arch/blackfin/mach-bf533/head.S
   4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
   5  *
   6  * Created:      1998
   7  * Description:  Startup code for Blackfin BF537
   8  *
   9  * Modified:
  10  *               Copyright 2004-2006 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #include <asm/trace.h>
  34
  35 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  36 #include <asm/mach-common/clocks.h>
  37 #include <asm/mach/mem_init.h>
  38 #endif
  39
  40 .extern ___bss_stop
  41 .extern ___bss_start
  42 .extern _bf53x_relocate_l1_mem
  43
  44 #define INITIAL_STACK   0xFFB01000
  45
  46 __INIT
  47
  48 ENTRY(__start)
  49         /* R0: argument of command line string, passed from uboot, save it */
  50         R7 = R0;
  51         /* Enable Cycle Counter and Nesting Of Interrupts */
  52 #ifdef CONFIG_BFIN_SCRATCH_REG_CYCLES
  53         R0 = SYSCFG_SNEN;
  54 #else
  55         R0 = SYSCFG_SNEN | SYSCFG_CCEN;
  56 #endif
  57         SYSCFG = R0;
  58         R0 = 0;
  59
  60         /* Clear Out All the data and pointer Registers */
  61         R1 = R0;
  62         R2 = R0;
  63         R3 = R0;
  64         R4 = R0;
  65         R5 = R0;
  66         R6 = R0;
  67
  68         P0 = R0;
  69         P1 = R0;
  70         P2 = R0;
  71         P3 = R0;
  72         P4 = R0;
  73         P5 = R0;
  74
  75         LC0 = r0;
  76         LC1 = r0;
  77         L0 = r0;
  78         L1 = r0;
  79         L2 = r0;
  80         L3 = r0;
  81
  82         /* Clear Out All the DAG Registers */
  83         B0 = r0;
  84         B1 = r0;
  85         B2 = r0;
  86         B3 = r0;
  87
  88         I0 = r0;
  89         I1 = r0;
  90         I2 = r0;
  91         I3 = r0;
  92
  93         M0 = r0;
  94         M1 = r0;
  95         M2 = r0;
  96         M3 = r0;
  97
  98         trace_buffer_init(p0,r0);
  99         P0 = R1;
 100         R0 = R1;
 101
 102         /* Turn off the icache */
 103         p0.l = LO(IMEM_CONTROL);
 104         p0.h = HI(IMEM_CONTROL);
 105         R1 = [p0];
 106         R0 = ~ENICPLB;
 107         R0 = R0 & R1;
 108         [p0] = R0;
 109         SSYNC;
 110
 111         /* Turn off the dcache */
 112         p0.l = LO(DMEM_CONTROL);
 113         p0.h = HI(DMEM_CONTROL);
 114         R1 = [p0];
 115         R0 = ~ENDCPLB;
 116         R0 = R0 & R1;
 117         [p0] = R0;
 118         SSYNC;
 119
 120         /* Initialise General-Purpose I/O Modules on BF537 */
 121         p0.h = hi(BFIN_PORT_MUX);
 122         p0.l = lo(BFIN_PORT_MUX);
 123         R0 = (PGDE_UART | PFTE_UART)(Z);
 124         W[P0] = R0.L; /* Enable both UARTS */
 125         SSYNC;
 126
 127         /* Enable peripheral function of PORTF for UART0 and UART1 */
 128         p0.h = hi(PORTF_FER);
 129         p0.l = lo(PORTF_FER);
 130         R0 = 0x000F(Z);
 131         W[P0] = R0.L;
 132         SSYNC;
 133
 134 #if !defined(CONFIG_BF534)
 135         p0.h = hi(EMAC_SYSTAT);
 136         p0.l = lo(EMAC_SYSTAT);
 137         R0.h = 0xFFFF; /* Clear EMAC Interrupt Status bits */
 138         R0.l = 0xFFFF;
 139         [P0] = R0;
 140         SSYNC;
 141 #endif
 142
 143         /* Initialise UART - when booting from u-boot, the UART is not disabled
 144          * so if we dont initalize here, our serial console gets hosed */
 145         p0.h = hi(BFIN_UART_LCR);
 146         p0.l = lo(BFIN_UART_LCR);
 147         r0 = 0x0(Z);
 148         w[p0] = r0.L;   /* To enable DLL writes */
 149         ssync;
 150
 151         p0.h = hi(BFIN_UART_DLL);
 152         p0.l = lo(BFIN_UART_DLL);
 153         r0 = 0x0(Z);
 154         w[p0] = r0.L;
 155         ssync;
 156
 157         p0.h = hi(BFIN_UART_DLH);
 158         p0.l = lo(BFIN_UART_DLH);
 159         r0 = 0x00(Z);
 160         w[p0] = r0.L;
 161         ssync;
 162
 163         p0.h = hi(BFIN_UART_GCTL);
 164         p0.l = lo(BFIN_UART_GCTL);
 165         r0 = 0x0(Z);
 166         w[p0] = r0.L;   /* To enable UART clock */
 167         ssync;
 168
 169         /* Initialize stack pointer */
 170         sp.l = lo(INITIAL_STACK);
 171         sp.h = hi(INITIAL_STACK);
 172         fp = sp;
 173         usp = sp;
 174
 175 #ifdef CONFIG_EARLY_PRINTK
 176         SP += -12;
 177         call _init_early_exception_vectors;
 178         SP += 12;
 179 #endif
 180
 181         /* Put The Code for PLL Programming and SDRAM Programming in L1 ISRAM */
 182         call _bf53x_relocate_l1_mem;
 183 #ifdef CONFIG_BFIN_KERNEL_CLOCK
 184         call _start_dma_code;
 185 #endif
 186
 187         /* Code for initializing Async memory banks */
 188
 189         p2.h = hi(EBIU_AMBCTL1);
 190         p2.l = lo(EBIU_AMBCTL1);
 191         r0.h = hi(AMBCTL1VAL);
 192         r0.l = lo(AMBCTL1VAL);
 193         [p2] = r0;
 194         ssync;
 195
 196         p2.h = hi(EBIU_AMBCTL0);
 197         p2.l = lo(EBIU_AMBCTL0);
 198         r0.h = hi(AMBCTL0VAL);
 199         r0.l = lo(AMBCTL0VAL);
 200         [p2] = r0;
 201         ssync;
 202
 203         p2.h = hi(EBIU_AMGCTL);
 204         p2.l = lo(EBIU_AMGCTL);
 205         r0 = AMGCTLVAL;
 206         w[p2] = r0;
 207         ssync;
 208
 209         /* This section keeps the processor in supervisor mode
 210          * during kernel boot.  Switches to user mode at end of boot.
 211          * See page 3-9 of Hardware Reference manual for documentation.
 212          */
 213
 214         /* EVT15 = _real_start */
 215
 216         p0.l = lo(EVT15);
 217         p0.h = hi(EVT15);
 218         p1.l = _real_start;
 219         p1.h = _real_start;
 220         [p0] = p1;
 221         csync;
 222
 223         p0.l = lo(IMASK);
 224         p0.h = hi(IMASK);
 225         p1.l = IMASK_IVG15;
 226         p1.h = 0x0;
 227         [p0] = p1;
 228         csync;
 229
 230         raise 15;
 231         p0.l = .LWAIT_HERE;
 232         p0.h = .LWAIT_HERE;
 233         reti = p0;
 234 #if ANOMALY_05000281
 235         nop; nop; nop;
 236 #endif
 237         rti;
 238
 239 .LWAIT_HERE:
 240         jump .LWAIT_HERE;
 241 ENDPROC(__start)
 242
 243 ENTRY(_real_start)
 244         [ -- sp ] = reti;
 245         p0.l = lo(WDOG_CTL);
 246         p0.h = hi(WDOG_CTL);
 247         r0 = 0xAD6(z);
 248         w[p0] = r0;     /* watchdog off for now */
 249         ssync;
 250
 251         /* Code update for BSS size == 0
 252          * Zero out the bss region.
 253          */
 254
 255         p1.l = ___bss_start;
 256         p1.h = ___bss_start;
 257         p2.l = ___bss_stop;
 258         p2.h = ___bss_stop;
 259         r0 = 0;
 260         p2 -= p1;
 261         lsetup (.L_clear_bss, .L_clear_bss) lc0 = p2;
 262 .L_clear_bss:
 263         B[p1++] = r0;
 264
 265         /* In case there is a NULL pointer reference
 266          * Zero out region before stext
 267          */
 268
 269         p1.l = 0x0;
 270         p1.h = 0x0;
 271         r0.l = __stext;
 272         r0.h = __stext;
 273         r0 = r0 >> 1;
 274         p2 = r0;
 275         r0 = 0;
 276         lsetup (.L_clear_zero, .L_clear_zero) lc0 = p2;
 277 .L_clear_zero:
 278         W[p1++] = r0;
 279
 280         /* pass the uboot arguments to the global value command line */
 281         R0 = R7;
 282         call _cmdline_init;
 283
 284         p1.l = __rambase;
 285         p1.h = __rambase;
 286         r0.l = __sdata;
 287         r0.h = __sdata;
 288         [p1] = r0;
 289
 290         p1.l = __ramstart;
 291         p1.h = __ramstart;
 292         p3.l = ___bss_stop;
 293         p3.h = ___bss_stop;
 294
 295         r1 = p3;
 296         [p1] = r1;
 297
 298         /*
 299          * load the current thread pointer and stack
 300          */
 301         r1.l = _init_thread_union;
 302         r1.h = _init_thread_union;
 303
 304         r2.l = 0x2000;
 305         r2.h = 0x0000;
 306         r1 = r1 + r2;
 307         sp = r1;
 308         usp = sp;
 309         fp = sp;
 310         jump.l _start_kernel;
 311 ENDPROC(_real_start)
 312
 313 __FINIT
 314
 315 .section .l1.text
 316 #ifdef CONFIG_BFIN_KERNEL_CLOCK
 317 ENTRY(_start_dma_code)
 318
 319         /* Enable PHY CLK buffer output */
 320         p0.h = hi(VR_CTL);
 321         p0.l = lo(VR_CTL);
 322         r0.l = w[p0];
 323         bitset(r0, 14);
 324         w[p0] = r0.l;
 325         ssync;
 326
 327         p0.h = hi(SIC_IWR);
 328         p0.l = lo(SIC_IWR);
 329         r0.l = 0x1;
 330         r0.h = 0x0;
 331         [p0] = r0;
 332         SSYNC;
 333
 334         /*
 335          *  Set PLL_CTL
 336          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
 337          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
 338          *   - [7]     = output delay (add 200ps of delay to mem signals)
 339          *   - [6]     = input delay (add 200ps of input delay to mem signals)
 340          *   - [5]     = PDWN      : 1=All Clocks off
 341          *   - [3]     = STOPCK    : 1=Core Clock off
 342          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
 343          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
 344          *   all other bits set to zero
 345          */
 346
 347         p0.h = hi(PLL_LOCKCNT);
 348         p0.l = lo(PLL_LOCKCNT);
 349         r0 = 0x300(Z);
 350         w[p0] = r0.l;
 351         ssync;
 352
 353         P2.H = hi(EBIU_SDGCTL);
 354         P2.L = lo(EBIU_SDGCTL);
 355         R0 = [P2];
 356         BITSET (R0, 24);
 357         [P2] = R0;
 358         SSYNC;
 359
 360         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
 361         r0 = r0 << 9;                    /* Shift it over,                  */
 362         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
 363         r0 = r1 | r0;
 364         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
 365         r1 = r1 << 8;                    /* Shift it over                   */
 366         r0 = r1 | r0;                    /* add them all together           */
 367
 368         p0.h = hi(PLL_CTL);
 369         p0.l = lo(PLL_CTL);              /* Load the address                */
 370         cli r2;                          /* Disable interrupts              */
 371         ssync;
 372         w[p0] = r0.l;                    /* Set the value                   */
 373         idle;                            /* Wait for the PLL to stablize    */
 374         sti r2;                          /* Enable interrupts               */
 375
 376 .Lcheck_again:
 377         p0.h = hi(PLL_STAT);
 378         p0.l = lo(PLL_STAT);
 379         R0 = W[P0](Z);
 380         CC = BITTST(R0,5);
 381         if ! CC jump .Lcheck_again;
 382
 383         /* Configure SCLK & CCLK Dividers */
 384         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 385         p0.h = hi(PLL_DIV);
 386         p0.l = lo(PLL_DIV);
 387         w[p0] = r0.l;
 388         ssync;
 389
 390         p0.l = lo(EBIU_SDRRC);
 391         p0.h = hi(EBIU_SDRRC);
 392         r0 = mem_SDRRC;
 393         w[p0] = r0.l;
 394         ssync;
 395
 396         P2.H = hi(EBIU_SDGCTL);
 397         P2.L = lo(EBIU_SDGCTL);
 398         R0 = [P2];
 399         BITCLR (R0, 24);
 400         p0.h = hi(EBIU_SDSTAT);
 401         p0.l = lo(EBIU_SDSTAT);
 402         r2.l = w[p0];
 403         cc = bittst(r2,3);
 404         if !cc jump .Lskip;
 405         NOP;
 406         BITSET (R0, 23);
 407 .Lskip:
 408         [P2] = R0;
 409         SSYNC;
 410
 411         R0.L = lo(mem_SDGCTL);
 412         R0.H = hi(mem_SDGCTL);
 413         R1 = [p2];
 414         R1 = R1 | R0;
 415         [P2] = R1;
 416         SSYNC;
 417
 418         p0.h = hi(SIC_IWR);
 419         p0.l = lo(SIC_IWR);
 420         r0.l = lo(IWR_ENABLE_ALL);
 421         r0.h = hi(IWR_ENABLE_ALL);
 422         [p0] = r0;
 423         SSYNC;
 424
 425         RTS;
 426 ENDPROC(_start_dma_code)
 427 #endif /* CONFIG_BFIN_KERNEL_CLOCK */