arch/blackfin/mach-bf527/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf527/head.S
   3  * Based on:     arch/blackfin/mach-bf533/head.S
   4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
   5  *
   6  * Created:      1998
   7  * Description:  Startup code for Blackfin BF537
   8  *
   9  * Modified:
  10  *               Copyright 2004-2007 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  34 #include <asm/mach-common/clocks.h>
  35 #include <asm/mach/mem_init.h>
  36 #endif
  37
  38 .extern _bf53x_relocate_l1_mem
  39
  40 __INIT
  41
  42 ENTRY(_mach_early_start)
  43         /* Initialise UART - when booting from u-boot, the UART is not disabled
  44          * so if we dont initalize here, our serial console gets hosed */
  45         p0.h = hi(UART1_LCR);
  46         p0.l = lo(UART1_LCR);
  47         r0 = 0x0(Z);
  48         w[p0] = r0.L;   /* To enable DLL writes */
  49         ssync;
  50
  51         p0.h = hi(UART1_DLL);
  52         p0.l = lo(UART1_DLL);
  53         r0 = 0x0(Z);
  54         w[p0] = r0.L;
  55         ssync;
  56
  57         p0.h = hi(UART1_DLH);
  58         p0.l = lo(UART1_DLH);
  59         r0 = 0x00(Z);
  60         w[p0] = r0.L;
  61         ssync;
  62
  63         p0.h = hi(UART1_GCTL);
  64         p0.l = lo(UART1_GCTL);
  65         r0 = 0x0(Z);
  66         w[p0] = r0.L;   /* To enable UART clock */
  67         ssync;
  68
  69         rts;
  70 ENDPROC(_mach_early_start)
  71
  72 __FINIT
  73
  74 .section .l1.text
  75 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  76 ENTRY(_start_dma_code)
  77
  78         /* Enable PHY CLK buffer output */
  79         p0.h = hi(VR_CTL);
  80         p0.l = lo(VR_CTL);
  81         r0.l = w[p0];
  82         bitset(r0, 14);
  83         w[p0] = r0.l;
  84         ssync;
  85
  86         p0.h = hi(SIC_IWR0);
  87         p0.l = lo(SIC_IWR0);
  88         r0.l = 0x1;
  89         r0.h = 0x0;
  90         [p0] = r0;
  91         SSYNC;
  92
  93         /*
  94          *  Set PLL_CTL
  95          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
  96          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
  97          *   - [7]     = output delay (add 200ps of delay to mem signals)
  98          *   - [6]     = input delay (add 200ps of input delay to mem signals)
  99          *   - [5]     = PDWN      : 1=All Clocks off
 100          *   - [3]     = STOPCK    : 1=Core Clock off
 101          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
 102          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
 103          *   all other bits set to zero
 104          */
 105
 106         p0.h = hi(PLL_LOCKCNT);
 107         p0.l = lo(PLL_LOCKCNT);
 108         r0 = 0x300(Z);
 109         w[p0] = r0.l;
 110         ssync;
 111
 112         P2.H = hi(EBIU_SDGCTL);
 113         P2.L = lo(EBIU_SDGCTL);
 114         R0 = [P2];
 115         BITSET (R0, 24);
 116         [P2] = R0;
 117         SSYNC;
 118
 119         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
 120         r0 = r0 << 9;                    /* Shift it over,                  */
 121         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
 122         r0 = r1 | r0;
 123         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
 124         r1 = r1 << 8;                    /* Shift it over                   */
 125         r0 = r1 | r0;                    /* add them all together           */
 126
 127         p0.h = hi(PLL_CTL);
 128         p0.l = lo(PLL_CTL);              /* Load the address                */
 129         cli r2;                          /* Disable interrupts              */
 130         ssync;
 131         w[p0] = r0.l;                    /* Set the value                   */
 132         idle;                            /* Wait for the PLL to stablize    */
 133         sti r2;                          /* Enable interrupts               */
 134
 135 .Lcheck_again:
 136         p0.h = hi(PLL_STAT);
 137         p0.l = lo(PLL_STAT);
 138         R0 = W[P0](Z);
 139         CC = BITTST(R0,5);
 140         if ! CC jump .Lcheck_again;
 141
 142         /* Configure SCLK & CCLK Dividers */
 143         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 144         p0.h = hi(PLL_DIV);
 145         p0.l = lo(PLL_DIV);
 146         w[p0] = r0.l;
 147         ssync;
 148
 149         p0.l = lo(EBIU_SDRRC);
 150         p0.h = hi(EBIU_SDRRC);
 151         r0 = mem_SDRRC;
 152         w[p0] = r0.l;
 153         ssync;
 154
 155         P2.H = hi(EBIU_SDGCTL);
 156         P2.L = lo(EBIU_SDGCTL);
 157         R0 = [P2];
 158         BITCLR (R0, 24);
 159         p0.h = hi(EBIU_SDSTAT);
 160         p0.l = lo(EBIU_SDSTAT);
 161         r2.l = w[p0];
 162         cc = bittst(r2,3);
 163         if !cc jump .Lskip;
 164         NOP;
 165         BITSET (R0, 23);
 166 .Lskip:
 167         [P2] = R0;
 168         SSYNC;
 169
 170         R0.L = lo(mem_SDGCTL);
 171         R0.H = hi(mem_SDGCTL);
 172         R1 = [p2];
 173         R1 = R1 | R0;
 174         [P2] = R1;
 175         SSYNC;
 176
 177         RTS;
 178 ENDPROC(_start_dma_code)
 179 #endif /* CONFIG_BFIN_KERNEL_CLOCK */