arch/blackfin/mach-bf527/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf527/head.S
   3  * Based on:     arch/blackfin/mach-bf533/head.S
   4  * Author:       Jeff Dionne <jeff@uclinux.org> COPYRIGHT 1998 D. Jeff Dionne
   5  *
   6  * Created:      1998
   7  * Description:  Startup code for Blackfin BF537
   8  *
   9  * Modified:
  10  *               Copyright 2004-2007 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  34 #include <asm/mach-common/clocks.h>
  35 #include <asm/mach/mem_init.h>
  36 #endif
  37
  38 .extern _bf53x_relocate_l1_mem
  39
  40 __INIT
  41
  42 ENTRY(_mach_early_start)
  43 #if defined(CONFIG_BF527)
  44         p0.h = hi(EMAC_SYSTAT);
  45         p0.l = lo(EMAC_SYSTAT);
  46         R0.h = 0xFFFF; /* Clear EMAC Interrupt Status bits */
  47         R0.l = 0xFFFF;
  48         [P0] = R0;
  49         SSYNC;
  50 #endif
  51
  52         /* Initialise UART - when booting from u-boot, the UART is not disabled
  53          * so if we dont initalize here, our serial console gets hosed */
  54         p0.h = hi(UART1_LCR);
  55         p0.l = lo(UART1_LCR);
  56         r0 = 0x0(Z);
  57         w[p0] = r0.L;   /* To enable DLL writes */
  58         ssync;
  59
  60         p0.h = hi(UART1_DLL);
  61         p0.l = lo(UART1_DLL);
  62         r0 = 0x0(Z);
  63         w[p0] = r0.L;
  64         ssync;
  65
  66         p0.h = hi(UART1_DLH);
  67         p0.l = lo(UART1_DLH);
  68         r0 = 0x00(Z);
  69         w[p0] = r0.L;
  70         ssync;
  71
  72         p0.h = hi(UART1_GCTL);
  73         p0.l = lo(UART1_GCTL);
  74         r0 = 0x0(Z);
  75         w[p0] = r0.L;   /* To enable UART clock */
  76         ssync;
  77
  78         rts;
  79 ENDPROC(_mach_early_start)
  80
  81 __FINIT
  82
  83 .section .l1.text
  84 #ifdef CONFIG_BFIN_KERNEL_CLOCK
  85 ENTRY(_start_dma_code)
  86
  87         /* Enable PHY CLK buffer output */
  88         p0.h = hi(VR_CTL);
  89         p0.l = lo(VR_CTL);
  90         r0.l = w[p0];
  91         bitset(r0, 14);
  92         w[p0] = r0.l;
  93         ssync;
  94
  95         p0.h = hi(SIC_IWR0);
  96         p0.l = lo(SIC_IWR0);
  97         r0.l = 0x1;
  98         r0.h = 0x0;
  99         [p0] = r0;
 100         SSYNC;
 101
 102         /*
 103          *  Set PLL_CTL
 104          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
 105          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
 106          *   - [7]     = output delay (add 200ps of delay to mem signals)
 107          *   - [6]     = input delay (add 200ps of input delay to mem signals)
 108          *   - [5]     = PDWN      : 1=All Clocks off
 109          *   - [3]     = STOPCK    : 1=Core Clock off
 110          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
 111          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
 112          *   all other bits set to zero
 113          */
 114
 115         p0.h = hi(PLL_LOCKCNT);
 116         p0.l = lo(PLL_LOCKCNT);
 117         r0 = 0x300(Z);
 118         w[p0] = r0.l;
 119         ssync;
 120
 121         P2.H = hi(EBIU_SDGCTL);
 122         P2.L = lo(EBIU_SDGCTL);
 123         R0 = [P2];
 124         BITSET (R0, 24);
 125         [P2] = R0;
 126         SSYNC;
 127
 128         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
 129         r0 = r0 << 9;                    /* Shift it over,                  */
 130         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
 131         r0 = r1 | r0;
 132         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
 133         r1 = r1 << 8;                    /* Shift it over                   */
 134         r0 = r1 | r0;                    /* add them all together           */
 135
 136         p0.h = hi(PLL_CTL);
 137         p0.l = lo(PLL_CTL);              /* Load the address                */
 138         cli r2;                          /* Disable interrupts              */
 139         ssync;
 140         w[p0] = r0.l;                    /* Set the value                   */
 141         idle;                            /* Wait for the PLL to stablize    */
 142         sti r2;                          /* Enable interrupts               */
 143
 144 .Lcheck_again:
 145         p0.h = hi(PLL_STAT);
 146         p0.l = lo(PLL_STAT);
 147         R0 = W[P0](Z);
 148         CC = BITTST(R0,5);
 149         if ! CC jump .Lcheck_again;
 150
 151         /* Configure SCLK & CCLK Dividers */
 152         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 153         p0.h = hi(PLL_DIV);
 154         p0.l = lo(PLL_DIV);
 155         w[p0] = r0.l;
 156         ssync;
 157
 158         p0.l = lo(EBIU_SDRRC);
 159         p0.h = hi(EBIU_SDRRC);
 160         r0 = mem_SDRRC;
 161         w[p0] = r0.l;
 162         ssync;
 163
 164         P2.H = hi(EBIU_SDGCTL);
 165         P2.L = lo(EBIU_SDGCTL);
 166         R0 = [P2];
 167         BITCLR (R0, 24);
 168         p0.h = hi(EBIU_SDSTAT);
 169         p0.l = lo(EBIU_SDSTAT);
 170         r2.l = w[p0];
 171         cc = bittst(r2,3);
 172         if !cc jump .Lskip;
 173         NOP;
 174         BITSET (R0, 23);
 175 .Lskip:
 176         [P2] = R0;
 177         SSYNC;
 178
 179         R0.L = lo(mem_SDGCTL);
 180         R0.H = hi(mem_SDGCTL);
 181         R1 = [p2];
 182         R1 = R1 | R0;
 183         [P2] = R1;
 184         SSYNC;
 185
 186         p0.h = hi(SIC_IWR0);
 187         p0.l = lo(SIC_IWR0);
 188         r0.l = lo(IWR_ENABLE_ALL);
 189         r0.h = hi(IWR_ENABLE_ALL);
 190         [p0] = r0;
 191         SSYNC;
 192
 193         RTS;
 194 ENDPROC(_start_dma_code)
 195 #endif /* CONFIG_BFIN_KERNEL_CLOCK */