arch/arm/mm/proc-v6.S

   1 /*
   2  *  linux/arch/arm/mm/proc-v6.S
   3  *
   4  *  Copyright (C) 2001 Deep Blue Solutions Ltd.
   5  *  Modified by Catalin Marinas for noMMU support
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  *
  11  *  This is the "shell" of the ARMv6 processor support.
  12  */
  13 #include <linux/linkage.h>
  14 #include <asm/assembler.h>
  15 #include <asm/asm-offsets.h>
  16 #include <asm/elf.h>
  17 #include <asm/pgtable-hwdef.h>
  18 #include <asm/pgtable.h>
  19
  20 #ifdef CONFIG_SMP
  21 #include <asm/hardware/arm_scu.h>
  22 #endif
  23
  24 #include "proc-macros.S"
  25
  26 #define D_CACHE_LINE_SIZE       32
  27
  28 #define TTB_C           (1 << 0)
  29 #define TTB_S           (1 << 1)
  30 #define TTB_IMP         (1 << 2)
  31 #define TTB_RGN_NC      (0 << 3)
  32 #define TTB_RGN_WBWA    (1 << 3)
  33 #define TTB_RGN_WT      (2 << 3)
  34 #define TTB_RGN_WB      (3 << 3)
  35
  36 ENTRY(cpu_v6_proc_init)
  37         mov     pc, lr
  38
  39 ENTRY(cpu_v6_proc_fin)
  40         stmfd   sp!, {lr}
  41         cpsid   if                              @ disable interrupts
  42         bl      v6_flush_kern_cache_all
  43         mrc     p15, 0, r0, c1, c0, 0           @ ctrl register
  44         bic     r0, r0, #0x1000                 @ ...i............
  45         bic     r0, r0, #0x0006                 @ .............ca.
  46         mcr     p15, 0, r0, c1, c0, 0           @ disable caches
  47         ldmfd   sp!, {pc}
  48
  49 /*
  50  *      cpu_v6_reset(loc)
  51  *
  52  *      Perform a soft reset of the system.  Put the CPU into the
  53  *      same state as it would be if it had been reset, and branch
  54  *      to what would be the reset vector.
  55  *
  56  *      - loc   - location to jump to for soft reset
  57  *
  58  *      It is assumed that:
  59  */
  60         .align  5
  61 ENTRY(cpu_v6_reset)
  62         mov     pc, r0
  63
  64 /*
  65  *      cpu_v6_do_idle()
  66  *
  67  *      Idle the processor (eg, wait for interrupt).
  68  *
  69  *      IRQs are already disabled.
  70  */
  71 ENTRY(cpu_v6_do_idle)
  72         mcr     p15, 0, r1, c7, c0, 4           @ wait for interrupt
  73         mov     pc, lr
  74
  75 ENTRY(cpu_v6_dcache_clean_area)
  76 #ifndef TLB_CAN_READ_FROM_L1_CACHE
  77 1:      mcr     p15, 0, r0, c7, c10, 1          @ clean D entry
  78         add     r0, r0, #D_CACHE_LINE_SIZE
  79         subs    r1, r1, #D_CACHE_LINE_SIZE
  80         bhi     1b
  81 #endif
  82         mov     pc, lr
  83
  84 /*
  85  *      cpu_arm926_switch_mm(pgd_phys, tsk)
  86  *
  87  *      Set the translation table base pointer to be pgd_phys
  88  *
  89  *      - pgd_phys - physical address of new TTB
  90  *
  91  *      It is assumed that:
  92  *      - we are not using split page tables
  93  */
  94 ENTRY(cpu_v6_switch_mm)
  95 #ifdef CONFIG_MMU
  96         mov     r2, #0
  97         ldr     r1, [r1, #MM_CONTEXT_ID]        @ get mm->context.id
  98 #ifdef CONFIG_SMP
  99         orr     r0, r0, #TTB_RGN_WBWA|TTB_S     @ mark PTWs shared, outer cacheable
 100 #endif
 101         mcr     p15, 0, r2, c7, c5, 6           @ flush BTAC/BTB
 102         mcr     p15, 0, r2, c7, c10, 4          @ drain write buffer
 103         mcr     p15, 0, r0, c2, c0, 0           @ set TTB 0
 104         mcr     p15, 0, r1, c13, c0, 1          @ set context ID
 105 #endif
 106         mov     pc, lr
 107
 108 /*
 109  *      cpu_v6_set_pte_ext(ptep, pte, ext)
 110  *
 111  *      Set a level 2 translation table entry.
 112  *
 113  *      - ptep  - pointer to level 2 translation table entry
 114  *                (hardware version is stored at -1024 bytes)
 115  *      - pte   - PTE value to store
 116  *      - ext   - value for extended PTE bits
 117  *
 118  *      Permissions:
 119  *        YUWD  APX AP1 AP0     SVC     User
 120  *        0xxx   0   0   0      no acc  no acc
 121  *        100x   1   0   1      r/o     no acc
 122  *        10x0   1   0   1      r/o     no acc
 123  *        1011   0   0   1      r/w     no acc
 124  *        110x   0   1   0      r/w     r/o
 125  *        11x0   0   1   0      r/w     r/o
 126  *        1111   0   1   1      r/w     r/w
 127  */
 128 ENTRY(cpu_v6_set_pte_ext)
 129 #ifdef CONFIG_MMU
 130         str     r1, [r0], #-2048                @ linux version
 131
 132         bic     r3, r1, #0x000003f0
 133         bic     r3, r3, #0x00000003
 134         orr     r3, r3, r2
 135         orr     r3, r3, #PTE_EXT_AP0 | 2
 136
 137         tst     r1, #L_PTE_WRITE
 138         tstne   r1, #L_PTE_DIRTY
 139         orreq   r3, r3, #PTE_EXT_APX
 140
 141         tst     r1, #L_PTE_USER
 142         orrne   r3, r3, #PTE_EXT_AP1
 143         tstne   r3, #PTE_EXT_APX
 144         bicne   r3, r3, #PTE_EXT_APX | PTE_EXT_AP0
 145
 146         tst     r1, #L_PTE_YOUNG
 147         biceq   r3, r3, #PTE_EXT_APX | PTE_EXT_AP_MASK
 148
 149         tst     r1, #L_PTE_EXEC
 150         orreq   r3, r3, #PTE_EXT_XN
 151
 152         tst     r1, #L_PTE_PRESENT
 153         moveq   r3, #0
 154
 155         str     r3, [r0]
 156         mcr     p15, 0, r0, c7, c10, 1 @ flush_pte
 157 #endif
 158         mov     pc, lr
 159
 160
 161
 162
 163 cpu_v6_name:
 164         .asciz  "ARMv6-compatible processor"
 165         .align
 166
 167         .section ".text.init", #alloc, #execinstr
 168
 169 /*
 170  *      __v6_setup
 171  *
 172  *      Initialise TLB, Caches, and MMU state ready to switch the MMU
 173  *      on.  Return in r0 the new CP15 C1 control register setting.
 174  *
 175  *      We automatically detect if we have a Harvard cache, and use the
 176  *      Harvard cache control instructions insead of the unified cache
 177  *      control instructions.
 178  *
 179  *      This should be able to cover all ARMv6 cores.
 180  *
 181  *      It is assumed that:
 182  *      - cache type register is implemented
 183  */
 184 __v6_setup:
 185 #ifdef CONFIG_SMP
 186         /* Set up the SCU on core 0 only */
 187         mrc     p15, 0, r0, c0, c0, 5           @ CPU core number
 188         ands    r0, r0, #15
 189         ldreq   r0, =SCU_BASE
 190         ldreq   r5, [r0, #SCU_CTRL]
 191         orreq   r5, r5, #1
 192         streq   r5, [r0, #SCU_CTRL]
 193
 194 #ifndef CONFIG_CPU_DCACHE_DISABLE
 195         mrc     p15, 0, r0, c1, c0, 1           @ Enable SMP/nAMP mode
 196         orr     r0, r0, #0x20
 197         mcr     p15, 0, r0, c1, c0, 1
 198 #endif
 199 #endif
 200
 201         mov     r0, #0
 202         mcr     p15, 0, r0, c7, c14, 0          @ clean+invalidate D cache
 203         mcr     p15, 0, r0, c7, c5, 0           @ invalidate I cache
 204         mcr     p15, 0, r0, c7, c15, 0          @ clean+invalidate cache
 205         mcr     p15, 0, r0, c7, c10, 4          @ drain write buffer
 206 #ifdef CONFIG_MMU
 207         mcr     p15, 0, r0, c8, c7, 0           @ invalidate I + D TLBs
 208         mcr     p15, 0, r0, c2, c0, 2           @ TTB control register
 209 #ifdef CONFIG_SMP
 210         orr     r4, r4, #TTB_RGN_WBWA|TTB_S     @ mark PTWs shared, outer cacheable
 211 #endif
 212         mcr     p15, 0, r4, c2, c0, 1           @ load TTB1
 213 #endif /* CONFIG_MMU */
 214         adr     r5, v6_crval
 215         ldmia   r5, {r5, r6}
 216         mrc     p15, 0, r0, c1, c0, 0           @ read control register
 217         bic     r0, r0, r5                      @ clear bits them
 218         orr     r0, r0, r6                      @ set them
 219         mov     pc, lr                          @ return to head.S:__ret
 220
 221         /*
 222          *         V X F   I D LR
 223          * .... ...E PUI. .T.T 4RVI ZFRS BLDP WCAM
 224          * rrrr rrrx xxx0 0101 xxxx xxxx x111 xxxx < forced
 225          *         0 110       0011 1.00 .111 1101 < we want
 226          */
 227         .type   v6_crval, #object
 228 v6_crval:
 229         crval   clear=0x01e0fb7f, mmuset=0x00c0387d, ucset=0x00c0187c
 230
 231         .type   v6_processor_functions, #object
 232 ENTRY(v6_processor_functions)
 233         .word   v6_early_abort
 234         .word   cpu_v6_proc_init
 235         .word   cpu_v6_proc_fin
 236         .word   cpu_v6_reset
 237         .word   cpu_v6_do_idle
 238         .word   cpu_v6_dcache_clean_area
 239         .word   cpu_v6_switch_mm
 240         .word   cpu_v6_set_pte_ext
 241         .size   v6_processor_functions, . - v6_processor_functions
 242
 243         .type   cpu_arch_name, #object
 244 cpu_arch_name:
 245         .asciz  "armv6"
 246         .size   cpu_arch_name, . - cpu_arch_name
 247
 248         .type   cpu_elf_name, #object
 249 cpu_elf_name:
 250         .asciz  "v6"
 251         .size   cpu_elf_name, . - cpu_elf_name
 252         .align
 253
 254         .section ".proc.info.init", #alloc, #execinstr
 255
 256         /*
 257          * Match any ARMv6 processor core.
 258          */
 259         .type   __v6_proc_info, #object
 260 __v6_proc_info:
 261         .long   0x0007b000
 262         .long   0x0007f000
 263         .long   PMD_TYPE_SECT | \
 264                 PMD_SECT_BUFFERABLE | \
 265                 PMD_SECT_CACHEABLE | \
 266                 PMD_SECT_AP_WRITE | \
 267                 PMD_SECT_AP_READ
 268         .long   PMD_TYPE_SECT | \
 269                 PMD_SECT_XN | \
 270                 PMD_SECT_AP_WRITE | \
 271                 PMD_SECT_AP_READ
 272         b       __v6_setup
 273         .long   cpu_arch_name
 274         .long   cpu_elf_name
 275         .long   HWCAP_SWP|HWCAP_HALF|HWCAP_THUMB|HWCAP_FAST_MULT|HWCAP_EDSP|HWCAP_JAVA
 276         .long   cpu_v6_name
 277         .long   v6_processor_functions
 278         .long   v6wbi_tlb_fns
 279         .long   v6_user_fns
 280         .long   v6_cache_fns
 281         .size   __v6_proc_info, . - __v6_proc_info