arch/arm/mm/Kconfig

   1 comment "Processor Type"
   2
   3 config CPU_32
   4         bool
   5         default y
   6
   7 # Select CPU types depending on the architecture selected.  This selects
   8 # which CPUs we support in the kernel image, and the compiler instruction
   9 # optimiser behaviour.
  10
  11 # ARM610
  12 config CPU_ARM610
  13         bool "Support ARM610 processor" if ARCH_RPC
  14         select CPU_32v3
  15         select CPU_CACHE_V3
  16         select CPU_CACHE_VIVT
  17         select CPU_CP15_MMU
  18         select CPU_COPY_V3 if MMU
  19         select CPU_TLB_V3 if MMU
  20         select CPU_PABRT_NOIFAR
  21         help
  22           The ARM610 is the successor to the ARM3 processor
  23           and was produced by VLSI Technology Inc.
  24
  25           Say Y if you want support for the ARM610 processor.
  26           Otherwise, say N.
  27
  28 # ARM7TDMI
  29 config CPU_ARM7TDMI
  30         bool "Support ARM7TDMI processor"
  31         depends on !MMU
  32         select CPU_32v4T
  33         select CPU_ABRT_LV4T
  34         select CPU_PABRT_NOIFAR
  35         select CPU_CACHE_V4
  36         help
  37           A 32-bit RISC microprocessor based on the ARM7 processor core
  38           which has no memory control unit and cache.
  39
  40           Say Y if you want support for the ARM7TDMI processor.
  41           Otherwise, say N.
  42
  43 # ARM710
  44 config CPU_ARM710
  45         bool "Support ARM710 processor" if ARCH_RPC
  46         select CPU_32v3
  47         select CPU_CACHE_V3
  48         select CPU_CACHE_VIVT
  49         select CPU_CP15_MMU
  50         select CPU_COPY_V3 if MMU
  51         select CPU_TLB_V3 if MMU
  52         select CPU_PABRT_NOIFAR
  53         help
  54           A 32-bit RISC microprocessor based on the ARM7 processor core
  55           designed by Advanced RISC Machines Ltd. The ARM710 is the
  56           successor to the ARM610 processor. It was released in
  57           July 1994 by VLSI Technology Inc.
  58
  59           Say Y if you want support for the ARM710 processor.
  60           Otherwise, say N.
  61
  62 # ARM720T
  63 config CPU_ARM720T
  64         bool "Support ARM720T processor" if ARCH_INTEGRATOR
  65         select CPU_32v4T
  66         select CPU_ABRT_LV4T
  67         select CPU_PABRT_NOIFAR
  68         select CPU_CACHE_V4
  69         select CPU_CACHE_VIVT
  70         select CPU_CP15_MMU
  71         select CPU_COPY_V4WT if MMU
  72         select CPU_TLB_V4WT if MMU
  73         help
  74           A 32-bit RISC processor with 8kByte Cache, Write Buffer and
  75           MMU built around an ARM7TDMI core.
  76
  77           Say Y if you want support for the ARM720T processor.
  78           Otherwise, say N.
  79
  80 # ARM740T
  81 config CPU_ARM740T
  82         bool "Support ARM740T processor" if ARCH_INTEGRATOR
  83         depends on !MMU
  84         select CPU_32v4T
  85         select CPU_ABRT_LV4T
  86         select CPU_PABRT_NOIFAR
  87         select CPU_CACHE_V3     # although the core is v4t
  88         select CPU_CP15_MPU
  89         help
  90           A 32-bit RISC processor with 8KB cache or 4KB variants,
  91           write buffer and MPU(Protection Unit) built around
  92           an ARM7TDMI core.
  93
  94           Say Y if you want support for the ARM740T processor.
  95           Otherwise, say N.
  96
  97 # ARM9TDMI
  98 config CPU_ARM9TDMI
  99         bool "Support ARM9TDMI processor"
 100         depends on !MMU
 101         select CPU_32v4T
 102         select CPU_ABRT_NOMMU
 103         select CPU_PABRT_NOIFAR
 104         select CPU_CACHE_V4
 105         help
 106           A 32-bit RISC microprocessor based on the ARM9 processor core
 107           which has no memory control unit and cache.
 108
 109           Say Y if you want support for the ARM9TDMI processor.
 110           Otherwise, say N.
 111
 112 # ARM920T
 113 config CPU_ARM920T
 114         bool "Support ARM920T processor" if ARCH_INTEGRATOR
 115         select CPU_32v4T
 116         select CPU_ABRT_EV4T
 117         select CPU_PABRT_NOIFAR
 118         select CPU_CACHE_V4WT
 119         select CPU_CACHE_VIVT
 120         select CPU_CP15_MMU
 121         select CPU_COPY_V4WB if MMU
 122         select CPU_TLB_V4WBI if MMU
 123         help
 124           The ARM920T is licensed to be produced by numerous vendors,
 125           and is used in the Maverick EP9312 and the Samsung S3C2410.
 126
 127           More information on the Maverick EP9312 at
 128           <http://linuxdevices.com/products/PD2382866068.html>.
 129
 130           Say Y if you want support for the ARM920T processor.
 131           Otherwise, say N.
 132
 133 # ARM922T
 134 config CPU_ARM922T
 135         bool "Support ARM922T processor" if ARCH_INTEGRATOR
 136         select CPU_32v4T
 137         select CPU_ABRT_EV4T
 138         select CPU_PABRT_NOIFAR
 139         select CPU_CACHE_V4WT
 140         select CPU_CACHE_VIVT
 141         select CPU_CP15_MMU
 142         select CPU_COPY_V4WB if MMU
 143         select CPU_TLB_V4WBI if MMU
 144         help
 145           The ARM922T is a version of the ARM920T, but with smaller
 146           instruction and data caches. It is used in Altera's
 147           Excalibur XA device family and Micrel's KS8695 Centaur.
 148
 149           Say Y if you want support for the ARM922T processor.
 150           Otherwise, say N.
 151
 152 # ARM925T
 153 config CPU_ARM925T
 154         bool "Support ARM925T processor" if ARCH_OMAP1
 155         select CPU_32v4T
 156         select CPU_ABRT_EV4T
 157         select CPU_PABRT_NOIFAR
 158         select CPU_CACHE_V4WT
 159         select CPU_CACHE_VIVT
 160         select CPU_CP15_MMU
 161         select CPU_COPY_V4WB if MMU
 162         select CPU_TLB_V4WBI if MMU
 163         help
 164           The ARM925T is a mix between the ARM920T and ARM926T, but with
 165           different instruction and data caches. It is used in TI's OMAP
 166           device family.
 167
 168           Say Y if you want support for the ARM925T processor.
 169           Otherwise, say N.
 170
 171 # ARM926T
 172 config CPU_ARM926T
 173         bool "Support ARM926T processor" if ARCH_INTEGRATOR || MACH_REALVIEW_EB
 174         select CPU_32v5
 175         select CPU_ABRT_EV5TJ
 176         select CPU_PABRT_NOIFAR
 177         select CPU_CACHE_VIVT
 178         select CPU_CP15_MMU
 179         select CPU_COPY_V4WB if MMU
 180         select CPU_TLB_V4WBI if MMU
 181         help
 182           This is a variant of the ARM920.  It has slightly different
 183           instruction sequences for cache and TLB operations.  Curiously,
 184           there is no documentation on it at the ARM corporate website.
 185
 186           Say Y if you want support for the ARM926T processor.
 187           Otherwise, say N.
 188
 189 # FA526
 190 config CPU_FA526
 191         bool
 192         select CPU_32v4
 193         select CPU_ABRT_EV4
 194         select CPU_PABRT_NOIFAR
 195         select CPU_CACHE_VIVT
 196         select CPU_CP15_MMU
 197         select CPU_CACHE_FA
 198         select CPU_COPY_FA if MMU
 199         select CPU_TLB_FA if MMU
 200         help
 201           The FA526 is a version of the ARMv4 compatible processor with
 202           Branch Target Buffer, Unified TLB and cache line size 16.
 203
 204           Say Y if you want support for the FA526 processor.
 205           Otherwise, say N.
 206
 207 # ARM940T
 208 config CPU_ARM940T
 209         bool "Support ARM940T processor" if ARCH_INTEGRATOR
 210         depends on !MMU
 211         select CPU_32v4T
 212         select CPU_ABRT_NOMMU
 213         select CPU_PABRT_NOIFAR
 214         select CPU_CACHE_VIVT
 215         select CPU_CP15_MPU
 216         help
 217           ARM940T is a member of the ARM9TDMI family of general-
 218           purpose microprocessors with MPU and separate 4KB
 219           instruction and 4KB data cases, each with a 4-word line
 220           length.
 221
 222           Say Y if you want support for the ARM940T processor.
 223           Otherwise, say N.
 224
 225 # ARM946E-S
 226 config CPU_ARM946E
 227         bool "Support ARM946E-S processor" if ARCH_INTEGRATOR
 228         depends on !MMU
 229         select CPU_32v5
 230         select CPU_ABRT_NOMMU
 231         select CPU_PABRT_NOIFAR
 232         select CPU_CACHE_VIVT
 233         select CPU_CP15_MPU
 234         help
 235           ARM946E-S is a member of the ARM9E-S family of high-
 236           performance, 32-bit system-on-chip processor solutions.
 237           The TCM and ARMv5TE 32-bit instruction set is supported.
 238
 239           Say Y if you want support for the ARM946E-S processor.
 240           Otherwise, say N.
 241
 242 # ARM1020 - needs validating
 243 config CPU_ARM1020
 244         bool "Support ARM1020T (rev 0) processor" if ARCH_INTEGRATOR
 245         select CPU_32v5
 246         select CPU_ABRT_EV4T
 247         select CPU_PABRT_NOIFAR
 248         select CPU_CACHE_V4WT
 249         select CPU_CACHE_VIVT
 250         select CPU_CP15_MMU
 251         select CPU_COPY_V4WB if MMU
 252         select CPU_TLB_V4WBI if MMU
 253         help
 254           The ARM1020 is the 32K cached version of the ARM10 processor,
 255           with an addition of a floating-point unit.
 256
 257           Say Y if you want support for the ARM1020 processor.
 258           Otherwise, say N.
 259
 260 # ARM1020E - needs validating
 261 config CPU_ARM1020E
 262         bool "Support ARM1020E processor" if ARCH_INTEGRATOR
 263         select CPU_32v5
 264         select CPU_ABRT_EV4T
 265         select CPU_PABRT_NOIFAR
 266         select CPU_CACHE_V4WT
 267         select CPU_CACHE_VIVT
 268         select CPU_CP15_MMU
 269         select CPU_COPY_V4WB if MMU
 270         select CPU_TLB_V4WBI if MMU
 271         depends on n
 272
 273 # ARM1022E
 274 config CPU_ARM1022
 275         bool "Support ARM1022E processor" if ARCH_INTEGRATOR
 276         select CPU_32v5
 277         select CPU_ABRT_EV4T
 278         select CPU_PABRT_NOIFAR
 279         select CPU_CACHE_VIVT
 280         select CPU_CP15_MMU
 281         select CPU_COPY_V4WB if MMU # can probably do better
 282         select CPU_TLB_V4WBI if MMU
 283         help
 284           The ARM1022E is an implementation of the ARMv5TE architecture
 285           based upon the ARM10 integer core with a 16KiB L1 Harvard cache,
 286           embedded trace macrocell, and a floating-point unit.
 287
 288           Say Y if you want support for the ARM1022E processor.
 289           Otherwise, say N.
 290
 291 # ARM1026EJ-S
 292 config CPU_ARM1026
 293         bool "Support ARM1026EJ-S processor" if ARCH_INTEGRATOR
 294         select CPU_32v5
 295         select CPU_ABRT_EV5T # But need Jazelle, but EV5TJ ignores bit 10
 296         select CPU_PABRT_NOIFAR
 297         select CPU_CACHE_VIVT
 298         select CPU_CP15_MMU
 299         select CPU_COPY_V4WB if MMU # can probably do better
 300         select CPU_TLB_V4WBI if MMU
 301         help
 302           The ARM1026EJ-S is an implementation of the ARMv5TEJ architecture
 303           based upon the ARM10 integer core.
 304
 305           Say Y if you want support for the ARM1026EJ-S processor.
 306           Otherwise, say N.
 307
 308 # SA110
 309 config CPU_SA110
 310         bool "Support StrongARM(R) SA-110 processor" if ARCH_RPC
 311         select CPU_32v3 if ARCH_RPC
 312         select CPU_32v4 if !ARCH_RPC
 313         select CPU_ABRT_EV4
 314         select CPU_PABRT_NOIFAR
 315         select CPU_CACHE_V4WB
 316         select CPU_CACHE_VIVT
 317         select CPU_CP15_MMU
 318         select CPU_COPY_V4WB if MMU
 319         select CPU_TLB_V4WB if MMU
 320         help
 321           The Intel StrongARM(R) SA-110 is a 32-bit microprocessor and
 322           is available at five speeds ranging from 100 MHz to 233 MHz.
 323           More information is available at
 324           <http://developer.intel.com/design/strong/sa110.htm>.
 325
 326           Say Y if you want support for the SA-110 processor.
 327           Otherwise, say N.
 328
 329 # SA1100
 330 config CPU_SA1100
 331         bool
 332         select CPU_32v4
 333         select CPU_ABRT_EV4
 334         select CPU_PABRT_NOIFAR
 335         select CPU_CACHE_V4WB
 336         select CPU_CACHE_VIVT
 337         select CPU_CP15_MMU
 338         select CPU_TLB_V4WB if MMU
 339
 340 # XScale
 341 config CPU_XSCALE
 342         bool
 343         select CPU_32v5
 344         select CPU_ABRT_EV5T
 345         select CPU_PABRT_NOIFAR
 346         select CPU_CACHE_VIVT
 347         select CPU_CP15_MMU
 348         select CPU_TLB_V4WBI if MMU
 349
 350 # XScale Core Version 3
 351 config CPU_XSC3
 352         bool
 353         select CPU_32v5
 354         select CPU_ABRT_EV5T
 355         select CPU_PABRT_NOIFAR
 356         select CPU_CACHE_VIVT
 357         select CPU_CP15_MMU
 358         select CPU_TLB_V4WBI if MMU
 359         select IO_36
 360
 361 # Feroceon
 362 config CPU_FEROCEON
 363         bool
 364         select CPU_32v5
 365         select CPU_ABRT_EV5T
 366         select CPU_PABRT_NOIFAR
 367         select CPU_CACHE_VIVT
 368         select CPU_CP15_MMU
 369         select CPU_COPY_FEROCEON if MMU
 370         select CPU_TLB_FEROCEON if MMU
 371
 372 config CPU_FEROCEON_OLD_ID
 373         bool "Accept early Feroceon cores with an ARM926 ID"
 374         depends on CPU_FEROCEON && !CPU_ARM926T
 375         default y
 376         help
 377           This enables the usage of some old Feroceon cores
 378           for which the CPU ID is equal to the ARM926 ID.
 379           Relevant for Feroceon-1850 and early Feroceon-2850.
 380
 381 # ARMv6
 382 config CPU_V6
 383         bool "Support ARM V6 processor" if ARCH_INTEGRATOR || MACH_REALVIEW_EB
 384         select CPU_32v6
 385         select CPU_ABRT_EV6
 386         select CPU_PABRT_NOIFAR
 387         select CPU_CACHE_V6
 388         select CPU_CACHE_VIPT
 389         select CPU_CP15_MMU
 390         select CPU_HAS_ASID if MMU
 391         select CPU_COPY_V6 if MMU
 392         select CPU_TLB_V6 if MMU
 393
 394 # ARMv6k
 395 config CPU_32v6K
 396         bool "Support ARM V6K processor extensions" if !SMP
 397         depends on CPU_V6
 398         default y if SMP && !ARCH_MX3
 399         help
 400           Say Y here if your ARMv6 processor supports the 'K' extension.
 401           This enables the kernel to use some instructions not present
 402           on previous processors, and as such a kernel build with this
 403           enabled will not boot on processors with do not support these
 404           instructions.
 405
 406 # ARMv7
 407 config CPU_V7
 408         bool "Support ARM V7 processor" if ARCH_INTEGRATOR || MACH_REALVIEW_EB
 409         select CPU_32v6K
 410         select CPU_32v7
 411         select CPU_ABRT_EV7
 412         select CPU_PABRT_IFAR
 413         select CPU_CACHE_V7
 414         select CPU_CACHE_VIPT
 415         select CPU_CP15_MMU
 416         select CPU_HAS_ASID if MMU
 417         select CPU_COPY_V6 if MMU
 418         select CPU_TLB_V7 if MMU
 419
 420 # Figure out what processor architecture version we should be using.
 421 # This defines the compiler instruction set which depends on the machine type.
 422 config CPU_32v3
 423         bool
 424         select TLS_REG_EMUL if SMP || !MMU
 425         select NEEDS_SYSCALL_FOR_CMPXCHG if SMP
 426
 427 config CPU_32v4
 428         bool
 429         select TLS_REG_EMUL if SMP || !MMU
 430         select NEEDS_SYSCALL_FOR_CMPXCHG if SMP
 431
 432 config CPU_32v4T
 433         bool
 434         select TLS_REG_EMUL if SMP || !MMU
 435         select NEEDS_SYSCALL_FOR_CMPXCHG if SMP
 436
 437 config CPU_32v5
 438         bool
 439         select TLS_REG_EMUL if SMP || !MMU
 440         select NEEDS_SYSCALL_FOR_CMPXCHG if SMP
 441
 442 config CPU_32v6
 443         bool
 444         select TLS_REG_EMUL if !CPU_32v6K && !MMU
 445
 446 config CPU_32v7
 447         bool
 448
 449 # The abort model
 450 config CPU_ABRT_NOMMU
 451         bool
 452
 453 config CPU_ABRT_EV4
 454         bool
 455
 456 config CPU_ABRT_EV4T
 457         bool
 458
 459 config CPU_ABRT_LV4T
 460         bool
 461
 462 config CPU_ABRT_EV5T
 463         bool
 464
 465 config CPU_ABRT_EV5TJ
 466         bool
 467
 468 config CPU_ABRT_EV6
 469         bool
 470
 471 config CPU_ABRT_EV7
 472         bool
 473
 474 config CPU_PABRT_IFAR
 475         bool
 476
 477 config CPU_PABRT_NOIFAR
 478         bool
 479
 480 # The cache model
 481 config CPU_CACHE_V3
 482         bool
 483
 484 config CPU_CACHE_V4
 485         bool
 486
 487 config CPU_CACHE_V4WT
 488         bool
 489
 490 config CPU_CACHE_V4WB
 491         bool
 492
 493 config CPU_CACHE_V6
 494         bool
 495
 496 config CPU_CACHE_V7
 497         bool
 498
 499 config CPU_CACHE_VIVT
 500         bool
 501
 502 config CPU_CACHE_VIPT
 503         bool
 504
 505 config CPU_CACHE_FA
 506         bool
 507
 508 if MMU
 509 # The copy-page model
 510 config CPU_COPY_V3
 511         bool
 512
 513 config CPU_COPY_V4WT
 514         bool
 515
 516 config CPU_COPY_V4WB
 517         bool
 518
 519 config CPU_COPY_FEROCEON
 520         bool
 521
 522 config CPU_COPY_FA
 523         bool
 524
 525 config CPU_COPY_V6
 526         bool
 527
 528 # This selects the TLB model
 529 config CPU_TLB_V3
 530         bool
 531         help
 532           ARM Architecture Version 3 TLB.
 533
 534 config CPU_TLB_V4WT
 535         bool
 536         help
 537           ARM Architecture Version 4 TLB with writethrough cache.
 538
 539 config CPU_TLB_V4WB
 540         bool
 541         help
 542           ARM Architecture Version 4 TLB with writeback cache.
 543
 544 config CPU_TLB_V4WBI
 545         bool
 546         help
 547           ARM Architecture Version 4 TLB with writeback cache and invalidate
 548           instruction cache entry.
 549
 550 config CPU_TLB_FEROCEON
 551         bool
 552         help
 553           Feroceon TLB (v4wbi with non-outer-cachable page table walks).
 554
 555 config CPU_TLB_FA
 556         bool
 557         help
 558           Faraday ARM FA526 architecture, unified TLB with writeback cache
 559           and invalidate instruction cache entry. Branch target buffer is
 560           also supported.
 561
 562 config CPU_TLB_V6
 563         bool
 564
 565 config CPU_TLB_V7
 566         bool
 567
 568 endif
 569
 570 config CPU_HAS_ASID
 571         bool
 572         help
 573           This indicates whether the CPU has the ASID register; used to
 574           tag TLB and possibly cache entries.
 575
 576 config CPU_CP15
 577         bool
 578         help
 579           Processor has the CP15 register.
 580
 581 config CPU_CP15_MMU
 582         bool
 583         select CPU_CP15
 584         help
 585           Processor has the CP15 register, which has MMU related registers.
 586
 587 config CPU_CP15_MPU
 588         bool
 589         select CPU_CP15
 590         help
 591           Processor has the CP15 register, which has MPU related registers.
 592
 593 #
 594 # CPU supports 36-bit I/O
 595 #
 596 config IO_36
 597         bool
 598
 599 comment "Processor Features"
 600
 601 config ARM_THUMB
 602         bool "Support Thumb user binaries"
 603         depends on CPU_ARM720T || CPU_ARM740T || CPU_ARM920T || CPU_ARM922T || CPU_ARM925T || CPU_ARM926T || CPU_ARM940T || CPU_ARM946E || CPU_ARM1020 || CPU_ARM1020E || CPU_ARM1022 || CPU_ARM1026 || CPU_XSCALE || CPU_XSC3 || CPU_V6 || CPU_V7 || CPU_FEROCEON
 604         default y
 605         help
 606           Say Y if you want to include kernel support for running user space
 607           Thumb binaries.
 608
 609           The Thumb instruction set is a compressed form of the standard ARM
 610           instruction set resulting in smaller binaries at the expense of
 611           slightly less efficient code.
 612
 613           If you don't know what this all is, saying Y is a safe choice.
 614
 615 config ARM_THUMBEE
 616         bool "Enable ThumbEE CPU extension"
 617         depends on CPU_V7
 618         help
 619           Say Y here if you have a CPU with the ThumbEE extension and code to
 620           make use of it. Say N for code that can run on CPUs without ThumbEE.
 621
 622 config CPU_BIG_ENDIAN
 623         bool "Build big-endian kernel"
 624         depends on ARCH_SUPPORTS_BIG_ENDIAN
 625         help
 626           Say Y if you plan on running a kernel in big-endian mode.
 627           Note that your board must be properly built and your board
 628           port must properly enable any big-endian related features
 629           of your chipset/board/processor.
 630
 631 config CPU_HIGH_VECTOR
 632         depends on !MMU && CPU_CP15 && !CPU_ARM740T
 633         bool "Select the High exception vector"
 634         default n
 635         help
 636           Say Y here to select high exception vector(0xFFFF0000~).
 637           The exception vector can be vary depending on the platform
 638           design in nommu mode. If your platform needs to select
 639           high exception vector, say Y.
 640           Otherwise or if you are unsure, say N, and the low exception
 641           vector (0x00000000~) will be used.
 642
 643 config CPU_ICACHE_DISABLE
 644         bool "Disable I-Cache (I-bit)"
 645         depends on CPU_CP15 && !(CPU_ARM610 || CPU_ARM710 || CPU_ARM720T || CPU_ARM740T || CPU_XSCALE || CPU_XSC3)
 646         help
 647           Say Y here to disable the processor instruction cache. Unless
 648           you have a reason not to or are unsure, say N.
 649
 650 config CPU_DCACHE_DISABLE
 651         bool "Disable D-Cache (C-bit)"
 652         depends on CPU_CP15
 653         help
 654           Say Y here to disable the processor data cache. Unless
 655           you have a reason not to or are unsure, say N.
 656
 657 config CPU_DCACHE_SIZE
 658         hex
 659         depends on CPU_ARM740T || CPU_ARM946E
 660         default 0x00001000 if CPU_ARM740T
 661         default 0x00002000 # default size for ARM946E-S
 662         help
 663           Some cores are synthesizable to have various sized cache. For
 664           ARM946E-S case, it can vary from 0KB to 1MB.
 665           To support such cache operations, it is efficient to know the size
 666           before compile time.
 667           If your SoC is configured to have a different size, define the value
 668           here with proper conditions.
 669
 670 config CPU_DCACHE_WRITETHROUGH
 671         bool "Force write through D-cache"
 672         depends on (CPU_ARM740T || CPU_ARM920T || CPU_ARM922T || CPU_ARM925T || CPU_ARM926T || CPU_ARM940T || CPU_ARM946E || CPU_ARM1020 || CPU_FA526) && !CPU_DCACHE_DISABLE
 673         default y if CPU_ARM925T
 674         help
 675           Say Y here to use the data cache in writethrough mode. Unless you
 676           specifically require this or are unsure, say N.
 677
 678 config CPU_CACHE_ROUND_ROBIN
 679         bool "Round robin I and D cache replacement algorithm"
 680         depends on (CPU_ARM926T || CPU_ARM946E || CPU_ARM1020) && (!CPU_ICACHE_DISABLE || !CPU_DCACHE_DISABLE)
 681         help
 682           Say Y here to use the predictable round-robin cache replacement
 683           policy.  Unless you specifically require this or are unsure, say N.
 684
 685 config CPU_BPREDICT_DISABLE
 686         bool "Disable branch prediction"
 687         depends on CPU_ARM1020 || CPU_V6 || CPU_XSC3 || CPU_V7 || CPU_FA526
 688         help
 689           Say Y here to disable branch prediction.  If unsure, say N.
 690
 691 config TLS_REG_EMUL
 692         bool
 693         help
 694           An SMP system using a pre-ARMv6 processor (there are apparently
 695           a few prototypes like that in existence) and therefore access to
 696           that required register must be emulated.
 697
 698 config HAS_TLS_REG
 699         bool
 700         depends on !TLS_REG_EMUL
 701         default y if SMP || CPU_32v7
 702         help
 703           This selects support for the CP15 thread register.
 704           It is defined to be available on some ARMv6 processors (including
 705           all SMP capable ARMv6's) or later processors.  User space may
 706           assume directly accessing that register and always obtain the
 707           expected value only on ARMv7 and above.
 708
 709 config NEEDS_SYSCALL_FOR_CMPXCHG
 710         bool
 711         help
 712           SMP on a pre-ARMv6 processor?  Well OK then.
 713           Forget about fast user space cmpxchg support.
 714           It is just not possible.
 715
 716 config OUTER_CACHE
 717         bool
 718         default n
 719
 720 config CACHE_FEROCEON_L2
 721         bool "Enable the Feroceon L2 cache controller"
 722         depends on ARCH_KIRKWOOD || ARCH_MV78XX0
 723         default y
 724         select OUTER_CACHE
 725         help
 726           This option enables the Feroceon L2 cache controller.
 727
 728 config CACHE_FEROCEON_L2_WRITETHROUGH
 729         bool "Force Feroceon L2 cache write through"
 730         depends on CACHE_FEROCEON_L2
 731         default n
 732         help
 733           Say Y here to use the Feroceon L2 cache in writethrough mode.
 734           Unless you specifically require this, say N for writeback mode.
 735
 736 config CACHE_L2X0
 737         bool "Enable the L2x0 outer cache controller"
 738         depends on REALVIEW_EB_ARM11MP || MACH_REALVIEW_PB11MP || MACH_REALVIEW_PB1176 || REALVIEW_EB_A9MP
 739         default y
 740         select OUTER_CACHE
 741         help
 742           This option enables the L2x0 PrimeCell.
 743
 744 config CACHE_XSC3L2
 745         bool "Enable the L2 cache on XScale3"
 746         depends on CPU_XSC3
 747         default y
 748         select OUTER_CACHE
 749         help
 750           This option enables the L2 cache on XScale3.