arch/arm/mach-omap2/memory.c

   1 /*
   2  * linux/arch/arm/mach-omap2/memory.c
   3  *
   4  * Memory timing related functions for OMAP24XX
   5  *
   6  * Copyright (C) 2005 Texas Instruments Inc.
   7  * Richard Woodruff <r-woodruff2@ti.com>
   8  *
   9  * Copyright (C) 2005 Nokia Corporation
  10  * Tony Lindgren <tony@atomide.com>
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License version 2 as
  14  * published by the Free Software Foundation.
  15  */
  16
  17 #include <linux/module.h>
  18 #include <linux/kernel.h>
  19 #include <linux/device.h>
  20 #include <linux/list.h>
  21 #include <linux/errno.h>
  22 #include <linux/delay.h>
  23 #include <linux/clk.h>
  24
  25 #include <asm/io.h>
  26
  27 #include <asm/arch/clock.h>
  28 #include <asm/arch/sram.h>
  29
  30 #include "prm.h"
  31
  32 #include "memory.h"
  33 #include "sdrc.h"
  34
  35 #define SMS_SYSCONFIG                   (OMAP2_SMS_BASE + 0x010)
  36
  37 static struct memory_timings mem_timings;
  38 static u32 curr_perf_level = CORE_CLK_SRC_DPLL_X2;
  39
  40 u32 omap2_memory_get_slow_dll_ctrl(void)
  41 {
  42         return mem_timings.slow_dll_ctrl;
  43 }
  44
  45 u32 omap2_memory_get_fast_dll_ctrl(void)
  46 {
  47         return mem_timings.fast_dll_ctrl;
  48 }
  49
  50 u32 omap2_memory_get_type(void)
  51 {
  52         return mem_timings.m_type;
  53 }
  54
  55 /*
  56  * Check the DLL lock state, and return tue if running in unlock mode.
  57  * This is needed to compensate for the shifted DLL value in unlock mode.
  58  */
  59 u32 omap2_dll_force_needed(void)
  60 {
  61         /* dlla and dllb are a set */
  62         u32 dll_state = sdrc_read_reg(SDRC_DLLA_CTRL);
  63
  64         if ((dll_state & (1 << 2)) == (1 << 2))
  65                 return 1;
  66         else
  67                 return 0;
  68 }
  69
  70 /*
  71  * 'level' is the value to store to CM_CLKSEL2_PLL.CORE_CLK_SRC.
  72  * Practical values are CORE_CLK_SRC_DPLL (for CORE_CLK = DPLL_CLK) or
  73  * CORE_CLK_SRC_DPLL_X2 (for CORE_CLK = * DPLL_CLK * 2)
  74  */
  75 u32 omap2_reprogram_sdrc(u32 level, u32 force)
  76 {
  77         u32 dll_ctrl, m_type;
  78         u32 prev = curr_perf_level;
  79         unsigned long flags;
  80
  81         if ((curr_perf_level == level) && !force)
  82                 return prev;
  83
  84         if (level == CORE_CLK_SRC_DPLL) {
  85                 dll_ctrl = omap2_memory_get_slow_dll_ctrl();
  86         } else if (level == CORE_CLK_SRC_DPLL_X2) {
  87                 dll_ctrl = omap2_memory_get_fast_dll_ctrl();
  88         } else {
  89                 return prev;
  90         }
  91
  92         m_type = omap2_memory_get_type();
  93
  94         local_irq_save(flags);
  95         prm_write_reg(0xffff, OMAP24XX_PRCM_VOLTSETUP);
  96         omap2_sram_reprogram_sdrc(level, dll_ctrl, m_type);
  97         curr_perf_level = level;
  98         local_irq_restore(flags);
  99
 100         return prev;
 101 }
 102
 103 void omap2_init_memory_params(u32 force_lock_to_unlock_mode)
 104 {
 105         unsigned long dll_cnt;
 106         u32 fast_dll = 0;
 107
 108         mem_timings.m_type = !((sdrc_read_reg(SDRC_MR_0) & 0x3) == 0x1); /* DDR = 1, SDR = 0 */
 109
 110         /* 2422 es2.05 and beyond has a single SIP DDR instead of 2 like others.
 111          * In the case of 2422, its ok to use CS1 instead of CS0.
 112          */
 113         if (cpu_is_omap2422())
 114                 mem_timings.base_cs = 1;
 115         else
 116                 mem_timings.base_cs = 0;
 117
 118         if (mem_timings.m_type != M_DDR)
 119                 return;
 120
 121         /* With DDR we need to determine the low frequency DLL value */
 122         if (((mem_timings.fast_dll_ctrl & (1 << 2)) == M_LOCK_CTRL))
 123                 mem_timings.dll_mode = M_UNLOCK;
 124         else
 125                 mem_timings.dll_mode = M_LOCK;
 126
 127         if (mem_timings.base_cs == 0) {
 128                 fast_dll = sdrc_read_reg(SDRC_DLLA_CTRL);
 129                 dll_cnt = sdrc_read_reg(SDRC_DLLA_STATUS) & 0xff00;
 130         } else {
 131                 fast_dll = sdrc_read_reg(SDRC_DLLB_CTRL);
 132                 dll_cnt = sdrc_read_reg(SDRC_DLLB_STATUS) & 0xff00;
 133         }
 134         if (force_lock_to_unlock_mode) {
 135                 fast_dll &= ~0xff00;
 136                 fast_dll |= dll_cnt;            /* Current lock mode */
 137         }
 138         /* set fast timings with DLL filter disabled */
 139         mem_timings.fast_dll_ctrl = (fast_dll | (3 << 8));
 140
 141         /* No disruptions, DDR will be offline & C-ABI not followed */
 142         omap2_sram_ddr_init(&mem_timings.slow_dll_ctrl,
 143                             mem_timings.fast_dll_ctrl,
 144                             mem_timings.base_cs,
 145                             force_lock_to_unlock_mode);
 146         mem_timings.slow_dll_ctrl &= 0xff00;    /* Keep lock value */
 147
 148         /* Turn status into unlock ctrl */
 149         mem_timings.slow_dll_ctrl |=
 150                 ((mem_timings.fast_dll_ctrl & 0xF) | (1 << 2));
 151
 152         /* 90 degree phase for anything below 133Mhz + disable DLL filter */
 153         mem_timings.slow_dll_ctrl |= ((1 << 1) | (3 << 8));
 154 }
 155
 156 /* turn on smart idle modes for SDRAM scheduler and controller */
 157 void __init omap2_init_memory(void)
 158 {
 159         u32 l;
 160
 161         l = omap_readl(SMS_SYSCONFIG);
 162         l &= ~(0x3 << 3);
 163         l |= (0x2 << 3);
 164         omap_writel(l, SMS_SYSCONFIG);
 165
 166         l = sdrc_read_reg(SDRC_SYSCONFIG);
 167         l &= ~(0x3 << 3);
 168         l |= (0x2 << 3);
 169         sdrc_write_reg(l, SDRC_SYSCONFIG);
 170
 171 }