arch/arm/mach-omap2/irq.c

   1 /*
   2  * linux/arch/arm/mach-omap2/irq.c
   3  *
   4  * Interrupt handler for OMAP2 boards.
   5  *
   6  * Copyright (C) 2005 Nokia Corporation
   7  * Author: Paul Mundt <paul.mundt@nokia.com>
   8  *
   9  * This file is subject to the terms and conditions of the GNU General Public
  10  * License. See the file "COPYING" in the main directory of this archive
  11  * for more details.
  12  */
  13 #include <linux/kernel.h>
  14 #include <linux/init.h>
  15 #include <linux/interrupt.h>
  16 #include <asm/hardware.h>
  17 #include <asm/mach/irq.h>
  18 #include <linux/irq.h>
  19 #include <linux/io.h>
  20
  21 /* selected INTC register offsets */
  22
  23 #define INTC_REVISION           0x0000
  24 #define INTC_SYSCONFIG          0x0010
  25 #define INTC_SYSSTATUS          0x0014
  26 #define INTC_CONTROL            0x0048
  27 #define INTC_MIR_CLEAR0         0x0088
  28 #define INTC_MIR_SET0           0x008c
  29 #define INTC_PENDING_IRQ0       0x0098
  30
  31 /* Number of IRQ state bits in each MIR register */
  32 #define IRQ_BITS_PER_REG        32
  33
  34 /*
  35  * OMAP2 has a number of different interrupt controllers, each interrupt
  36  * controller is identified as its own "bank". Register definitions are
  37  * fairly consistent for each bank, but not all registers are implemented
  38  * for each bank.. when in doubt, consult the TRM.
  39  */
  40 static struct omap_irq_bank {
  41         unsigned long base_reg;
  42         unsigned int nr_irqs;
  43 } __attribute__ ((aligned(4))) irq_banks[] = {
  44         {
  45                 /* MPU INTC */
  46                 .base_reg       = 0,
  47                 .nr_irqs        = 96,
  48         },
  49 };
  50
  51 /* INTC bank register get/set */
  52
  53 static void intc_bank_write_reg(u32 val, struct omap_irq_bank *bank, u16 reg)
  54 {
  55         pr_debug("intc_write_reg: writing 0x%0x to 0x%0x\n", val,
  56                  (__force u32)(bank->base_reg + reg));
  57
  58         omap_writel(val, bank->base_reg + reg);
  59 }
  60
  61 static u32 intc_bank_read_reg(struct omap_irq_bank *bank, u16 reg)
  62 {
  63         return omap_readl(bank->base_reg + reg);
  64 }
  65
  66 /* XXX: FIQ and additional INTC support (only MPU at the moment) */
  67 static void omap_ack_irq(unsigned int irq)
  68 {
  69         intc_bank_write_reg(0x1, &irq_banks[0], INTC_CONTROL);
  70 }
  71
  72 static void omap_mask_irq(unsigned int irq)
  73 {
  74         int offset = irq & (~(IRQ_BITS_PER_REG - 1));
  75
  76         irq &= (IRQ_BITS_PER_REG - 1);
  77
  78         intc_bank_write_reg(1 << irq, &irq_banks[0], INTC_MIR_SET0 + offset);
  79 }
  80
  81 static void omap_unmask_irq(unsigned int irq)
  82 {
  83         int offset = irq & (~(IRQ_BITS_PER_REG - 1));
  84
  85         irq &= (IRQ_BITS_PER_REG - 1);
  86
  87         intc_bank_write_reg(1 << irq, &irq_banks[0], INTC_MIR_CLEAR0 + offset);
  88 }
  89
  90 static void omap_mask_ack_irq(unsigned int irq)
  91 {
  92         omap_mask_irq(irq);
  93         omap_ack_irq(irq);
  94 }
  95
  96 static struct irq_chip omap_irq_chip = {
  97         .name   = "INTC",
  98         .ack    = omap_mask_ack_irq,
  99         .mask   = omap_mask_irq,
 100         .unmask = omap_unmask_irq,
 101 };
 102
 103 static void __init omap_irq_bank_init_one(struct omap_irq_bank *bank)
 104 {
 105         unsigned long tmp;
 106
 107         tmp = intc_bank_read_reg(bank, INTC_REVISION) & 0xff;
 108         printk(KERN_INFO "IRQ: Found an INTC at 0x%08lx "
 109                          "(revision %ld.%ld) with %d interrupts\n",
 110                          bank->base_reg, tmp >> 4, tmp & 0xf, bank->nr_irqs);
 111
 112         tmp = intc_bank_read_reg(bank, INTC_SYSCONFIG);
 113         tmp |= 1 << 1;  /* soft reset */
 114         intc_bank_write_reg(tmp, bank, INTC_SYSCONFIG);
 115
 116         while (!(intc_bank_read_reg(bank, INTC_SYSSTATUS) & 0x1))
 117                 /* Wait for reset to complete */;
 118
 119         /* Enable autoidle */
 120         intc_bank_write_reg(1 << 0, bank, INTC_SYSCONFIG);
 121 }
 122
 123 int omap_irq_pending(void)
 124 {
 125         int i;
 126
 127         for (i = 0; i < ARRAY_SIZE(irq_banks); i++) {
 128                 struct omap_irq_bank *bank = irq_banks + i;
 129                 int irq;
 130
 131                 for (irq = 0; irq < bank->nr_irqs; irq += IRQ_BITS_PER_REG) {
 132                         int offset = irq & (~(IRQ_BITS_PER_REG - 1));
 133
 134                         if (intc_bank_read_reg(bank, (INTC_PENDING_IRQ0 +
 135                                                       offset)))
 136                                 return 1;
 137                 }
 138         }
 139
 140         return 0;
 141 }
 142
 143 void __init omap_init_irq(void)
 144 {
 145         unsigned long nr_irqs = 0;
 146         unsigned int nr_banks = 0;
 147         int i;
 148
 149         for (i = 0; i < ARRAY_SIZE(irq_banks); i++) {
 150                 struct omap_irq_bank *bank = irq_banks + i;
 151
 152                 if (cpu_is_omap24xx())
 153                         bank->base_reg = OMAP24XX_IC_BASE;
 154                 else if (cpu_is_omap34xx())
 155                         bank->base_reg = OMAP34XX_IC_BASE;
 156
 157                 omap_irq_bank_init_one(bank);
 158
 159                 nr_irqs += bank->nr_irqs;
 160                 nr_banks++;
 161         }
 162
 163         printk(KERN_INFO "Total of %ld interrupts on %d active controller%s\n",
 164                nr_irqs, nr_banks, nr_banks > 1 ? "s" : "");
 165
 166         for (i = 0; i < nr_irqs; i++) {
 167                 set_irq_chip(i, &omap_irq_chip);
 168                 set_irq_handler(i, handle_level_irq);
 169                 set_irq_flags(i, IRQF_VALID);
 170         }
 171 }
 172