arch/arm/mach-omap2/clock34xx.c

   1 /*
   2  * OMAP3-specific clock framework functions
   3  *
   4  * Copyright (C) 2007-2008 Texas Instruments, Inc.
   5  * Copyright (C) 2007-2008 Nokia Corporation
   6  *
   7  * Written by Paul Walmsley
   8  * Testing and integration fixes by Jouni Högander
   9  *
  10  * Parts of this code are based on code written by
  11  * Richard Woodruff, Tony Lindgren, Tuukka Tikkanen, Karthik Dasu
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License version 2 as
  15  * published by the Free Software Foundation.
  16  */
  17 #undef DEBUG
  18
  19 #include <linux/module.h>
  20 #include <linux/kernel.h>
  21 #include <linux/device.h>
  22 #include <linux/list.h>
  23 #include <linux/errno.h>
  24 #include <linux/delay.h>
  25 #include <linux/clk.h>
  26 #include <linux/io.h>
  27 #include <linux/limits.h>
  28
  29 #include <asm/arch/clock.h>
  30 #include <asm/arch/sram.h>
  31 #include <asm/div64.h>
  32 #include <asm/bitops.h>
  33
  34 #include "memory.h"
  35 #include "clock.h"
  36 #include "clock34xx.h"
  37 #include "prm.h"
  38 #include "prm-regbits-34xx.h"
  39 #include "cm.h"
  40 #include "cm-regbits-34xx.h"
  41
  42 /* CM_AUTOIDLE_PLL*.AUTO_* bit values */
  43 #define DPLL_AUTOIDLE_DISABLE                   0x0
  44 #define DPLL_AUTOIDLE_LOW_POWER_STOP            0x1
  45
  46 #define MAX_DPLL_WAIT_TRIES             1000000
  47
  48 /**
  49  * omap3_dpll_recalc - recalculate DPLL rate
  50  * @clk: DPLL struct clk
  51  *
  52  * Recalculate and propagate the DPLL rate.
  53  */
  54 static void omap3_dpll_recalc(struct clk *clk)
  55 {
  56         clk->rate = omap2_get_dpll_rate(clk);
  57
  58         propagate_rate(clk);
  59 }
  60
  61 /* _omap3_dpll_write_clken - write clken_bits arg to a DPLL's enable bits */
  62 static void _omap3_dpll_write_clken(struct clk *clk, u8 clken_bits)
  63 {
  64         const struct dpll_data *dd;
  65         u32 v;
  66
  67         dd = clk->dpll_data;
  68
  69         v = __raw_readl(dd->control_reg);
  70         v &= ~dd->enable_mask;
  71         v |= clken_bits << __ffs(dd->enable_mask);
  72         __raw_writel(v, dd->control_reg);
  73 }
  74
  75 /* _omap3_wait_dpll_status: wait for a DPLL to enter a specific state */
  76 static int _omap3_wait_dpll_status(struct clk *clk, u8 state)
  77 {
  78         const struct dpll_data *dd;
  79         int i = 0;
  80         int ret = -EINVAL;
  81         u32 idlest_mask;
  82
  83         dd = clk->dpll_data;
  84
  85         state <<= dd->idlest_bit;
  86         idlest_mask = 1 << dd->idlest_bit;
  87
  88         while (((__raw_readl(dd->idlest_reg) & idlest_mask) != state) &&
  89                i < MAX_DPLL_WAIT_TRIES) {
  90                 i++;
  91                 udelay(1);
  92         }
  93
  94         if (i == MAX_DPLL_WAIT_TRIES) {
  95                 printk(KERN_ERR "clock: %s failed transition to '%s'\n",
  96                        clk->name, (state) ? "locked" : "bypassed");
  97         } else {
  98                 pr_debug("clock: %s transition to '%s' in %d loops\n",
  99                          clk->name, (state) ? "locked" : "bypassed", i);
 100
 101                 ret = 0;
 102         }
 103
 104         return ret;
 105 }
 106
 107 /* From 3430 TRM ES2 4.7.6.2 */
 108 static u16 _omap3_dpll_compute_freqsel(struct clk *clk, u8 n)
 109 {
 110         unsigned long fint;
 111         u16 f = 0;
 112
 113         fint = clk->parent->rate / (n + 1);
 114
 115         pr_debug("clock: fint is %lu\n", fint);
 116
 117         if (fint >= 750000 && fint <= 1000000)
 118                 f = 0x3;
 119         else if (fint > 1000000 && fint <= 1250000)
 120                 f = 0x4;
 121         else if (fint > 1250000 && fint <= 1500000)
 122                 f = 0x5;
 123         else if (fint > 1500000 && fint <= 1750000)
 124                 f = 0x6;
 125         else if (fint > 1750000 && fint <= 2100000)
 126                 f = 0x7;
 127         else if (fint > 7500000 && fint <= 10000000)
 128                 f = 0xB;
 129         else if (fint > 10000000 && fint <= 12500000)
 130                 f = 0xC;
 131         else if (fint > 12500000 && fint <= 15000000)
 132                 f = 0xD;
 133         else if (fint > 15000000 && fint <= 17500000)
 134                 f = 0xE;
 135         else if (fint > 17500000 && fint <= 21000000)
 136                 f = 0xF;
 137         else
 138                 pr_debug("clock: unknown freqsel setting for %d\n", n);
 139
 140         return f;
 141 }
 142
 143 /* Non-CORE DPLL (e.g., DPLLs that do not control SDRC) clock functions */
 144
 145 /*
 146  * _omap3_noncore_dpll_lock - instruct a DPLL to lock and wait for readiness
 147  * @clk: pointer to a DPLL struct clk
 148  *
 149  * Instructs a non-CORE DPLL to lock.  Waits for the DPLL to report
 150  * readiness before returning.  Will save and restore the DPLL's
 151  * autoidle state across the enable, per the CDP code.  If the DPLL
 152  * locked successfully, return 0; if the DPLL did not lock in the time
 153  * allotted, or DPLL3 was passed in, return -EINVAL.
 154  */
 155 static int _omap3_noncore_dpll_lock(struct clk *clk)
 156 {
 157         u8 ai;
 158         int r;
 159
 160         if (clk == &dpll3_ck)
 161                 return -EINVAL;
 162
 163         pr_debug("clock: locking DPLL %s\n", clk->name);
 164
 165         ai = omap3_dpll_autoidle_read(clk);
 166
 167         _omap3_dpll_write_clken(clk, DPLL_LOCKED);
 168
 169         if (ai) {
 170                 /*
 171                  * If no downstream clocks are enabled, CM_IDLEST bit
 172                  * may never become active, so don't wait for DPLL to lock.
 173                  */
 174                 r = 0;
 175                 omap3_dpll_allow_idle(clk);
 176         } else {
 177                 r = _omap3_wait_dpll_status(clk, 1);
 178                 omap3_dpll_deny_idle(clk);
 179         };
 180
 181         return r;
 182 }
 183
 184 /*
 185  * omap3_noncore_dpll_bypass - instruct a DPLL to bypass and wait for readiness
 186  * @clk: pointer to a DPLL struct clk
 187  *
 188  * Instructs a non-CORE DPLL to enter low-power bypass mode.  In
 189  * bypass mode, the DPLL's rate is set equal to its parent clock's
 190  * rate.  Waits for the DPLL to report readiness before returning.
 191  * Will save and restore the DPLL's autoidle state across the enable,
 192  * per the CDP code.  If the DPLL entered bypass mode successfully,
 193  * return 0; if the DPLL did not enter bypass in the time allotted, or
 194  * DPLL3 was passed in, or the DPLL does not support low-power bypass,
 195  * return -EINVAL.
 196  */
 197 static int _omap3_noncore_dpll_bypass(struct clk *clk)
 198 {
 199         int r;
 200         u8 ai;
 201
 202         if (clk == &dpll3_ck)
 203                 return -EINVAL;
 204
 205         if (!(clk->dpll_data->modes & (1 << DPLL_LOW_POWER_BYPASS)))
 206                 return -EINVAL;
 207
 208         pr_debug("clock: configuring DPLL %s for low-power bypass\n",
 209                  clk->name);
 210
 211         ai = omap3_dpll_autoidle_read(clk);
 212
 213         _omap3_dpll_write_clken(clk, DPLL_LOW_POWER_BYPASS);
 214
 215         r = _omap3_wait_dpll_status(clk, 0);
 216
 217         if (ai)
 218                 omap3_dpll_allow_idle(clk);
 219         else
 220                 omap3_dpll_deny_idle(clk);
 221
 222         return r;
 223 }
 224
 225 /*
 226  * _omap3_noncore_dpll_stop - instruct a DPLL to stop
 227  * @clk: pointer to a DPLL struct clk
 228  *
 229  * Instructs a non-CORE DPLL to enter low-power stop. Will save and
 230  * restore the DPLL's autoidle state across the stop, per the CDP
 231  * code.  If DPLL3 was passed in, or the DPLL does not support
 232  * low-power stop, return -EINVAL; otherwise, return 0.
 233  */
 234 static int _omap3_noncore_dpll_stop(struct clk *clk)
 235 {
 236         u8 ai;
 237
 238         if (clk == &dpll3_ck)
 239                 return -EINVAL;
 240
 241         if (!(clk->dpll_data->modes & (1 << DPLL_LOW_POWER_STOP)))
 242                 return -EINVAL;
 243
 244         pr_debug("clock: stopping DPLL %s\n", clk->name);
 245
 246         ai = omap3_dpll_autoidle_read(clk);
 247
 248         _omap3_dpll_write_clken(clk, DPLL_LOW_POWER_STOP);
 249
 250         if (ai)
 251                 omap3_dpll_allow_idle(clk);
 252         else
 253                 omap3_dpll_deny_idle(clk);
 254
 255         return 0;
 256 }
 257
 258 /**
 259  * omap3_noncore_dpll_enable - instruct a DPLL to enter bypass or lock mode
 260  * @clk: pointer to a DPLL struct clk
 261  *
 262  * Instructs a non-CORE DPLL to enable, e.g., to enter bypass or lock.
 263  * The choice of modes depends on the DPLL's programmed rate: if it is
 264  * the same as the DPLL's parent clock, it will enter bypass;
 265  * otherwise, it will enter lock.  This code will wait for the DPLL to
 266  * indicate readiness before returning, unless the DPLL takes too long
 267  * to enter the target state.  Intended to be used as the struct clk's
 268  * enable function.  If DPLL3 was passed in, or the DPLL does not
 269  * support low-power stop, or if the DPLL took too long to enter
 270  * bypass or lock, return -EINVAL; otherwise, return 0.
 271  */
 272 static int omap3_noncore_dpll_enable(struct clk *clk)
 273 {
 274         int r;
 275
 276         if (clk == &dpll3_ck)
 277                 return -EINVAL;
 278
 279         if (clk->parent->rate == omap2_get_dpll_rate(clk))
 280                 r = _omap3_noncore_dpll_bypass(clk);
 281         else
 282                 r = _omap3_noncore_dpll_lock(clk);
 283
 284         return r;
 285 }
 286
 287 /**
 288  * omap3_noncore_dpll_enable - instruct a DPLL to enter bypass or lock mode
 289  * @clk: pointer to a DPLL struct clk
 290  *
 291  * Instructs a non-CORE DPLL to enable, e.g., to enter bypass or lock.
 292  * The choice of modes depends on the DPLL's programmed rate: if it is
 293  * the same as the DPLL's parent clock, it will enter bypass;
 294  * otherwise, it will enter lock.  This code will wait for the DPLL to
 295  * indicate readiness before returning, unless the DPLL takes too long
 296  * to enter the target state.  Intended to be used as the struct clk's
 297  * enable function.  If DPLL3 was passed in, or the DPLL does not
 298  * support low-power stop, or if the DPLL took too long to enter
 299  * bypass or lock, return -EINVAL; otherwise, return 0.
 300  */
 301 static void omap3_noncore_dpll_disable(struct clk *clk)
 302 {
 303         if (clk == &dpll3_ck)
 304                 return;
 305
 306         _omap3_noncore_dpll_stop(clk);
 307 }
 308
 309
 310 /* Non-CORE DPLL rate set code */
 311
 312 /*
 313  * omap3_noncore_dpll_program - set non-core DPLL M,N values directly
 314  * @clk: struct clk * of DPLL to set
 315  * @m: DPLL multiplier to set
 316  * @n: DPLL divider to set
 317  * @freqsel: FREQSEL value to set
 318  *
 319  * Program the DPLL with the supplied M, N values, and wait for the DPLL to
 320  * lock..  Returns -EINVAL upon error, or 0 upon success.
 321  */
 322 static int omap3_noncore_dpll_program(struct clk *clk, u16 m, u8 n, u16 freqsel)
 323 {
 324         struct dpll_data *dd;
 325         u32 v;
 326
 327         if (!clk)
 328                 return -EINVAL;
 329
 330         dd = clk->dpll_data;
 331         if (!dd)
 332                 return -EINVAL;
 333
 334         /*
 335          * According to the 12-5 CDP code from TI, "Limitation 2.5"
 336          * on 3430ES1 prevents us from changing DPLL multipliers or dividers
 337          * on DPLL4.
 338          */
 339         if (is_sil_rev_equal_to(OMAP3430_REV_ES1_0) &&
 340             !strcmp("dpll4_ck", clk->name)) {
 341                 printk(KERN_ERR "clock: DPLL4 cannot change rate due to "
 342                        "silicon 'Limitation 2.5' on 3430ES1.\n");
 343                 return -EINVAL;
 344         }
 345
 346         /* 3430 ES2 TRM: 4.7.6.9 DPLL Programming Sequence */
 347         _omap3_noncore_dpll_bypass(clk);
 348
 349         /* Set jitter correction */
 350         v = __raw_readl(dd->control_reg);
 351         v &= ~dd->freqsel_mask;
 352         v |= freqsel << __ffs(dd->freqsel_mask);
 353         __raw_writel(v, dd->control_reg);
 354
 355         /* Set DPLL multiplier, divider */
 356         v = __raw_readl(dd->mult_div1_reg);
 357         v &= ~(dd->mult_mask | dd->div1_mask);
 358         v |= m << __ffs(dd->mult_mask);
 359         v |= (n - 1) << __ffs(dd->div1_mask);
 360         __raw_writel(v, dd->mult_div1_reg);
 361
 362         /* We let the clock framework set the other output dividers later */
 363
 364         /* REVISIT: Set ramp-up delay? */
 365
 366         _omap3_noncore_dpll_lock(clk);
 367
 368         return 0;
 369 }
 370
 371 /**
 372  * omap3_noncore_dpll_set_rate - set non-core DPLL rate
 373  * @clk: struct clk * of DPLL to set
 374  * @rate: rounded target rate
 375  *
 376  * Program the DPLL with the rounded target rate.  Returns -EINVAL upon
 377  * error, or 0 upon success.
 378  */
 379 static int omap3_noncore_dpll_set_rate(struct clk *clk, unsigned long rate)
 380 {
 381         u16 freqsel;
 382         struct dpll_data *dd;
 383
 384         if (!clk || !rate)
 385                 return -EINVAL;
 386
 387         dd = clk->dpll_data;
 388         if (!dd)
 389                 return -EINVAL;
 390
 391         if (rate == omap2_get_dpll_rate(clk))
 392                 return 0;
 393
 394         if (dd->last_rounded_rate != rate)
 395                 omap2_dpll_round_rate(clk, rate);
 396
 397         if (dd->last_rounded_rate == 0)
 398                 return -EINVAL;
 399
 400         freqsel = _omap3_dpll_compute_freqsel(clk, dd->last_rounded_n);
 401         if (!freqsel)
 402                 WARN_ON(1);
 403
 404         omap3_noncore_dpll_program(clk, dd->last_rounded_m, dd->last_rounded_n,
 405                                    freqsel);
 406
 407         omap3_dpll_recalc(clk);
 408
 409         return 0;
 410 }
 411
 412 /* DPLL autoidle read/set code */
 413
 414
 415 /**
 416  * omap3_dpll_autoidle_read - read a DPLL's autoidle bits
 417  * @clk: struct clk * of the DPLL to read
 418  *
 419  * Return the DPLL's autoidle bits, shifted down to bit 0.  Returns
 420  * -EINVAL if passed a null pointer or if the struct clk does not
 421  * appear to refer to a DPLL.
 422  */
 423 static u32 omap3_dpll_autoidle_read(struct clk *clk)
 424 {
 425         const struct dpll_data *dd;
 426         u32 v;
 427
 428         if (!clk || !clk->dpll_data)
 429                 return -EINVAL;
 430
 431         dd = clk->dpll_data;
 432
 433         v = __raw_readl(dd->autoidle_reg);
 434         v &= dd->autoidle_mask;
 435         v >>= __ffs(dd->autoidle_mask);
 436
 437         return v;
 438 }
 439
 440 /**
 441  * omap3_dpll_allow_idle - enable DPLL autoidle bits
 442  * @clk: struct clk * of the DPLL to operate on
 443  *
 444  * Enable DPLL automatic idle control.  This automatic idle mode
 445  * switching takes effect only when the DPLL is locked, at least on
 446  * OMAP3430.  The DPLL will enter low-power stop when its downstream
 447  * clocks are gated.  No return value.
 448  */
 449 static void omap3_dpll_allow_idle(struct clk *clk)
 450 {
 451         const struct dpll_data *dd;
 452         u32 v;
 453
 454         if (!clk || !clk->dpll_data)
 455                 return;
 456
 457         dd = clk->dpll_data;
 458
 459         /*
 460          * REVISIT: CORE DPLL can optionally enter low-power bypass
 461          * by writing 0x5 instead of 0x1.  Add some mechanism to
 462          * optionally enter this mode.
 463          */
 464         v = __raw_readl(dd->autoidle_reg);
 465         v &= ~dd->autoidle_mask;
 466         v |= DPLL_AUTOIDLE_LOW_POWER_STOP << __ffs(dd->autoidle_mask);
 467         __raw_writel(v, dd->autoidle_reg);
 468 }
 469
 470 /**
 471  * omap3_dpll_deny_idle - prevent DPLL from automatically idling
 472  * @clk: struct clk * of the DPLL to operate on
 473  *
 474  * Disable DPLL automatic idle control.  No return value.
 475  */
 476 static void omap3_dpll_deny_idle(struct clk *clk)
 477 {
 478         const struct dpll_data *dd;
 479         u32 v;
 480
 481         if (!clk || !clk->dpll_data)
 482                 return;
 483
 484         dd = clk->dpll_data;
 485
 486         v = __raw_readl(dd->autoidle_reg);
 487         v &= ~dd->autoidle_mask;
 488         v |= DPLL_AUTOIDLE_DISABLE << __ffs(dd->autoidle_mask);
 489         __raw_writel(v, dd->autoidle_reg);
 490 }
 491
 492 /* Clock control for DPLL outputs */
 493
 494 /**
 495  * omap3_clkoutx2_recalc - recalculate DPLL X2 output virtual clock rate
 496  * @clk: DPLL output struct clk
 497  *
 498  * Using parent clock DPLL data, look up DPLL state.  If locked, set our
 499  * rate to the dpll_clk * 2; otherwise, just use dpll_clk.
 500  */
 501 static void omap3_clkoutx2_recalc(struct clk *clk)
 502 {
 503         const struct dpll_data *dd;
 504         u32 v;
 505         struct clk *pclk;
 506
 507         /* Walk up the parents of clk, looking for a DPLL */
 508         pclk = clk->parent;
 509         while (pclk && !pclk->dpll_data)
 510                 pclk = pclk->parent;
 511
 512         /* clk does not have a DPLL as a parent? */
 513         WARN_ON(!pclk);
 514
 515         dd = pclk->dpll_data;
 516
 517         WARN_ON(!dd->control_reg || !dd->enable_mask);
 518
 519         v = __raw_readl(dd->control_reg) & dd->enable_mask;
 520         v >>= __ffs(dd->enable_mask);
 521         if (v != DPLL_LOCKED)
 522                 clk->rate = clk->parent->rate;
 523         else
 524                 clk->rate = clk->parent->rate * 2;
 525
 526         if (clk->flags & RATE_PROPAGATES)
 527                 propagate_rate(clk);
 528 }
 529
 530 /* Common clock code */
 531
 532 /*
 533  * As it is structured now, this will prevent an OMAP2/3 multiboot
 534  * kernel from compiling.  This will need further attention.
 535  */
 536 #if defined(CONFIG_ARCH_OMAP3)
 537
 538 static struct clk_functions omap2_clk_functions = {
 539         .clk_enable             = omap2_clk_enable,
 540         .clk_disable            = omap2_clk_disable,
 541         .clk_round_rate         = omap2_clk_round_rate,
 542         .clk_set_rate           = omap2_clk_set_rate,
 543         .clk_set_parent         = omap2_clk_set_parent,
 544         .clk_disable_unused     = omap2_clk_disable_unused,
 545 };
 546
 547 /*
 548  * Set clocks for bypass mode for reboot to work.
 549  */
 550 void omap2_clk_prepare_for_reboot(void)
 551 {
 552         /* REVISIT: Not ready for 343x */
 553 #if 0
 554         u32 rate;
 555
 556         if (vclk == NULL || sclk == NULL)
 557                 return;
 558
 559         rate = clk_get_rate(sclk);
 560         clk_set_rate(vclk, rate);
 561 #endif
 562 }
 563
 564 /* REVISIT: Move this init stuff out into clock.c */
 565
 566 /*
 567  * Switch the MPU rate if specified on cmdline.
 568  * We cannot do this early until cmdline is parsed.
 569  */
 570 static int __init omap2_clk_arch_init(void)
 571 {
 572         if (!mpurate)
 573                 return -EINVAL;
 574
 575         /* REVISIT: not yet ready for 343x */
 576 #if 0
 577         if (omap2_select_table_rate(&virt_prcm_set, mpurate))
 578                 printk(KERN_ERR "Could not find matching MPU rate\n");
 579 #endif
 580
 581         recalculate_root_clocks();
 582
 583         printk(KERN_INFO "Switched to new clocking rate (Crystal/DPLL3/MPU): "
 584                "%ld.%01ld/%ld/%ld MHz\n",
 585                (osc_sys_ck.rate / 1000000), (osc_sys_ck.rate / 100000) % 10,
 586                (core_ck.rate / 1000000), (dpll1_fck.rate / 1000000)) ;
 587
 588         return 0;
 589 }
 590 arch_initcall(omap2_clk_arch_init);
 591
 592 int __init omap2_clk_init(void)
 593 {
 594         /* struct prcm_config *prcm; */
 595         struct clk **clkp;
 596         /* u32 clkrate; */
 597         u32 cpu_clkflg;
 598
 599         /* REVISIT: Ultimately this will be used for multiboot */
 600 #if 0
 601         if (cpu_is_omap242x()) {
 602                 cpu_mask = RATE_IN_242X;
 603                 cpu_clkflg = CLOCK_IN_OMAP242X;
 604                 clkp = onchip_24xx_clks;
 605         } else if (cpu_is_omap2430()) {
 606                 cpu_mask = RATE_IN_243X;
 607                 cpu_clkflg = CLOCK_IN_OMAP243X;
 608                 clkp = onchip_24xx_clks;
 609         }
 610 #endif
 611         if (cpu_is_omap34xx()) {
 612                 cpu_mask = RATE_IN_343X;
 613                 cpu_clkflg = CLOCK_IN_OMAP343X;
 614                 clkp = onchip_34xx_clks;
 615
 616                 /*
 617                  * Update this if there are further clock changes between ES2
 618                  * and production parts
 619                  */
 620                 if (is_sil_rev_equal_to(OMAP3430_REV_ES1_0)) {
 621                         /* No 3430ES1-only rates exist, so no RATE_IN_3430ES1 */
 622                         cpu_clkflg |= CLOCK_IN_OMAP3430ES1;
 623                 } else {
 624                         cpu_mask |= RATE_IN_3430ES2;
 625                         cpu_clkflg |= CLOCK_IN_OMAP3430ES2;
 626                 }
 627         }
 628
 629         clk_init(&omap2_clk_functions);
 630
 631         for (clkp = onchip_34xx_clks;
 632              clkp < onchip_34xx_clks + ARRAY_SIZE(onchip_34xx_clks);
 633              clkp++) {
 634                 if ((*clkp)->flags & cpu_clkflg) {
 635                         clk_register(*clkp);
 636                         omap2_init_clk_clkdm(*clkp);
 637                 }
 638         }
 639
 640         /* REVISIT: Not yet ready for OMAP3 */
 641 #if 0
 642         /* Check the MPU rate set by bootloader */
 643         clkrate = omap2_get_dpll_rate_24xx(&dpll_ck);
 644         for (prcm = rate_table; prcm->mpu_speed; prcm++) {
 645                 if (!(prcm->flags & cpu_mask))
 646                         continue;
 647                 if (prcm->xtal_speed != sys_ck.rate)
 648                         continue;
 649                 if (prcm->dpll_speed <= clkrate)
 650                          break;
 651         }
 652         curr_prcm_set = prcm;
 653 #endif
 654
 655         recalculate_root_clocks();
 656
 657         printk(KERN_INFO "Clocking rate (Crystal/DPLL/ARM core): "
 658                "%ld.%01ld/%ld/%ld MHz\n",
 659                (osc_sys_ck.rate / 1000000), (osc_sys_ck.rate / 100000) % 10,
 660                (core_ck.rate / 1000000), (arm_fck.rate / 1000000));
 661
 662         /*
 663          * Only enable those clocks we will need, let the drivers
 664          * enable other clocks as necessary
 665          */
 666         clk_enable_init_clocks();
 667
 668         /* Avoid sleeping during omap2_clk_prepare_for_reboot() */
 669         /* REVISIT: not yet ready for 343x */
 670 #if 0
 671         vclk = clk_get(NULL, "virt_prcm_set");
 672         sclk = clk_get(NULL, "sys_ck");
 673 #endif
 674         return 0;
 675 }
 676
 677 #endif