arch/arm/mach-omap2/clock.c

   1 /*
   2  *  linux/arch/arm/mach-omap2/clock.c
   3  *
   4  *  Copyright (C) 2005 Texas Instruments Inc.
   5  *  Richard Woodruff <r-woodruff2@ti.com>
   6  *  Created for OMAP2.
   7  *
   8  *  Cleaned up and modified to use omap shared clock framework by
   9  *  Tony Lindgren <tony@atomide.com>
  10  *
  11  *  Copyright (C) 2007 Texas Instruments, Inc.
  12  *  Copyright (C) 2007 Nokia Corporation
  13  *  Paul Walmsley
  14  *
  15  *  Based on omap1 clock.c, Copyright (C) 2004 - 2005 Nokia corporation
  16  *  Written by Tuukka Tikkanen <tuukka.tikkanen@elektrobit.com>
  17  *
  18  * This program is free software; you can redistribute it and/or modify
  19  * it under the terms of the GNU General Public License version 2 as
  20  * published by the Free Software Foundation.
  21  */
  22 #include <linux/module.h>
  23 #include <linux/kernel.h>
  24 #include <linux/device.h>
  25 #include <linux/list.h>
  26 #include <linux/errno.h>
  27 #include <linux/delay.h>
  28 #include <linux/clk.h>
  29
  30 #include <asm/io.h>
  31
  32 #include <asm/arch/clock.h>
  33 #include <asm/arch/sram.h>
  34 #include <asm/div64.h>
  35
  36 #include "memory.h"
  37 #include "sdrc.h"
  38 #include "clock.h"
  39 #include "prm.h"
  40 #include "prm_regbits_24xx.h"
  41 #include "cm.h"
  42 #include "cm_regbits_24xx.h"
  43
  44 #undef DEBUG
  45
  46 #define MAX_PLL_LOCK_WAIT               100000
  47
  48 u8 cpu_mask;
  49
  50 /*-------------------------------------------------------------------------
  51  * Omap2 specific clock functions
  52  *-------------------------------------------------------------------------*/
  53
  54 u8 mask_to_shift(u32 mask)
  55 {
  56         return ffs(mask) - 1;
  57 }
  58
  59 /**
  60  * omap2_init_clksel_parent - set a clksel clk's parent field from the hardware
  61  * @clk: OMAP clock struct ptr to use
  62  *
  63  * Given a pointer to a source-selectable struct clk, read the hardware
  64  * register and determine what its parent is currently set to.  Update the
  65  * clk->parent field with the appropriate clk ptr.
  66  */
  67 void omap2_init_clksel_parent(struct clk *clk)
  68 {
  69         const struct clksel *clks;
  70         const struct clksel_rate *clkr;
  71         u32 r, found = 0;
  72
  73         if (!clk->clksel)
  74                 return;
  75
  76         /* XXX Should be __raw_readl for non-CM 3430 clocks ? */
  77         r = cm_read_reg(clk->clksel_reg) & clk->clksel_mask;
  78         r >>= mask_to_shift(clk->clksel_mask);
  79
  80         for (clks = clk->clksel; clks->parent && !found; clks++) {
  81                 for (clkr = clks->rates; clkr->div && !found; clkr++) {
  82                         if ((clkr->flags & cpu_mask) && (clkr->val == r)) {
  83                                 if (clk->parent != clks->parent) {
  84                                         pr_debug("clock: inited %s parent "
  85                                                  "to %s (was %s)\n",
  86                                                  clk->name, clks->parent->name,
  87                                                  ((clk->parent->name) ?
  88                                                   clk->parent->name : "NULL"));
  89                                         clk->parent = clks->parent;
  90                                 };
  91                                 found = 1;
  92                         }
  93                 }
  94         }
  95
  96         if (!found)
  97                 printk(KERN_ERR "clock: init parent: could not find "
  98                        "regval %0x for clock %s\n", r,  clk->name);
  99
 100         return;
 101 }
 102
 103 /* Returns the DPLL rate */
 104 u32 omap2_get_dpll_rate(struct clk *clk)
 105 {
 106         long long dpll_clk;
 107         u32 dpll_mult, dpll_div, dpll;
 108         const struct dpll_data *dd;
 109
 110         dd = clk->dpll_data;
 111         /* REVISIT: What do we return on error? */
 112         if (!dd)
 113                 return 0;
 114
 115         dpll = cm_read_reg(dd->mult_div1_reg);
 116         dpll_mult = dpll & dd->mult_mask;
 117         dpll_mult >>= mask_to_shift(dd->mult_mask);
 118         dpll_div = dpll & dd->div1_mask;
 119         dpll_div >>= mask_to_shift(dd->div1_mask);
 120
 121         dpll_clk = (long long)clk->parent->rate * dpll_mult;
 122         do_div(dpll_clk, dpll_div + 1);
 123
 124         return dpll_clk;
 125 }
 126
 127 /*
 128  * Used for clocks that have the same value as the parent clock,
 129  * divided by some factor
 130  */
 131 void omap2_fixed_divisor_recalc(struct clk *clk)
 132 {
 133         WARN_ON(!clk->fixed_div);
 134
 135         clk->rate = clk->parent->rate / clk->fixed_div;
 136
 137         if (clk->flags & RATE_PROPAGATES)
 138                 propagate_rate(clk);
 139 }
 140
 141 /*
 142  * omap2_wait_clock_ready - wait for PLL to lock
 143  *
 144  * Returns 1 if the PLL locked, 0 if it failed to lock.
 145  */
 146 int omap2_wait_clock_ready(void __iomem *reg, u32 cval, const char *name)
 147 {
 148         int i = 0;
 149
 150         /* Wait for lock */
 151         while (!(cm_read_reg(reg) & cval)) {
 152                 ++i;
 153                 udelay(1);
 154                 if (i == MAX_PLL_LOCK_WAIT) {
 155                         printk(KERN_ERR "Clock %s didn't lock in %d tries\n",
 156                                name, MAX_PLL_LOCK_WAIT);
 157                         break;
 158                 }
 159         }
 160
 161         if (i)
 162                 pr_debug("Clock %s stable after %d loops\n", name, i);
 163
 164         return (i < MAX_PLL_LOCK_WAIT) ? 1 : 0;
 165 };
 166
 167
 168 static void omap2_clk_wait_ready(struct clk *clk)
 169 {
 170         void __iomem *reg, *other_reg, *st_reg;
 171         u32 bit;
 172
 173         reg = clk->enable_reg;
 174         if (reg == OMAP_CM_REGADDR(CORE_MOD, CM_FCLKEN1) ||
 175             reg == OMAP_CM_REGADDR(CORE_MOD, OMAP24XX_CM_FCLKEN2))
 176                 other_reg = (void __iomem *)(((u32)reg & ~0xf0) | 0x10); /* CM_ICLKEN* */
 177         else if (reg == OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN1) ||
 178                  reg == OMAP_CM_REGADDR(CORE_MOD, CM_ICLKEN2))
 179                 other_reg = (void __iomem *)(((u32)reg & ~0xf0) | 0x00); /* CM_FCLKEN* */
 180         else
 181                 return;
 182
 183         /* No check for DSS or cam clocks */
 184         if (((u32)reg & 0x0f) == 0) { /* CM_{F,I}CLKEN1 */
 185                 if (clk->enable_bit == OMAP24XX_EN_DSS2_SHIFT ||
 186                     clk->enable_bit == OMAP24XX_EN_DSS1_SHIFT ||
 187                     clk->enable_bit == OMAP24XX_EN_CAM_SHIFT)
 188                         return;
 189         }
 190
 191         /* Check if both functional and interface clocks
 192          * are running. */
 193         bit = 1 << clk->enable_bit;
 194         if (!(cm_read_reg(other_reg) & bit))
 195                 return;
 196         st_reg = (void __iomem *)(((u32)other_reg & ~0xf0) | 0x20); /* CM_IDLEST* */
 197
 198         omap2_wait_clock_ready(st_reg, bit, clk->name);
 199 }
 200
 201 /* Enables clock without considering parent dependencies or use count
 202  * REVISIT: Maybe change this to use clk->enable like on omap1?
 203  */
 204 int _omap2_clk_enable(struct clk *clk)
 205 {
 206         u32 regval32;
 207
 208         if (clk->flags & (ALWAYS_ENABLED | PARENT_CONTROLS_CLOCK))
 209                 return 0;
 210
 211         if (clk->enable)
 212                 return clk->enable(clk);
 213
 214         if (unlikely(clk->enable_reg == 0)) {
 215                 printk(KERN_ERR "clock.c: Enable for %s without enable code\n",
 216                        clk->name);
 217                 return -EINVAL;
 218         }
 219
 220         regval32 = cm_read_reg(clk->enable_reg);
 221         regval32 |= (1 << clk->enable_bit);
 222         cm_write_reg(regval32, clk->enable_reg);
 223         wmb();
 224
 225         omap2_clk_wait_ready(clk);
 226
 227         return 0;
 228 }
 229
 230 /* Disables clock without considering parent dependencies or use count */
 231 void _omap2_clk_disable(struct clk *clk)
 232 {
 233         u32 regval32;
 234
 235         if (clk->flags & (ALWAYS_ENABLED | PARENT_CONTROLS_CLOCK))
 236                 return;
 237
 238         if (clk->disable) {
 239                 clk->disable(clk);
 240                 return;
 241         }
 242
 243         if (clk->enable_reg == 0) {
 244                 /*
 245                  * 'Independent' here refers to a clock which is not
 246                  * controlled by its parent.
 247                  */
 248                 printk(KERN_ERR "clock: clk_disable called on independent "
 249                        "clock %s which has no enable_reg\n", clk->name);
 250                 return;
 251         }
 252
 253         regval32 = cm_read_reg(clk->enable_reg);
 254         regval32 &= ~(1 << clk->enable_bit);
 255         cm_write_reg(regval32, clk->enable_reg);
 256         wmb();
 257 }
 258
 259 void omap2_clk_disable(struct clk *clk)
 260 {
 261         if (clk->usecount > 0 && !(--clk->usecount)) {
 262                 _omap2_clk_disable(clk);
 263                 if (likely((u32)clk->parent))
 264                         omap2_clk_disable(clk->parent);
 265         }
 266 }
 267
 268 int omap2_clk_enable(struct clk *clk)
 269 {
 270         int ret = 0;
 271
 272         if (clk->usecount++ == 0) {
 273                 if (likely((u32)clk->parent))
 274                         ret = omap2_clk_enable(clk->parent);
 275
 276                 if (unlikely(ret != 0)) {
 277                         clk->usecount--;
 278                         return ret;
 279                 }
 280
 281                 ret = _omap2_clk_enable(clk);
 282
 283                 if (unlikely(ret != 0) && clk->parent) {
 284                         omap2_clk_disable(clk->parent);
 285                         clk->usecount--;
 286                 }
 287         }
 288
 289         return ret;
 290 }
 291
 292 /*
 293  * Used for clocks that are part of CLKSEL_xyz governed clocks.
 294  * REVISIT: Maybe change to use clk->enable() functions like on omap1?
 295  */
 296 void omap2_clksel_recalc(struct clk *clk)
 297 {
 298         u32 div = 0;
 299
 300         pr_debug("clock: recalc'ing clksel clk %s\n", clk->name);
 301
 302         div = omap2_clksel_get_divisor(clk);
 303         if (div == 0)
 304                 return;
 305
 306         if (unlikely(clk->rate == clk->parent->rate / div))
 307                 return;
 308         clk->rate = clk->parent->rate / div;
 309
 310         pr_debug("clock: new clock rate is %ld (div %d)\n", clk->rate, div);
 311
 312         if (unlikely(clk->flags & RATE_PROPAGATES))
 313                 propagate_rate(clk);
 314 }
 315
 316 /**
 317  * omap2_get_clksel_by_parent - return clksel struct for a given clk & parent
 318  * @clk: OMAP struct clk ptr to inspect
 319  * @src_clk: OMAP struct clk ptr of the parent clk to search for
 320  *
 321  * Scan the struct clksel array associated with the clock to find
 322  * the element associated with the supplied parent clock address.
 323  * Returns a pointer to the struct clksel on success or NULL on error.
 324  */
 325 const struct clksel *omap2_get_clksel_by_parent(struct clk *clk,
 326                                                 struct clk *src_clk)
 327 {
 328         const struct clksel *clks;
 329
 330         if (!clk->clksel)
 331                 return NULL;
 332
 333         for (clks = clk->clksel; clks->parent; clks++) {
 334                 if (clks->parent == src_clk)
 335                         break; /* Found the requested parent */
 336         }
 337
 338         if (!clks->parent) {
 339                 printk(KERN_ERR "clock: Could not find parent clock %s in "
 340                        "clksel array of clock %s\n", src_clk->name,
 341                        clk->name);
 342                 return NULL;
 343         }
 344
 345         return clks;
 346 }
 347
 348 /**
 349  * omap2_clksel_round_rate_div - find divisor for the given clock and rate
 350  * @clk: OMAP struct clk to use
 351  * @target_rate: desired clock rate
 352  * @new_div: ptr to where we should store the divisor
 353  *
 354  * Finds 'best' divider value in an array based on the source and target
 355  * rates.  The divider array must be sorted with smallest divider first.
 356  * Note that this will not work for clocks which are part of CONFIG_PARTICIPANT,
 357  * they are only settable as part of virtual_prcm set.
 358  *
 359  * Returns the rounded clock rate or returns 0xffffffff on error.
 360  */
 361 u32 omap2_clksel_round_rate_div(struct clk *clk, unsigned long target_rate,
 362                                 u32 *new_div)
 363 {
 364         unsigned long test_rate;
 365         const struct clksel *clks;
 366         const struct clksel_rate *clkr;
 367         u32 last_div = 0;
 368
 369         printk(KERN_INFO "clock: clksel_round_rate_div: %s target_rate %ld\n",
 370                clk->name, target_rate);
 371
 372         *new_div = 1;
 373
 374         clks = omap2_get_clksel_by_parent(clk, clk->parent);
 375         if (clks == NULL)
 376                 return ~0;
 377
 378         for (clkr = clks->rates; clkr->div; clkr++) {
 379                 if (!(clkr->flags & cpu_mask))
 380                     continue;
 381
 382                 /* Sanity check */
 383                 if (clkr->div <= last_div)
 384                         printk(KERN_ERR "clock: clksel_rate table not sorted "
 385                                "for clock %s", clk->name);
 386
 387                 last_div = clkr->div;
 388
 389                 test_rate = clk->parent->rate / clkr->div;
 390
 391                 if (test_rate <= target_rate)
 392                         break; /* found it */
 393         }
 394
 395         if (!clkr->div) {
 396                 printk(KERN_ERR "clock: Could not find divisor for target "
 397                        "rate %ld for clock %s parent %s\n", target_rate,
 398                        clk->name, clk->parent->name);
 399                 return ~0;
 400         }
 401
 402         *new_div = clkr->div;
 403
 404         printk(KERN_INFO "clock: new_div = %d, new_rate = %ld\n", *new_div,
 405                (clk->parent->rate / clkr->div));
 406
 407         return (clk->parent->rate / clkr->div);
 408 }
 409
 410 /**
 411  * omap2_clksel_round_rate - find rounded rate for the given clock and rate
 412  * @clk: OMAP struct clk to use
 413  * @target_rate: desired clock rate
 414  *
 415  * Compatibility wrapper for OMAP clock framework
 416  * Finds best target rate based on the source clock and possible dividers.
 417  * rates. The divider array must be sorted with smallest divider first.
 418  * Note that this will not work for clocks which are part of CONFIG_PARTICIPANT,
 419  * they are only settable as part of virtual_prcm set.
 420  *
 421  * Returns the rounded clock rate or returns 0xffffffff on error.
 422  */
 423 long omap2_clksel_round_rate(struct clk *clk, unsigned long target_rate)
 424 {
 425         u32 new_div;
 426
 427         return omap2_clksel_round_rate_div(clk, target_rate, &new_div);
 428 }
 429
 430
 431 /* Given a clock and a rate apply a clock specific rounding function */
 432 long omap2_clk_round_rate(struct clk *clk, unsigned long rate)
 433 {
 434         if (clk->round_rate != 0)
 435                 return clk->round_rate(clk, rate);
 436
 437         if (clk->flags & RATE_FIXED)
 438                 printk(KERN_ERR "clock: generic omap2_clk_round_rate called "
 439                        "on fixed-rate clock %s\n", clk->name);
 440
 441         return clk->rate;
 442 }
 443
 444 /**
 445  * omap2_clksel_to_divisor() - turn clksel field value into integer divider
 446  * @clk: OMAP struct clk to use
 447  * @field_val: register field value to find
 448  *
 449  * Given a struct clk of a rate-selectable clksel clock, and a register field
 450  * value to search for, find the corresponding clock divisor.  The register
 451  * field value should be pre-masked and shifted down so the LSB is at bit 0
 452  * before calling.  Returns 0 on error
 453  */
 454 u32 omap2_clksel_to_divisor(struct clk *clk, u32 field_val)
 455 {
 456         const struct clksel *clks;
 457         const struct clksel_rate *clkr;
 458
 459         clks = omap2_get_clksel_by_parent(clk, clk->parent);
 460         if (clks == NULL)
 461                 return 0;
 462
 463         for (clkr = clks->rates; clkr->div; clkr++) {
 464                 if ((clkr->flags & cpu_mask) && (clkr->val == field_val))
 465                         break;
 466         }
 467
 468         if (!clkr->div) {
 469                 printk(KERN_ERR "clock: Could not find fieldval %d for "
 470                        "clock %s parent %s\n", field_val, clk->name,
 471                        clk->parent->name);
 472                 return 0;
 473         }
 474
 475         return clkr->div;
 476 }
 477
 478 /**
 479  * omap2_divisor_to_clksel() - turn clksel integer divisor into a field value
 480  * @clk: OMAP struct clk to use
 481  * @div: integer divisor to search for
 482  *
 483  * Given a struct clk of a rate-selectable clksel clock, and a clock divisor,
 484  * find the corresponding register field value.  The return register value is
 485  * the value before left-shifting.  Returns 0xffffffff on error
 486  */
 487 u32 omap2_divisor_to_clksel(struct clk *clk, u32 div)
 488 {
 489         const struct clksel *clks;
 490         const struct clksel_rate *clkr;
 491
 492         /* should never happen */
 493         WARN_ON(div == 0);
 494
 495         clks = omap2_get_clksel_by_parent(clk, clk->parent);
 496         if (clks == NULL)
 497                 return 0;
 498
 499         for (clkr = clks->rates; clkr->div; clkr++) {
 500                 if ((clkr->flags & cpu_mask) && (clkr->div == div))
 501                         break;
 502         }
 503
 504         if (!clkr->div) {
 505                 printk(KERN_ERR "clock: Could not find divisor %d for "
 506                        "clock %s parent %s\n", div, clk->name,
 507                        clk->parent->name);
 508                 return 0;
 509         }
 510
 511         return clkr->val;
 512 }
 513
 514 /**
 515  * omap2_get_clksel - find clksel register addr & field mask for a clk
 516  * @clk: struct clk to use
 517  * @field_mask: ptr to u32 to store the register field mask
 518  *
 519  * Returns the address of the clksel register upon success or NULL on error.
 520  */
 521 void __iomem *omap2_get_clksel(struct clk *clk, u32 *field_mask)
 522 {
 523         if (unlikely((clk->clksel_reg == 0) || (clk->clksel_mask == 0)))
 524                 return NULL;
 525
 526         *field_mask = clk->clksel_mask;
 527
 528         return clk->clksel_reg;
 529 }
 530
 531 /**
 532  * omap2_clksel_get_divisor - get current divider applied to parent clock.
 533  * @clk: OMAP struct clk to use.
 534  *
 535  * Returns the integer divisor upon success or 0 on error.
 536  */
 537 u32 omap2_clksel_get_divisor(struct clk *clk)
 538 {
 539         u32 field_mask, field_val;
 540         void __iomem *div_addr;
 541
 542         div_addr = omap2_get_clksel(clk, &field_mask);
 543         if (div_addr == 0)
 544                 return 0;
 545
 546         field_val = cm_read_reg(div_addr) & field_mask;
 547         field_val >>= mask_to_shift(field_mask);
 548
 549         return omap2_clksel_to_divisor(clk, field_val);
 550 }
 551
 552 int omap2_clksel_set_rate(struct clk *clk, unsigned long rate)
 553 {
 554         u32 field_mask, field_val, reg_val, validrate, new_div = 0;
 555         void __iomem *div_addr;
 556
 557         validrate = omap2_clksel_round_rate_div(clk, rate, &new_div);
 558         if (validrate != rate)
 559                 return -EINVAL;
 560
 561         div_addr = omap2_get_clksel(clk, &field_mask);
 562         if (div_addr == 0)
 563                 return -EINVAL;
 564
 565         field_val = omap2_divisor_to_clksel(clk, new_div);
 566         if (field_val == ~0)
 567                 return -EINVAL;
 568
 569         reg_val = cm_read_reg(div_addr);
 570         reg_val &= ~field_mask;
 571         reg_val |= (field_val << mask_to_shift(field_mask));
 572         cm_write_reg(reg_val, div_addr);
 573         wmb();
 574
 575         clk->rate = clk->parent->rate / new_div;
 576
 577         if (clk->flags & DELAYED_APP) {
 578                 prm_write_reg(OMAP24XX_VALID_CONFIG, OMAP24XX_PRCM_CLKCFG_CTRL);
 579                 wmb();
 580         }
 581
 582         return 0;
 583 }
 584
 585
 586 /* Set the clock rate for a clock source */
 587 int omap2_clk_set_rate(struct clk *clk, unsigned long rate)
 588 {
 589         int ret = -EINVAL;
 590
 591         pr_debug("clock: set_rate for clock %s to rate %ld\n", clk->name, rate);
 592
 593         /* CONFIG_PARTICIPANT clocks are changed only in sets via the
 594            rate table mechanism, driven by mpu_speed  */
 595         if (clk->flags & CONFIG_PARTICIPANT)
 596                 return -EINVAL;
 597
 598         /* dpll_ck, core_ck, virt_prcm_set; plus all clksel clocks */
 599         if (clk->set_rate != 0)
 600                 ret = clk->set_rate(clk, rate);
 601
 602         if (unlikely(ret == 0 && (clk->flags & RATE_PROPAGATES)))
 603                 propagate_rate(clk);
 604
 605         return ret;
 606 }
 607
 608 /*
 609  * Converts encoded control register address into a full address
 610  * On error, *src_addr will be returned as 0.
 611  */
 612 static u32 omap2_clksel_get_src_field(void __iomem **src_addr,
 613                                       struct clk *src_clk, u32 *field_mask,
 614                                       struct clk *clk, u32 *parent_div)
 615 {
 616         const struct clksel *clks;
 617         const struct clksel_rate *clkr;
 618
 619         *parent_div = 0;
 620         *src_addr = 0;
 621
 622         clks = omap2_get_clksel_by_parent(clk, src_clk);
 623         if (clks == NULL)
 624                 return 0;
 625
 626         for (clkr = clks->rates; clkr->div; clkr++) {
 627                 if (clkr->flags & (cpu_mask | DEFAULT_RATE))
 628                         break; /* Found the default rate for this platform */
 629         }
 630
 631         if (!clkr->div) {
 632                 printk(KERN_ERR "clock: Could not find default rate for "
 633                        "clock %s parent %s\n", clk->name,
 634                        src_clk->parent->name);
 635                 return 0;
 636         }
 637
 638         /* Should never happen.  Add a clksel mask to the struct clk. */
 639         WARN_ON(clk->clksel_mask == 0);
 640
 641         *field_mask = clk->clksel_mask;
 642         *src_addr = clk->clksel_reg;
 643         *parent_div = clkr->div;
 644
 645         return clkr->val;
 646 }
 647
 648 int omap2_clk_set_parent(struct clk *clk, struct clk *new_parent)
 649 {
 650         void __iomem *src_addr;
 651         u32 field_val, field_mask, reg_val, parent_div;
 652
 653         if (unlikely(clk->flags & CONFIG_PARTICIPANT))
 654                 return -EINVAL;
 655
 656         if (!clk->clksel)
 657                 return -EINVAL;
 658
 659         field_val = omap2_clksel_get_src_field(&src_addr, new_parent,
 660                                                &field_mask, clk, &parent_div);
 661         if (src_addr == 0)
 662                 return -EINVAL;
 663
 664         if (clk->usecount > 0)
 665                 _omap2_clk_disable(clk);
 666
 667         /* Set new source value (previous dividers if any in effect) */
 668         reg_val = __raw_readl(src_addr) & ~field_mask;
 669         reg_val |= (field_val << mask_to_shift(field_mask));
 670         __raw_writel(reg_val, src_addr);
 671         wmb();
 672
 673         if (clk->flags & DELAYED_APP) {
 674                 prm_write_reg(OMAP24XX_VALID_CONFIG,
 675                               OMAP24XX_PRCM_CLKCFG_CTRL);
 676                 wmb();
 677         }
 678
 679         if (clk->usecount > 0)
 680                 _omap2_clk_enable(clk);
 681
 682         clk->parent = new_parent;
 683
 684         /* CLKSEL clocks follow their parents' rates, divided by a divisor */
 685         clk->rate = new_parent->rate;
 686
 687         if (parent_div > 0)
 688                 clk->rate /= parent_div;
 689
 690         pr_debug("clock: set parent of %s to %s (new rate %ld)\n",
 691                  clk->name, clk->parent->name, clk->rate);
 692
 693         if (unlikely(clk->flags & RATE_PROPAGATES))
 694                 propagate_rate(clk);
 695
 696         return 0;
 697 }
 698
 699 /*-------------------------------------------------------------------------
 700  * Omap2 clock reset and init functions
 701  *-------------------------------------------------------------------------*/
 702
 703 #ifdef CONFIG_OMAP_RESET_CLOCKS
 704 void __init omap2_clk_disable_unused(struct clk *clk)
 705 {
 706         u32 regval32;
 707
 708         regval32 = cm_read_reg(clk->enable_reg);
 709         if ((regval32 & (1 << clk->enable_bit)) == 0)
 710                 return;
 711
 712         printk(KERN_INFO "Disabling unused clock \"%s\"\n", clk->name);
 713         _omap2_clk_disable(clk);
 714 }
 715 #endif