arch/arm/include/asm/system.h

   1 #ifndef __ASM_ARM_SYSTEM_H
   2 #define __ASM_ARM_SYSTEM_H
   3
   4 #ifdef __KERNEL__
   5
   6 #include <asm/memory.h>
   7
   8 #define CPU_ARCH_UNKNOWN        0
   9 #define CPU_ARCH_ARMv3          1
  10 #define CPU_ARCH_ARMv4          2
  11 #define CPU_ARCH_ARMv4T         3
  12 #define CPU_ARCH_ARMv5          4
  13 #define CPU_ARCH_ARMv5T         5
  14 #define CPU_ARCH_ARMv5TE        6
  15 #define CPU_ARCH_ARMv5TEJ       7
  16 #define CPU_ARCH_ARMv6          8
  17 #define CPU_ARCH_ARMv7          9
  18
  19 /*
  20  * CR1 bits (CP#15 CR1)
  21  */
  22 #define CR_M    (1 << 0)        /* MMU enable                           */
  23 #define CR_A    (1 << 1)        /* Alignment abort enable               */
  24 #define CR_C    (1 << 2)        /* Dcache enable                        */
  25 #define CR_W    (1 << 3)        /* Write buffer enable                  */
  26 #define CR_P    (1 << 4)        /* 32-bit exception handler             */
  27 #define CR_D    (1 << 5)        /* 32-bit data address range            */
  28 #define CR_L    (1 << 6)        /* Implementation defined               */
  29 #define CR_B    (1 << 7)        /* Big endian                           */
  30 #define CR_S    (1 << 8)        /* System MMU protection                */
  31 #define CR_R    (1 << 9)        /* ROM MMU protection                   */
  32 #define CR_F    (1 << 10)       /* Implementation defined               */
  33 #define CR_Z    (1 << 11)       /* Implementation defined               */
  34 #define CR_I    (1 << 12)       /* Icache enable                        */
  35 #define CR_V    (1 << 13)       /* Vectors relocated to 0xffff0000      */
  36 #define CR_RR   (1 << 14)       /* Round Robin cache replacement        */
  37 #define CR_L4   (1 << 15)       /* LDR pc can set T bit                 */
  38 #define CR_DT   (1 << 16)
  39 #define CR_IT   (1 << 18)
  40 #define CR_ST   (1 << 19)
  41 #define CR_FI   (1 << 21)       /* Fast interrupt (lower latency mode)  */
  42 #define CR_U    (1 << 22)       /* Unaligned access operation           */
  43 #define CR_XP   (1 << 23)       /* Extended page tables                 */
  44 #define CR_VE   (1 << 24)       /* Vectored interrupts                  */
  45
  46 #define CPUID_ID        0
  47 #define CPUID_CACHETYPE 1
  48 #define CPUID_TCM       2
  49 #define CPUID_TLBTYPE   3
  50
  51 /*
  52  * This is used to ensure the compiler did actually allocate the register we
  53  * asked it for some inline assembly sequences.  Apparently we can't trust
  54  * the compiler from one version to another so a bit of paranoia won't hurt.
  55  * This string is meant to be concatenated with the inline asm string and
  56  * will cause compilation to stop on mismatch.
  57  * (for details, see gcc PR 15089)
  58  */
  59 #define __asmeq(x, y)  ".ifnc " x "," y " ; .err ; .endif\n\t"
  60
  61 #ifndef __ASSEMBLY__
  62
  63 #include <linux/linkage.h>
  64 #include <linux/stringify.h>
  65 #include <linux/irqflags.h>
  66
  67 #ifdef CONFIG_CPU_CP15
  68 #define read_cpuid(reg)                                                 \
  69         ({                                                              \
  70                 unsigned int __val;                                     \
  71                 asm("mrc        p15, 0, %0, c0, c0, " __stringify(reg)  \
  72                     : "=r" (__val)                                      \
  73                     :                                                   \
  74                     : "cc");                                            \
  75                 __val;                                                  \
  76         })
  77 #define read_extended_cpuid(op1,op2,op3,op4)            \
  78         ({                                                              \
  79                 unsigned int __val;                                     \
  80                 asm("mrc p15," __stringify(op1) ",%0,c" __stringify(op2)",c" __stringify(op3)"," __stringify(op4)       \
  81                     : "=r" (__val)                                      \
  82                     :                                                   \
  83                     : "cc");                                            \
  84                 __val;                                                  \
  85         })
  86
  87 #define write_extended_cpuid(op1,op2,op3,op4,v)         \
  88         ({                                                              \
  89                 unsigned int __val = v;                                 \
  90                 asm("mcr p15," __stringify(op1) ",%0,c" __stringify(op2)",c" __stringify(op3)"," __stringify(op4)       \
  91                     :                                                   \
  92                     : "r" (__val)                                       \
  93                     : "cc");                                            \
  94         })
  95 #else
  96 extern unsigned int processor_id;
  97 #define read_cpuid(reg) (processor_id)
  98 #endif
  99
 100 /*
 101  * The CPU ID never changes at run time, so we might as well tell the
 102  * compiler that it's constant.  Use this function to read the CPU ID
 103  * rather than directly reading processor_id or read_cpuid() directly.
 104  */
 105 static inline unsigned int read_cpuid_id(void) __attribute_const__;
 106
 107 static inline unsigned int read_cpuid_id(void)
 108 {
 109         return read_cpuid(CPUID_ID);
 110 }
 111
 112 #define __exception     __attribute__((section(".exception.text")))
 113
 114 struct thread_info;
 115 struct task_struct;
 116
 117 /* information about the system we're running on */
 118 extern unsigned int system_rev;
 119 extern unsigned int system_serial_low;
 120 extern unsigned int system_serial_high;
 121 extern unsigned int mem_fclk_21285;
 122
 123 struct pt_regs;
 124
 125 void die(const char *msg, struct pt_regs *regs, int err)
 126                 __attribute__((noreturn));
 127
 128 struct siginfo;
 129 void arm_notify_die(const char *str, struct pt_regs *regs, struct siginfo *info,
 130                 unsigned long err, unsigned long trap);
 131
 132 void hook_fault_code(int nr, int (*fn)(unsigned long, unsigned int,
 133                                        struct pt_regs *),
 134                      int sig, const char *name);
 135
 136 #define xchg(ptr,x) \
 137         ((__typeof__(*(ptr)))__xchg((unsigned long)(x),(ptr),sizeof(*(ptr))))
 138
 139 extern asmlinkage void __backtrace(void);
 140 extern asmlinkage void c_backtrace(unsigned long fp, int pmode);
 141
 142 struct mm_struct;
 143 extern void show_pte(struct mm_struct *mm, unsigned long addr);
 144 extern void __show_regs(struct pt_regs *);
 145
 146 extern int cpu_architecture(void);
 147 extern void cpu_init(void);
 148
 149 void arm_machine_restart(char mode);
 150 extern void (*arm_pm_restart)(char str);
 151
 152 /*
 153  * Intel's XScale3 core supports some v6 features (supersections, L2)
 154  * but advertises itself as v5 as it does not support the v6 ISA.  For
 155  * this reason, we need a way to explicitly test for this type of CPU.
 156  */
 157 #ifndef CONFIG_CPU_XSC3
 158 #define cpu_is_xsc3()   0
 159 #else
 160 static inline int cpu_is_xsc3(void)
 161 {
 162         extern unsigned int processor_id;
 163
 164         if ((processor_id & 0xffffe000) == 0x69056000)
 165                 return 1;
 166
 167         return 0;
 168 }
 169 #endif
 170
 171 #if !defined(CONFIG_CPU_XSCALE) && !defined(CONFIG_CPU_XSC3)
 172 #define cpu_is_xscale() 0
 173 #else
 174 #define cpu_is_xscale() 1
 175 #endif
 176
 177 #define UDBG_UNDEFINED  (1 << 0)
 178 #define UDBG_SYSCALL    (1 << 1)
 179 #define UDBG_BADABORT   (1 << 2)
 180 #define UDBG_SEGV       (1 << 3)
 181 #define UDBG_BUS        (1 << 4)
 182
 183 extern unsigned int user_debug;
 184
 185 #if __LINUX_ARM_ARCH__ >= 4
 186 #define vectors_high()  (cr_alignment & CR_V)
 187 #else
 188 #define vectors_high()  (0)
 189 #endif
 190
 191 #if __LINUX_ARM_ARCH__ >= 7
 192 #define isb() __asm__ __volatile__ ("isb" : : : "memory")
 193 #define dsb() __asm__ __volatile__ ("dsb" : : : "memory")
 194 #define dmb() __asm__ __volatile__ ("dmb" : : : "memory")
 195 #elif defined(CONFIG_CPU_XSC3) || __LINUX_ARM_ARCH__ == 6
 196 #define isb() __asm__ __volatile__ ("mcr p15, 0, %0, c7, c5, 4" \
 197                                     : : "r" (0) : "memory")
 198 #define dsb() __asm__ __volatile__ ("mcr p15, 0, %0, c7, c10, 4" \
 199                                     : : "r" (0) : "memory")
 200 #define dmb() __asm__ __volatile__ ("mcr p15, 0, %0, c7, c10, 5" \
 201                                     : : "r" (0) : "memory")
 202 #else
 203 #define isb() __asm__ __volatile__ ("" : : : "memory")
 204 #define dsb() __asm__ __volatile__ ("mcr p15, 0, %0, c7, c10, 4" \
 205                                     : : "r" (0) : "memory")
 206 #define dmb() __asm__ __volatile__ ("" : : : "memory")
 207 #endif
 208
 209 #ifndef CONFIG_SMP
 210 #define mb()    do { if (arch_is_coherent()) dmb(); else barrier(); } while (0)
 211 #define rmb()   do { if (arch_is_coherent()) dmb(); else barrier(); } while (0)
 212 #define wmb()   do { if (arch_is_coherent()) dmb(); else barrier(); } while (0)
 213 #define smp_mb()        barrier()
 214 #define smp_rmb()       barrier()
 215 #define smp_wmb()       barrier()
 216 #else
 217 #define mb()            dmb()
 218 #define rmb()           dmb()
 219 #define wmb()           dmb()
 220 #define smp_mb()        dmb()
 221 #define smp_rmb()       dmb()
 222 #define smp_wmb()       dmb()
 223 #endif
 224 #define read_barrier_depends()          do { } while(0)
 225 #define smp_read_barrier_depends()      do { } while(0)
 226
 227 #define set_mb(var, value)      do { var = value; smp_mb(); } while (0)
 228 #define nop() __asm__ __volatile__("mov\tr0,r0\t@ nop\n\t");
 229
 230 extern unsigned long cr_no_alignment;   /* defined in entry-armv.S */
 231 extern unsigned long cr_alignment;      /* defined in entry-armv.S */
 232
 233 static inline unsigned int get_cr(void)
 234 {
 235         unsigned int val;
 236         asm("mrc p15, 0, %0, c1, c0, 0  @ get CR" : "=r" (val) : : "cc");
 237         return val;
 238 }
 239
 240 static inline void set_cr(unsigned int val)
 241 {
 242         asm volatile("mcr p15, 0, %0, c1, c0, 0 @ set CR"
 243           : : "r" (val) : "cc");
 244         isb();
 245 }
 246
 247 #ifndef CONFIG_SMP
 248 extern void adjust_cr(unsigned long mask, unsigned long set);
 249 #endif
 250
 251 #define CPACC_FULL(n)           (3 << (n * 2))
 252 #define CPACC_SVC(n)            (1 << (n * 2))
 253 #define CPACC_DISABLE(n)        (0 << (n * 2))
 254
 255 static inline unsigned int get_copro_access(void)
 256 {
 257         unsigned int val;
 258         asm("mrc p15, 0, %0, c1, c0, 2 @ get copro access"
 259           : "=r" (val) : : "cc");
 260         return val;
 261 }
 262
 263 static inline void set_copro_access(unsigned int val)
 264 {
 265         asm volatile("mcr p15, 0, %0, c1, c0, 2 @ set copro access"
 266           : : "r" (val) : "cc");
 267         isb();
 268 }
 269
 270 /*
 271  * switch_mm() may do a full cache flush over the context switch,
 272  * so enable interrupts over the context switch to avoid high
 273  * latency.
 274  */
 275 #define __ARCH_WANT_INTERRUPTS_ON_CTXSW
 276
 277 /*
 278  * switch_to(prev, next) should switch from task `prev' to `next'
 279  * `prev' will never be the same as `next'.  schedule() itself
 280  * contains the memory barrier to tell GCC not to cache `current'.
 281  */
 282 extern struct task_struct *__switch_to(struct task_struct *, struct thread_info *, struct thread_info *);
 283
 284 #define switch_to(prev,next,last)                                       \
 285 do {                                                                    \
 286         last = __switch_to(prev,task_thread_info(prev), task_thread_info(next));        \
 287 } while (0)
 288
 289 #if defined(CONFIG_CPU_SA1100) || defined(CONFIG_CPU_SA110)
 290 /*
 291  * On the StrongARM, "swp" is terminally broken since it bypasses the
 292  * cache totally.  This means that the cache becomes inconsistent, and,
 293  * since we use normal loads/stores as well, this is really bad.
 294  * Typically, this causes oopsen in filp_close, but could have other,
 295  * more disasterous effects.  There are two work-arounds:
 296  *  1. Disable interrupts and emulate the atomic swap
 297  *  2. Clean the cache, perform atomic swap, flush the cache
 298  *
 299  * We choose (1) since its the "easiest" to achieve here and is not
 300  * dependent on the processor type.
 301  *
 302  * NOTE that this solution won't work on an SMP system, so explcitly
 303  * forbid it here.
 304  */
 305 #define swp_is_buggy
 306 #endif
 307
 308 static inline unsigned long __xchg(unsigned long x, volatile void *ptr, int size)
 309 {
 310         extern void __bad_xchg(volatile void *, int);
 311         unsigned long ret;
 312 #ifdef swp_is_buggy
 313         unsigned long flags;
 314 #endif
 315 #if __LINUX_ARM_ARCH__ >= 6
 316         unsigned int tmp;
 317 #endif
 318
 319         switch (size) {
 320 #if __LINUX_ARM_ARCH__ >= 6
 321         case 1:
 322                 asm volatile("@ __xchg1\n"
 323                 "1:     ldrexb  %0, [%3]\n"
 324                 "       strexb  %1, %2, [%3]\n"
 325                 "       teq     %1, #0\n"
 326                 "       bne     1b"
 327                         : "=&r" (ret), "=&r" (tmp)
 328                         : "r" (x), "r" (ptr)
 329                         : "memory", "cc");
 330                 break;
 331         case 4:
 332                 asm volatile("@ __xchg4\n"
 333                 "1:     ldrex   %0, [%3]\n"
 334                 "       strex   %1, %2, [%3]\n"
 335                 "       teq     %1, #0\n"
 336                 "       bne     1b"
 337                         : "=&r" (ret), "=&r" (tmp)
 338                         : "r" (x), "r" (ptr)
 339                         : "memory", "cc");
 340                 break;
 341 #elif defined(swp_is_buggy)
 342 #ifdef CONFIG_SMP
 343 #error SMP is not supported on this platform
 344 #endif
 345         case 1:
 346                 raw_local_irq_save(flags);
 347                 ret = *(volatile unsigned char *)ptr;
 348                 *(volatile unsigned char *)ptr = x;
 349                 raw_local_irq_restore(flags);
 350                 break;
 351
 352         case 4:
 353                 raw_local_irq_save(flags);
 354                 ret = *(volatile unsigned long *)ptr;
 355                 *(volatile unsigned long *)ptr = x;
 356                 raw_local_irq_restore(flags);
 357                 break;
 358 #else
 359         case 1:
 360                 asm volatile("@ __xchg1\n"
 361                 "       swpb    %0, %1, [%2]"
 362                         : "=&r" (ret)
 363                         : "r" (x), "r" (ptr)
 364                         : "memory", "cc");
 365                 break;
 366         case 4:
 367                 asm volatile("@ __xchg4\n"
 368                 "       swp     %0, %1, [%2]"
 369                         : "=&r" (ret)
 370                         : "r" (x), "r" (ptr)
 371                         : "memory", "cc");
 372                 break;
 373 #endif
 374         default:
 375                 __bad_xchg(ptr, size), ret = 0;
 376                 break;
 377         }
 378
 379         return ret;
 380 }
 381
 382 extern void disable_hlt(void);
 383 extern void enable_hlt(void);
 384
 385 #include <asm-generic/cmpxchg-local.h>
 386
 387 /*
 388  * cmpxchg_local and cmpxchg64_local are atomic wrt current CPU. Always make
 389  * them available.
 390  */
 391 #define cmpxchg_local(ptr, o, n)                                               \
 392         ((__typeof__(*(ptr)))__cmpxchg_local_generic((ptr), (unsigned long)(o),\
 393                         (unsigned long)(n), sizeof(*(ptr))))
 394 #define cmpxchg64_local(ptr, o, n) __cmpxchg64_local_generic((ptr), (o), (n))
 395
 396 #ifndef CONFIG_SMP
 397 #include <asm-generic/cmpxchg.h>
 398 #endif
 399
 400 #endif /* __ASSEMBLY__ */
 401
 402 #define arch_align_stack(x) (x)
 403
 404 #endif /* __KERNEL__ */
 405
 406 #endif